DE4213741C2 - Speichermatrix mit in Zeilen und Spalten angeordneten Speicherzellen - Google Patents

Description

Die Erfindung betrifft eine Speichermatrix mit in Zeilen und Spalten angeordneten Speicherzellen gemäß dem Oberbegriff des Anspruchs 1.

Nichtflüchtige Speichersysteme haben sich schnell von Festwertspeichern (ROM) zu elektrisch löschbaren, programmierbaren Festwertspeichern (EEPROM) entwickelt. Speicherschaltungen, die EEPROM-Zellen verwenden, sind wünschenswert, weil sie einfach programmierbar sind, einfach löschbar sind und Daten speichern können während einer beinahe unbegrenzten Zeitdauer.

Aus US 4 888 735 ist eine Speichermatrix aus EEPROM-Zellen bekannt. Steuerelektroden der Speicherzellen einer Zeile sind über Zeilen-/Wortleitungen und Drains der Speicherzellen einer Spalte sind über Spalten-/Bitleitungen miteinander gekoppelt, wobei die Speicherzellen einer Wortleitung durch einen durch diese Wortleitung geschalteten Transistor mit einem Sourcepotential verbunden werden können. Nachteilig bei dieser bekannten Speichermatrix ist, daß der Zustand unprogrammierter oder gelöschter Speicherzellen durch die Programmierung benachbarter Speicherzellen beeinflußt werden kann. Ebenso ist es möglich, daß bei einem Lesevorgang Strom von einer Zeile von Speicherzellen zu einer anderen Zeile von Speicherzellen fließt und den Zustand dieser Speicherzellen beeinflußt.

Ein weiteres Beispiel einer Speicherschaltung mit Speicherzellen, die EEPROM- Elemente umfassen, ist in US 4 725 983 beschrieben. Dieses System erfordert eine Speicherzelle mit zwei MOS-Transistoren und einem FLOTOX-Speichertransistor. Der Nachteil dieser Anordnung besteht darin, daß jede Speicherzelle drei Transistoren erfordert, die einen großen Flächenbedarf an Silizium haben, womit die Speicherdichte deutlich reduziert wird.

Ein anderes Beispiel eines Speichersystems mit Speicherzellen, welche EEPROMs verwenden, ist in US 4 942 556 offenbart. Die dort vorgesehenen Speicherzellen umfassen sowohl einen MOS-Transistor als auch ein EEPROM- Element. Alternativ kann die Speicherzelle ein EPROM-Element umfassen und einen zweiten Transistor. Der Nachteil beider Anordnungen besteht darin, daß ein großer Flächenbedarf für die Zeilenstruktur vorliegt im Vergleich mit einer Ein-Transistor-Zelle.

Ein weiteres Beispiel eines Speichersystems ist in US 4 064 494 beschrieben. Dieses System verwendet eine Speicherzelle mit zwei nichtflüchtigen Speicherelementen. Die Verwendung von zwei Speicherelementen erfordert wiederum mehr Oberfläche als eine Speicherzelle mit einem einzigen Transistor.

US 4 387 447 offenbart eine Speicherschaltung mit einer Speicherzelle, die ein einziges EPROM-Element verwendet. Verschiedene zusätzliche Schalter und Lastelemente sind in der Speicheranordnung erforderlich, um die Daten lesen, programmieren und löschen zu können. Zusätzlich erfordern die EPROM-Zellen ultraviolettes Licht zum Entladen der schwimmenden Gates des EPROM. Generell ist die Zeit, die für einen solchen Löschzyklus erforderlich ist, prohibitiv lang, verglichen mit der minimalen Löschzeit für ein konventionelles EEPROM.

Eine Ein-Transistor-Speicherzelle ist höchst wünschenswert für eine programmierbare nichtflüchtige Speicheranordnung. Der in einer solchen Speicheranordnung verwendete Transistor ist typischerweise ein Feldeffekt-Transistor mit einem schwimmenden Gate, der einen Fowler-Nordheim-Tunnelmechanismus während des Löschzyklus ausnutzt. Ein Problem bei der Anwendung des Fowler- Nordheim-Tunnelmechanismus während des Löschzyklus besteht darin, daß das schwimmende Gate in dem Transistor exzessiv gelöscht wird. Während des Löschzyklus werden negative Ladungen auf dem schwimmenden Gate aus diesem entladen. Dieses Entladen der negativen Ladungen kann nicht präzise gesteuert werden und kann zu einer exzessiven Entladung der negativen Ladungen während des Löschzyklus führen. Wenn ein Überschuß an negativer Ladung entfernt worden ist, verbleibt eine positive Netto-Ladung auf dem schwimmenden Gate nach dem Löschzyklus. Diese positive Ladung bewirkt einen unerwünschten Kanal unter dem schwimmenden Gate, wenn das Steuergate für einen Lesezyklus angesteuert wird. Unter bestimmten Umständen ermöglicht dieser Kanal, daß ein Strom von dem Drain zu der Source fließt und damit falsche Daten geliefert werden.

Eine Lösung des Problems des exzessiven Löschens eines schwimmenden Gates besteht darin, jeder Zelle einen zweiten Transistor zuzuordnen, der den Ausgang falscher Daten blockiert, die herrühren von einem exzessiv gelöschten schwimmenden Gate. Diese Zwei-Transistor-Zelle bildet dann jede EEPROM-Speicherzelle.

Verschiedene Nachteile gibt es jedoch bei der Verwendung von EEPROM- Speicherzellen. Ein Nachteil besteht darin, daß die EEPROM-Speicherzellen komplizierte Herstellungsprozesse erfordern, womit die Kosten der Fertigung erhöht werden. Ein zweiter Nachteil besteht darin, daß die EEPROM-Speicherzellen zwei Transistoren pro Zelle erfordern und insofern mehr Oberfläche auf einem Silizium-Wafer benötigen als eine Ein-Transistor-Zelle, womit die Kosten weiter ansteigen.

Ein Versuch, die EEPROM-Speicherzelle zu vereinfachen, bestand darin, eine Spaltgate-Speicherzelle zu verwenden, bei der es sich im wesentlichen um eine EEPROM-Speicherzelle handelt, kombiniert in ein Zwei-Transistor-Hybrid-Design, das weniger Fläche auf einem Silizium-Wafer erfordert. Der Herstellungsprozeß für den Spaltgate-Transistor ist weniger kompliziert als der für eine EEPROM-Speicherzelle, doch immer noch komplizierter als jener für eine Ein-Transistor-Speicherzelle. Darüber hinaus erfordert die Spaltgate-Zelle ebenfalls mehr Fläche als eine Ein-Transistor-Zelle.

Aufgabe der Erfindung ist es, eine Speichermatrix nach dem Oberbegriff des Anspruchs 1 zu schaffen, bei der bei einem Lesevorgang einer Speicherzelle eine Zustandsänderung benachbarter Speicherzellen ausgeschlossen und eine Beeinflussung von Speicherzellen durch die Programmierung oder das Löschen benachbarter Speicherzellen nicht auftritt.

Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 gelöst.

Die Speichermatrix umfaßt eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind. Jede Zeile von Speicherzellen umfaßt eine Steuerleitung, die mit den Steuergates jeder Speicherzelle in der Zeile verbunden ist, und eine Zeilenleitung, die mit dem Drain jeder Speicherzelle in der Zeile verbunden ist. Die Spalten von Speicherzellen sind mittels einer Spaltenleitung oder einer Bit-Leitung miteinander verbunden, die alle Sources der Speicherzellen in einer gemeinsamen Spalte verbindet.

Des weiteren sind ein Schalter in jeder Zeile, ein Trennschalter in jeder Zeile und ein Steuerschalter zum Koppeln der Zeilenleitungen von zwei unterschiedlichen Zeilen im Ansprechen auf ein Steuersignal vorgesehen. Der Schalter ist vorzugsweise ein Feldeffekt-Transistor, dessen Drain mit der Zeilenleitung verbunden ist, einem Steuergate, das mit dem schwimmenden Gate jeder Speicherzelle in der betreffenden Zeile verbunden ist, und einem Drain, das an eine zusätzliche Spaltenleitung angekoppelt ist. Der Trennschalter ist zwischen die Potentialquelle, die zum Löschen der Zeile von Speicherzellen verwendet wird, und die Drains aller Speicherzellen in der betreffenden Zeile gelegt. Der Steuerschalter ist typischerweise ein Feldeffekt- Transistor. Der Transistor ist angeschlossen zum Kurzschließen zweier Zeilenleitungen der Speicherzellen im Ansprechen auf ein Steuersignal, das an sein Gate angelegt wird.

Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.

Die Erfindung wird nachstehend anhand von in den beigefügten Abbildungen dargestellten Ausführungsbeispielen näher erläutert.

Fig. 1 zeigt eine Speichermatrix mit in Zeilen und Spalten angeordneten Speicherzellen.

Fig. 2 zeigt eine Ein-Transistor-Speicherzelle, wie sie in der Speichermatrix nach Fig. 1 verwendet wird.

Fig. 3 zeigt eine 2 × 2-Speichermatrix.

Fig. 1 zeigt schematisch ein als Flash-Speicherzellenstruktur ausgebildetes Speichersystem 10. Das Speichersystem 10 ist eine N × M Matrix mit N Zeilen mal M Spalten von Speicherzellen 12. Jede Zeile in dem Speichersystem 10 umfaßt M Speicherzellen 12. Jede Speicherzelle 12 ist ein Flash-Transistorelement mit Drain, Source, Steuergate und einem schwimmenden Gate. Die Steuergates aller Speicherzellen 12 in derselben Zeile sind jeweils durch eine als Gateleitung ausgebildete Zeilenleitung G(1), G(2), . . ., G(N) miteinander verbunden. Die Sources aller Speicherzellen 12 in derselben Zeile sind zusammengeschaltet und an eine weitere Zeilenleitung 21, an die ein Löschpotential über Knoten 18, 19 anlegbar ist, angeschlossen.

Jede Zeile von Speicherzellen umfaßt ferner einen Schalter 14, vorzugsweise einen MOS-Transistor (Der Ausdruck MOS, wie er hier verwendet wird, bezieht sich auf Transistoren des betreffenden Typs unabhängig davon, ob ihre Struktur Metall oder Oxid verwendet). Das Gate des Schalters 14 ist gemeinsam angeschlossen an die Steuergates aller Speicherzellen 12 in der betreffenden Zeile. Die Source des Schalters 14 ist mit der weiteren Zeilenleitung 21 verbunden gemeinsam mit den Sources aller Speicherzellen 12 in der betreffenden Zeile. Das Drain des Schalters 14 ist verbunden mit einer zusätzlichen Spaltenleitung 32, die gemeinsam alle Drains der Schalter 14 für jede Zeile zusammenschaltet sowie an virtuelles Massepotential einer Potentialquelle VG legt.

Ein Trennschalter 20, typischerweise ein als Diode geschalteter Transistor, ist in jeder Zeile vorgesehen zwischen einem der Knoten 18, 19, an dem Löschpotential zum Löschen des Speichers anliegt, und der weiteren Zeilenleitung 21. Wie dargestellt, ist das Gate des Trennschalters 20 mit dem Löschpotential verbunden ebenso wie sein Drain. Der Trennschalter 20 isoliert die Eingangslöschspannung von den Source- Leitungen. Der Trennschalter 20 als N-Kanal-MOS-Transistor in Diodenschaltung ist eine Möglichkeit, die Isolation zu erzielen und wird bevorzugt, weil er vom gleichen Typ ist wie der Speicherzellen-Transistor. Der Trennschalter 20 kann aber auch ein P- Kanal-Transistor oder irgendein anderer Transistortyp sein.

Paare von Speicherzellenzeilen sind selektiv zusammenschaltbar über einen Steuerschalter 24, der ebenfalls vorzugsweise ein MOS-Transistor ist. Obwohl die Zeichnung jeweils zwei benachbarte Zeilen als gemeinsam mit dem Steuerschalter 24 verbunden zeigt, kann irgendein Paar von Zeilen so geschaltet sein. Der Steuerschalter 24 koppelt vorzugsweise einen ersten Knoten 26 auf der weiteren Zeilenleitung 21 mit einem zweiten Knoten 28 einer benachbarten weiteren Zeilenleitung 21. Der Steuerschalter 24 wird über eine Steuerleitung 30 gesteuert. Vorzugsweise ist der Steuerschalter 24 ein MOS-Element mit einem Gate-Knoten, der als Steuerknoten dient, während der Source-Knoten und der Drain-Knoten mit den Knoten 26 bzw. 28 verbunden sind. Der Steuerschalter 24 wird in der bevorzugten Ausführungsform vorgesehen, ist jedoch in anderen Ausführungsformen nur eine Option.

Der Steuerschalter 24 isoliert die beiden benachbarten weiteren Zeilenleitungen 21 während des Lesevorgangs, so daß kein Strom von einer Zeile von Transistoren zur anderen Zeile von Transistoren gekoppelt wird. Der Steuerschalter 24 koppelt die beiden Leitungen während des Löschvorgangs. Dieser Transistor verbessert auch die Betriebszuverlässigkeit, weil er die Notwendigkeit für genaue Prozeßsteuerung und präzisen Schaltungsbetrieb eliminiert. Dieser Transistor kann weggelassen werden, wenn hohe Prozeßgenauigkeit und präziser Schaltungsbetrieb erzielbar sind.

Die unten stehende Tabelle zeigt die Betriebsbedingungen für drei Betriebsmoden - LESEN, PROGRAMMIEREN und LÖSCHEN - für die Speicherzellen 12. Während des LESE-Arbeitsgangs wird eine kleine Spannung an eine entsprechende Spaltenleitung BL(1), BL(2), . . ., BL(11) angelegt, und die entsprechende Zeilenleitung G(1), G(2), . . . ., G(N) wird mit einer positiven Spannung eingeschaltet, wodurch eine einzelne gewünschte Speicherzelle 12 adressiert wird. Wenn die adressierte Speicherzelle 12 eine programmierte Zelle ist, welche eine Schwellenspannung von über 5 Volt aufweist, bildet sich kein Kanal, und kein Strom fließt durch sie. Wenn die adressierte Speicherzelle 12 unprogrammiert (gelöscht) ist, liegt ihre Schwellenspannung bei etwa 1,5 Volt, und es wird ein Kanal gebildet. Der Schalter 14 schaltet ebenfalls ein, und ein Strom fließt von der Spaltenleitung 32 zur Potentialquelle VG. Die übrigen Leitungen, nämlich Löschpotential V_ERASE am Knoten 18, 19 und Steuerung, werden alle gemeinsam mit Knoten 28 in einem "gleichgültig"- Zustand gehalten.

Höhere Spannungen werden sowohl an die Spaltenleitung BL(1), BL(2), . . ., BL(N) als auch die Zeilenleitung G(1), G(2), . . ., G(N) während des PROGRAMMIER-Schrittes angelegt, während die verbleibenden Leitungen die gleiche Spannung aufweisen wie während des LESE-Arbeitsganges. Die höheren Spannungen erzeugen "heiße Elektronen", um die Zelle in den "aus"-Zustand zu programmieren.

Während des LÖSCH-Arbeitsganges erlaubt man der Spaltenleitung BL(1), BL(2), . . ., BL(N) und der gemeinsamen Leitung zu "schwimmen", während die Spannung auf der Zeilenleitung G(1), G(2), . . ., G(N) bei Null gehalten wird. In der Zwischenzeit werden an den Knoten 18 mit Löschpotential V_ERASE und dem Knoten 28 (über den benachbarten Knoten 19 mit Löschpotential V_ERASE) entsprechende Spannungen angelegt, wie in der Tabelle angegeben, wobei "X" "gleichgültig" bedeutet.

Jede Speicherzelle 12 ist vorzugsweise eine konventionelle Ein-Transistor-Flash- Zelle, wie die in Fig. 2 dargestellte. Die Speicherzelle 12 ist ein N-Kanal-MOS- Transistor mit einem schwimmenden Gate 40 einer Source 42, einem Drain 44 und einem Steuer-Gate 46. Das schwimmende Gate 40 speichert eine negative Ladung beim Programmieren und kann gelöscht werden über den Fowler-Nordheim- Tunneleffekt.

Eine Lösung für das Blockieren der Wirkung eines exzessiv gelöschten schwimmenden Gates besteht darin, den Schalter 14 und den Trennschalter 20 zu jeder Zeile der Speicherzellen 12 hinzuzufügen und den Steuerschalter 24 jedem Paar von Zeilen zuzufügen, wie dies in Fig. 1 dargestellt ist. Das Hinzufügen der als Transistoren ausgebildeten Elemente eliminiert die Notwendigkeit, für jede Speicherzelle 12 einen zusätzlichen Transistor vorzusehen zum Verhindern von Stromfluß in dem Falle, daß sich das schwimmende Gate in einem exzessiv gelöschten Zustand befindet. Ein Beispiel dafür, wie der Schalter 14, der Trennschalter 20, und der Steuerschalter 24 eine exzessive gelöschte Speicherzelle 12 daran hindern, die angeforderten Daten zu korrumpieren, wird unten beschrieben.

Fig. 3 ist ein schematisches Diagramm eines 2 × 2 Speichers 50 mit Schutz gegen exzessive Löschung und wird verwendet, um in kleinem Maßstab zu erläutern, wie der Schutz gegen exzessives Löschen wirksam wird, um solche exzessiv gelöschten Zellen daran zu hindern, abgeforderte Daten zu korrumpieren. Es sind zwei Speicherzellen 52 in jeder Zeile und in jeder Spalte des Speichers 50 vorgesehen. Jede Speicherzelle 52 ist eine Flash-Zelle mit einem Drain, einem Steuer-Gate, einer Source und einem schwimmenden Gate. Eine Gate-Leitung 54 verbindet die Steuergates jeder Speicherzelle 52 in derselben Zeile. Ein Transistor 56 ist ferner in jeder Zeile vorgesehen und ist verbunden für die Steuerung durch die Gate-Leitung 54. Vorzugsweise ist der Transistor 56 ein MOS-Element mit einem Drain, einem Gate und einer Source, wobei das Gate an die Gate-Leitung 54 angeschlossen ist. Jede Spalte von Speicherzellen 52 weist eine Bit-Leitung 58 auf, welche die Drains aller Speicherzellen 52 in derselben Spalte miteinander verbinden. Die Sources der Speicherzellen 52 in derselben Zeile sind miteinander verbunden und ferner angeschlossen an einen Transistor 60. Vorzugsweise ist der Transistor 60 ein N-Kanal MOS mit einem Drain, einem Gate und einer Source. Das Drain von Transistor 60 ist angekoppelt an die Sources aller Speicherzellen 52 in derselben Zeile. Source und Gate des Transistors 60 sind miteinander verbunden zur Ausbildung einer Diodenschaltung, angeschlossen an eine Löschleitung 62, die das Löschpotential V_ERASE ankoppelt. Die Drains jedes Transistors 56 in derselben Spalte sind miteinander verbunden und mit einer Potentialquelle VG, vorzugsweise Masse, gekoppelt. Ein weiterer Transistor 64 koppelt selektiv die Löschleitungen 62 zweier Zeilen zusammen. Vorzugsweise ist der Transistor 64 ebenfalls ein N-Kanal MOS-Element mit einem Drain, einem Gate und einer Source, wobei das Gate an eine Steuerleitung 68 gelegt ist.

Die Betriebsspannungen des Speichers 50 sind in der nachfolgenden Tabelle wiedergegeben, wobei die Bit-Leitung 58 durch BL die gemeinsame Leitung mit der Potentialquelle VG durch VG, die Gate-Leitung 54 durch G, die Steuerleitung 68 durch Steuerung und die Löschleitung 62 durch LÖSCHEN symbolisiert sind, wobei "F" "schwimmend" bedeutet:

Während jedes Betriebsmodus ist eine Zelle entweder ausgewählt oder nichtausgewählt. Wenn eine Zelle ausgewählt ist, sind die verschiedenen Zuleitungen, mit denen sie verbunden ist, wie in der obigen Tabelle angegeben, vorgespannt. Wenn eine Zelle nichtausgewählt ist, wird sie vorgespannt, je nachdem wo sie relativ zu der ausgewählten Zelle positioniert ist, entsprechend der obigen Zelle. Die erste Zeile von Spannungen, aufgelistet in dem Abschnitt Nichtausgewählte Zellenvorspannungen, zeigt die Spannungen, die an eine nichtausgewählte Zelle angelegt werden, welche an derselben Gate-Leitung 54 liegt wie die ausgewählte Zelle. Die zweite Zeile von Spannungen zeigt die Vorspannungen der nichtausgewählten Zelle, die an derselben Bit-Leitung 58 liegt, wie die ausgewählte Zelle. Die dritte Zeile von Spannungen zeigt diejenigen, die an die nichtausgewählte Zelle angelegt werden, welche nur die Steuerleitung 68 mit der ausgewählten Zelle teilt.

Während des LESE-Modus wird, wenn die ausgewählte Zelle eine programmierte Zelle ist, mit einer Spannung V_T auf dem schwimmenden Gate oberhalb 5 Volt kein Kanal gebildet, wodurch verhindert wird, daß irgendein Strom auf die Bit- Leitung 58 fließt. Wenn die ausgewählte Zelle in einem gelöschten Zustand ist, wobei eine Spannung V_T von etwa 1,5 Volt auf dem schwimmenden Gate liegt, tritt Leitung von der Bit-Leitung 58 zur gemeinsamen Leitung 72 (über Transistor 56) ein, wodurch ermöglicht wird, daß ein Strom fließt und signalisiert wird, daß die Zeile "ein" ist. Wenn die unausgewählte Zelle, welche dieselbe Bit-Leitung wie die ausgewählte Zelle teilt, exzessiv gelöscht worden ist, wird ein leitender Kanal gebildet, unabhängig von dem Programmierstatus der unausgewählten Zelle. Kein Strom fließt durch die unausgewählte Zelle, weil keine leitende Strecke von der ausgewählten Zelle zu der gemeinsamen Leitung führt infolge der Tatsache, daß sowohl der Transistor 56 als auch der Transistor 64 "aus" sind während des LESE-Modus. Dies läßt nur Daten zu, die nur auf dem Programmierstatus des schwimmenden Gates der ausgewählten Zelle basieren, oder in anderen Worten, exzessiv gelöschte Zellen können keine Falschinformation erzeugen.

Während des PROGRAMMIER-Modus werden "heiße Elektronen" in der ausgewählten Zelle erzeugt zum Programmieren der Zelle so, daß sie in den "aus"- Status gelangt. Keine "heißen Elektronen" werden in nichtausgewählten Zellen erzeugt, da deren entsprechende Bit-Leitungen und Gate-Leitungen nicht entsprechend vorgespannt sind.

Während des LÖSCH-Modus tritt ein Elektronen-Tunneleffekt ein, wenn die Spannung auf der Löschleitung 62 bei etwa 15 Volt liegt. Diese hohe Spannung wird von der Löschleitung 62 gleichzeitig geliefert, wenn der Transistor 64 eingeschaltet wird. Alle Speicherzellen, die mit dem Transistor 64 verbunden sind, führen dann einen Tunnelstrom. Der Tunnelstrom entlädt die negativen Ladungen von jedem schwimmenden Gate jeder Speicherzeile, womit die Ladung V_T auf den schwimmenden Gates der Zellen abgesenkt wird.

Da die Basisspeicherzelle gemäß der Erfindung eine Ein-Transistor-Flash- Speicherzelle ist anstelle einer Zwei-Transistor-EEPROM-Speicherzelle oder einer Spalttransistorspeicherzelle, wird der Raum, der für die Herstellung benötigt wird, erheblich verringert. Obwohl drei zusätzliche Transistoren pro Paar von Zeilen von Speicherzellen hinzugefügt werden, um falsche Daten, hervorgerufen durch exzessives Löschen, zu verhindern ist der für dies drei Transistoren erforderliche Raumbedarf minimal und kann weniger als 1 Prozent des Gesamtraumbedarfs für eine Speicherzellenmatrix mit über eine Million Zellen betragen. Verglichen mit dem, was für die Zwei-Transistor- oder Spalt-Gate-Speicherzellen erforderlich ist, ermöglicht die Erfindung eine enorme Erhöhung der Speicherdichte.

Darüber hinaus hat die Flash-Speicherzelle eine einfachere Fabrikation als eine Zwei-Transistor-Speicherzelle oder eine Spalt-Gate-Speicherzelle. Dies macht die Flash-Speicherzellenmatrix zuverlässiger und vorhersagbar während der Herstellung als es sonst möglich wäre, wenn die komplizierten EEPROM- oder Spalt-Gate- Speicherzellen verwendet werden.

Die Speicherzellenmerkmale, die das Auslesen falscher Daten aus einer exzessiv gelöschten Zelle verhindern, sind nicht beschränkt auf Speichermatrizen. Andere Anwendungen umfassen programmierbare Logikeinheiten ("PLD"), wie auch andere programmierbare Erzeugnisse, wie serielle EEPROMs und programmierbare Steuereinheiten.

Claims (4)

1. Speichermatrix mit in Zeilen und Spalten angeordneten Speicherzellen (12), die jeweils ein schwimmendes Gate, ein Steuergate, einen Source-Knoten (N0, N1, . . ., N38) und einen Drain-Knoten (E) aufweisen, wobei die Steuergates der Speicherzellen (12) einer Zeile jeweils an eine Zeilenleitung (G(1), G(2), . . ., G(N)), die Drain-Knoten (E) der Speicherzellen (12) einer Spalte jeweils an eine Spaltenleitung (BL(1), BL(2), . . ., BL(M)) und die Source-Knoten (N0, N1, . . ., N38) der Zellen einer Zeile jeweils an eine weitere Zeilenleitung (21) gekoppelt sind sowie je ein, eine Steuerelektrode sowie einen ersten und einen zweiten Anschluß aufweisender Schalter (14) vorgesehen ist, dessen Steuerelektrode jeweils mit der Zeilenleitung (G(1), G(2), . . ., G(M)) und dessen erster Anschluß jeweils mit der weiteren Zeilenleitung (21) verbunden ist, wobei die zweiten Anschüsse über eine zusätzliche Spaltenleitung (32) mit einer Potentialquelle (VG) verbunden sind, dadurch gekennzeichnet, daß in jeder Zeile ein Trennschalter (20) mit einer Steuerelektrode sowie einem ersten und einem zweiten Anschluß und ein Steuerschalter (24) mit einer Steuerelektrode sowie einem ersten und einem zweiten Anschluß vorgesehen sind, wobei der erste Anschluß jedes Trennschalters (20) mit der weiteren Zeilenleitung (21) und die Steuerelektrode des Trennschalters (20) mit dem zweiten Anschluß des Trennschalters (20) sowie mit einem Knoten (18, 19), an den ein Löschpotential anlegbar ist, verbunden ist, und daß zwei weitere Zeilenleitungen (21) über die beiden Anschlüsse eines Steuerschalters (24) gekoppelt sind, wobei die Steuerelektrode des Steuerschalters (24) mit einer Steuerleitung (30) verbunden ist.

2. Speichermatrix nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen (12) Flash-Zellen umfassen, die jeweils ein einziger Feldeffekt- Transistor sind mit dem schwimmenden Gate, mit dem eine Ladung speicherbar ist, und dem Steuergate, mit dem die Speicherzelle (12) aktivierbar ist.

3. Speichermatrix nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Steuerschalter (24) einen Feldeffekt-Transistor umfaßt.

4. Speichermatrix nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Trennschalter (20) einen Transistor umfaßt, der insbesondere als Transistor-Diode geschaltet ist.