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Die vorliegende Erfindung bezieht sich auf die Verwirklichung eines
bytelöschbaren Speicherblocks, der die gleiche Funktionalität wie ein
herkömmlicher EEPROM-Speicher aufweist, auf demselben Chip, der einen FLASH-
EPROM-Speicher enthält, in einer vollständig kompatiblen Weise mit einem
normalen Fertigungsprozeß einer FLASH-EPROM-Speichervorrichtung mit
Einzelversorgung, ohne daß irgendwelche zusätzlichen Prozeßschritte
erforderlich sind.
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Die Entwicklung der nichtflüchtigen Speicher, die auf dem Prinzip des
Einfangens einer elektrischen Ladung in einem isolierten (schwebenden) Gate
eines Feldeffekttransistors (einer Zelle) basierte, um seine Einschaltschwelle
zu modifizieren, spielte und spielt eine äußerst wichtige Rolle bei der
Durchsetzung immer zunehmender Ebenen der Kompaktheit und der
Geschwindigkeit der integrierten Systeme.
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Die Entwicklung derartiger Speicher ist streng an die parallele Entwicklung
geeigneter Fertigungstechnologien und an die physikalischen Mechanismen
gebunden, die praktisch ausgenutzt werden können, um elektrische Ladungen
in ein schwebendes Gate durch ein isolierendes Dielektrikum zu injizieren, das
oft außerdem das Gate-Dielektrikum der (Transistor-)zelle bildet. Die
physikalischen Mechanismen, die normalerweise ausgenutzt werden, sind die
folgenden:
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- der sogenannte Fowler-Nordheim-Tunnelmechanismus, der bei relativ
dicken Oxidschichten wirksam ist und ein starkes elektrisches Feld
erfordert;
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- der direkte Tunnelmechanismus, der bei relativ dünnen Oxidschichten
und mit einem relativ starken elektrischen Feld wirksam ist;
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- ein "modifizierter" Fowler-Nordheim-Tunnelmechanismus, der bei einer
dünnen dielektrischen Schicht und bei einem elektrischen Feld mit
mittlerer Intensität wirksam ist;
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- ein durch eine Ladungsfalle unterstützter Injektionsmechanismus, wobei
die Ladungsfang-Standorte an der Schnittstelle zwischen dem Leiter und
den Dielektrikum umgeordnet sind, und der bei dünnen Dielektrika und
mit einer relativ niedrigen Intensität des elektrischen Feldes wirksam ist;
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- ein Injektionsmechanismus für heiße Kanalladungsträger, der über einen
ausgedehnten Bereich der Dicken der Dielektrika und der Intensitäten
des elektrischen Feldes wirksam ist.
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Die Tunnelmechanismen können selbstverständlich theoretisch außerdem für
das Extrahieren (Entladen) elektrischer Ladungen aus dem schwebenden Gate
verwendet werden, d. h. für das "Löschen" der Zelle, selbst wenn die
Spannungen, die erforderlich sind, mit der physikalisch-elektrischen Struktur der
Zelle kompatibel sein müssen.
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Es ist offensichtlich, wie die Ladungs- und Entladungsmechanismen des
schwebenden Gates sowohl die Struktur der Speicherzelle als auch der
Zusatzschaltungsanordnung (Hilfsschaltungsanordnung) konditionieren, besonders
im Hinblick auf die Schreibschaltungen, die Leseschaltungen und schließlich
außerdem die Löschschaltungen des Speichers, indem sie fallweise genaue
Bedingungen für die Spannungs- und Strompegel stellen, die für das
Programmieren und schließlich das Löschen der im Speicher gespeicherten Daten
notwendig sind, abgesehen von denjenigen, die während einer Lesephase
erforderlich sind.
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Die Anforderung des Änderns der Inhalte des Speichers durch einzelne Bytes
(wobei hierin beabsichtigt ist, eine Informationseinheit zu bilden, die aus einer
bestimmten Anzahl an Bits zusammengesetzt ist, z. B. 8, 16, 32 usw.), ohne
den ganzen Speicher umprogrammieren zu müssen, wie im Fall der
sogenannten EPROM-Speicher, und deshalb die Anforderung, bestimmte
ausgewählte Zellen löschen zu können, während die Informationsinhalte der
anderen Zellen unverändert gelassen werden, führte zur Entwicklung der
sogenannten EEPROM- oder E²PROM-Zellen, die beides Akronyme für elektrisch
löschbaren und programmierbaren Festwertspeicher sind. Typischerweise ist
das Problem, das mit der Notwendigkeit des Vorspannens des schwebenden
Gates durch seine kapazitive Kopplung mit einem Steuer-Gate und dem
halbleitenden Substrat, um das schwebende Gate zu laden und schließlich die in
ihm gespeicherte elektrische Ladung zu entladen, verbunden ist, ist durch die
Verwirklichung einer kapazitiven Kopplungszone zwischen dem schwebenden
Gate und einem Drain-Bereich des halbleitenden Substrats durch ein dünnes
Tunneloxid gelöst worden. Durch ein derartiges Tunnelfenster wird während
einer Löschphase und während einer Programmierphase der Fluß der
Elektronen vom isolierten Gate in den Drain-Bereich des Substrats und umgekehrt
durch einen Flowler-Nordheim-Tunnelmechanismus erhalten, indem eine
ausreichend hohe Spannung mit dem einen Vorzeichen oder mit dem
entgegengesetzte Vorzeichen angelegt wird.
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Die Bytelöschbarkeit der EEPROM-Speicher wird mit einer Strafe hinsichtlich
der Kompaktheit der Matrix der Speicherzellen erreicht. Insgesamt sind für die
gleiche Fertigungstechnologie die Zellen drei- bis viermal größer als eine
EPROM-Zelle, weil sie einen Auswahltransistor erfordern, der jeder Zelle
zugeordnet ist. Der Fertigungsprozeß eines EEPROM-Speichers ist auffallend
komplexer als ein EPROM-Prozeß, wobei der EEPROM-Speicher sowohl eine
relativ komplexere Zusatzschaltungsanordnung als auch die Integration von
Spannungsvervielfachern erfordert.
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Ein schematischer Querschnitt einer EEPROM-Zelle ist in Fig. 1 gezeigt,
während ein elektrisches Schema einer EEPROM-Speichermatrix in Fig. 2
gezeigt ist, die außerdem eine Tabelle enthält, die die typischen
Betriebsspannungen zeigt.
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Andererseits hat die Verbesserung der Fertigungstechnologien eine weitere
Verringerung der Dicke des Isolations-Dielektrikums zwischen einem
schwebenden Gate und dem Einkristall-Siliziumssubstrat erlaubt, während im
wesentlichen ein Fehlen von Fehlern bei einer durchschnittlichen
Wachstumsdicke des Oxids von etwa 12 nm (120 Å) zuverlässig gesichert ist. Dies hat die
Entwicklung der sogenannten FLASH-EPROM-Speicher oder einfach der
FLASH-Speicher erlaubt.
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Die FLASH-Speicherzelle ist durch einen Mechanismus der Injektion von
heißen Kanalelektronen in das schwebende Gate durch das Vorspannen des
Gates (des Steuer-Gates) mit einer positiven Spannung, die ausreichend hoch
ist (z. B. in der Größenordnung von 12 V), und des Drains mit einer Spannung
von etwa 6 V, um in der Kanalzone des monokristallinen Siliziumssubstrats
der Zelle ein starkes elektrisches Feld zu erzeugen, das geeignet ist, um einen
Strom hochenergetischer (heißer) Elektronen innerhalb des Siliziums zu
erzeugen, der die Potentialbarriere an der Schnittstelle mit dem Dielektrikum
überwinden kann und danach durch das elektrische Feld zum schwebenden
Gate gezogen wird, programmierbar.
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Kraft der außerordentlichen Dicke des Dielektrikums können durch das
Anliegen einer relativ hohen Spannung (12 V) an den Source-Bereich und das
Halten der anderen Elektroden auf Massepotential die Elektroden, die in das
schwebende Gate injiziert worden sind, das Dielektrikum entsprechend einem
Flowler-Nordheim-Tunnelmechanismus durchqueren und während einer
Löschphase den Source-Bereich "entladen".
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Die Möglichkeit des elektrischen Löschens der Speichervorrichtung, ohne sie
von der Leiterplatte zu entfernen, um sie mit UV-Licht zu belichten, hat ein
schwierigstes Problem der herkömmlichen EPROM-Speicher gelöst. Mit dem
Überwinden diese Einschränkung haben sich alle immanenten Vorteile und
Möglichkeiten dieses Speichertyps, wie z. B. ihre äußerst Kompaktheit,
Geschwindigkeit und vor allem ihr relativ niedriger Preis, einem äußerst
ausgedehnten Anwendungsbereich geöffnet. Weil die FLASH-Speicherzellen
keinen Auswahltransistor aufweisen, können andererseits während einer
Löschphase einige Zellen eher als andere einen Verarmungszustand erreichen und in
der Praxis eine negative Schwelle annehmen. Falls dies während einer
Lesephase des Speichers auftritt, bei der alle Wortleitungen mit Ausnahme der zu
lesenden Wortleitung geerdet sind, würden nicht alle anderen Zellen der
adressierten Bitleitung nichtleitend sein, falls irgendeine von diesen während
eines vorhergehenden Löschens verarmt worden ist (eine logische "Null" sind
die Informationen, die in derartigen Zellen gespeichert sind), wobei dies
Lesefehler verursachen würde.
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Aus diesem Grund ist der Löschprozeß von FLASH-Speichern immanent ein
kritischer Prozeß, wobei er gewöhnlich durch eine Folge von Impulsen einer
Löschvorspannung, gefolgt von einer Überprüfung, ausgeführt wird, bis das
Löschen aller Zellen des Speichers abgeschlossen ist, während vermieden
wird, einige der Zellen versehentlich in einen Verarmungszustand zu bringen.
Dieser Löschprozeß beansprucht in einer nicht unwesentlichen Weise den
Mikroprozessor, der berufen ist, den Löschprozeß des FLASH-Speichers zu
überwachen.
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Nach dem Abschluß des Löschens des Speichers nehmen die einzelnen
FLASH-EPROM-Zellen eine Schwelle von einem Wert an, der nicht
einheitlich und konstant ist, der aber normalerweise in einen bestimmten
Variationsbereich enthalten ist, verschieden von den EEPROM-Zellen, die, weil sie mit
einem Auswahltransistor versehen sind, in jedem Zustand eine einheitliche
Schwelle sichern, die mit der Schwelle einer neuen Zelle völlig gleich ist. Mit
anderen Worten, es gibt eine "Dispersion" oder Streuung der Schwellenwerte
gelöschter Zellen, deren Breite außerdem an die Parameter des
Fertigungsprozesses gebunden ist. Eine derartige Streuung der Schwellenwerte der Zellen
muß durch die Schaltungsanordnung berücksichtigt werden, die den Speicher
managt.
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Um diesen Nachteil der FLASH-EPROM-Speicher zu umgehen, ist eine
spezielle Zellenstruktur vorgeschlagen worden, in der jede Steuer-Gate-Leitung
(Wortleitung) der Speicherzelle nur mit einem Teil ihrer Breite die jeweiligen
schwebenden Gates der Zellen der Zeile überlappt (kapazitiv gekoppelt ist),
während die Wortleitung mit einem Teil ihrer Breite das Gate von ebenso
vielen Auswahltransistoren bildet, wobei jeder einer entsprechenden
Speicherzelle der Zeile zugeordnet ist. In dieser Weise wird, obgleich mit einer Strafe
hinsichtlich der Kompaktheit, jeder Zelle ein Auswahltransistor zugeordnet,
der folglich die Schwellenspannung aller Zellen einheitlich macht, sobald das
Löschen der Speichermatrix ausgeführt wird. Diese Technik ist in dem Artikel
mit dem Titel "A 128K FLASH-EEPROM using Double Polysilicon
Technology" von George Samachisa, Chien-Sheng Su, Yu-Sheng Kao, George
Smarandoiu, Ting Wong, Chenming Hu beschrieben, der auf der IEEE
International Solid-State Circuits Conference am 25. Februar 1987 vorgestellt wurde.
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Ungeachtet des relativ niedrigen Preises, der relativ niedrigen
Geschwindigkeit und der relativ geringen Kompaktheit der FLASH-EPROM-Speicher gibt
es spezielle Anwendungsbereiche der Speichervorrichtungen, bei denen die
Notwendigkeit verbleibt, einem FLASH-Speicher außerdem einen
Speicherblock (typischerweise mit viel kleinerer Kapazität) des EEPROM-Typs
zuzuordnen, in dem die Daten zu speichern sind, die häufig zu ändern (zu
aktualisieren) sind.
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Diese Anforderungen bestehen im allgemeinen in Systemen, in denen
lediglich ein kleiner Teil der Daten, die in einer permanenten (nichtflüchtigen)
Weise gespeichert sind, für wiederholte Aktualisierungen vorgesehen ist,
abweichend von einer sehr großen Menge an Daten, für die vorgesehen ist,
daß sie zeitlich unverändert bleiben oder lediglich nach relativ langen
Zeitintervallen oder nur infolge von außergewöhnlichen Ereignissen modifiziert
werden. Situationen dieses Typs sind auf dem Gebiet der automatischen
Steuerung, Regelung, der selbstdiagnostischen Systeme und dergleichen
üblich, die in der Autoindustrie und den ähnlichen Industrien zunehmend
verwendet werden, bei denen es periodisch notwendig ist, bestimmte Daten
hinsichtlich Prüfungen, der Wartung, der Modifikation der Werte bestimmter
Parameter des Betriebs usw. zu modifizieren/zu aktualisieren.
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Die blocklöschbaren FLASH-EPROM-Speicher sind vorgeschlagen worden,
um diese Marktanforderungen zu erfüllen. Entsprechend einer dieser
Techniken wird die Möglichkeit des blockweisen Löschens durch die Segmentierung
der Source-Leitungen (der Source-Diffusionen), die Verwendung einer
weiteren Metallebene, um eine weitere Ordnung der Metalleitungen zu definieren,
mit der die Abschnitte oder Segmente der Source-Leitungen durch
Verdrahtungswege verbunden sind, und die Verwirklichung eines zusätzlichen
Decodierers, der die zu löschenden Blöcke der Speichermatrix auswählt, erhalten.
Ein System dieses Typs ist in US-A-5.289.423 offenbart.
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Diese Techniken sind immanent unflexibel, um in einer optimalen Weise
verschiedene Anforderungen der Anwender zu erfüllen, wobei sie infolge der
vergrößerten Anzahl der Metallebenen und der Notwendigkeit, eine große
Anzahl von "Umgehungen" an den Kreuzungspunkten zwischen orthogonalen
Leitungen derselben Ebene zu bilden, eine beachtliche Komplikation der
topographischen Anordnung der Speichermatrix einschließen.
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In der Mehrzahl der Fälle konnten die Anforderungen der Anwender in einer
optimalen Weise durch die Verwirklichung eines EEPROM-Speicherblocks
mit ausreichender Größe in demselben Chip, der den
FLASH-EPROM-Speicher, typischerweise mit viel größerer Kapazität, enthält, erfüllt werden, wobei
auf diese Weise die Notwendigkeit der Verwendung von zwei getrennten
Speichervorrichtungen vermieden wird.
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Andererseits ist die Schwierigkeit des kompatiblen Integrierens eines FLASH-
EPROM-Speichers und eines EEPROM-Speichers in der gleichen Vorrichtung
infolge ihrer strukturellen Verschiedenheit und ihren verschiedenen
Anforderungen hinsichtlich der Spannungspegel und der Stromverarbeitungskapazität
der Hilfsschaltungsanordnung offensichtlich. Die Probleme der Kompatibilität
werden im Falle von "Einzelversorgungsprozessen" noch deutlicher, wobei sie
deshalb verschiedene integrierte Ladungspumpen und Spannungsvervielfacher
erfordern würden, um die relativ hohen Spannungen zu erzeugen, die während
der Programmierungs- und Löschphasen jeweils notwendig sind.
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Selbst unter der Voraussetzung, daß die Kompatibilitätsprobleme durch eine
angemessene Verkomplizierung des Fertigungsprozesses (z. B. durch den
Rückgriff auf zahlreiche zusätzliche Maskierungsschritte) und durch die
Verdopplung und Vervielfachung der Schaltungsanordnung, die für das Erzeugen
der verschiedenen Spannungen notwendig ist, die während der Schreib-, Lese-
und Löschphasen der zwei verschiedenen Speichermatrizen notwendig sind,
wo das notwendig ist, überwunden werden können, würde die Ausbeute eines
derartigen komplizierten Prozesses und deshalb die Kosten der Vorrichtungen
mit der vorhandenen Technologie entmutigend sein.
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Alternative Lösungen, die eine Pseudo-EEPROM-Leistung bieten, indem sie
Software-Verfahren ausnutzen, die auf dem vorübergehenden Verschieben der
Daten auf einen anderen Träger, ihrer Korrektur und dem erneuten Schreiben
in die vorausgehend gelöschte FLASH-EPROM-Speichermatrix basieren, sind
außerdem hinsichtlich der Zeit, die für den Mikroprozessor des Systems
erforderlich ist, lästig, obwohl sie im wesentlichen einen
FLASH-EPROM-Speicher verwirklichen.
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Das US-Patent Nr. 5.033.023 beschreibt einen EEPROM mit hoher Dichte, der
angestückte Gate-Zellen verwendet, die byteweise gelöscht und programmiert
werden können, indem Auswahlleitungen und ein Durchgangs-Gate-Transistor
verwendet werden, um die gemeinsame Source der Zellen wahlweise
vorzuspannen, die zu einem ausgewählten Byte einer Zeile der Matrizenzellen
gehören.
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EP-A-0 405 140 offenbart eine byte- oder blocklöschbare Matrix aus
EEPROM-Zellen, in der die Zellen einzeln gelöscht werden können, um ein
Löschen (und Umprogrammieren) von einzelnen Bytes der in dem Speicher
gespeicherten Informationen zu implementieren.
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Das US-Patent Nr. 5.077.691 offenbart eine FLASH-EEPROM-Zellenmatrix,
in der das Löschen durch das Anlegen einer negativen Spannung an das
Steuer-Gate von einer Zeile oder von mehreren Zeilen der Zellen, die
ausgewählt sind, um sie zu löschen, ausgeführt wird, wobei deren Source mit einer
verhältnismäßig verringerten positiven Spannung in bezug auf das
Substratpotential vorgespannt wird, das normalerweise geerdet ist. Die Beschränkung
der Source/Substrat-Spannung während des Löschens verringert das Risiko
von Durchschlägen und des Einfangens von Ladungen in der Source/Substrat-
Schnittstelle und die zugehörigen unerwünschten Wirkungen.
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Das US-Patent Nr. 4.949.309 beschreibt einen EEPROM, der einzelne
Transistorzellen verwendet, und der Bytelösch- und Flash- oder
Gesamtlösch-Fähigkeiten aufweist.
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Deshalb gibt es eine offensichtliche Notwendigkeit und/oder einen
offensichtlichen Nutzen durch die Fähigkeit, auf demselben Chip einen
EEPROM-Speicherblock in völlig kompatibler Weise mit einem FLASH-EPROM-Speicher
durch einen Standard-Fertigungsprozeß für einen Einzelversorgungs-FLASH-
EPROM ohne irgendeine Modifikation an diesem zu verwirklichen.
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Im Fall von selbständigen EEPROM-Speichervorrichtungen (d. h. byteweise
löschbaren Speichervorrichtungen), die nicht notwendigerweise zusammen
mit einem FLASH-EPROM-Speicher auf demselben Chip integriert sind, kann
die Möglichkeit, sich durch einen
Standard-FLASH-EPROM-Fertigungsprozeß zu verwirklichen, außerdem in vielen Fällen einen großen Vorteil
hinsichtlich der Standardisierung der Fertigungsprozesse und der Einsparungen
bei der Produktion für Familien von Vorrichtungen oder für komplementäre
Vorrichtungen darstellen.
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Diese wichtige Aufgabe wird durch die vorliegende Erfindung, die durch die
beigefügten Ansprüche definiert ist, und die außerdem andere wichtige
Vorteile bietet, vollständig gelöst.
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Im wesentlichen schafft die Erfindung einen Weg, um eine bytelöschbare
(EEPROM-)Speichermatrix zu verwirklichen, die eine Matrix aus FLASH-
EPROM-Zellen verwendet, die in Zeilen und Spalten organisiert ist, und die
(während einer Programmierungsphase und während einer Lesephase) über
mehrere Wortleitungen und Bitleitungen entsprechend einer normalen
Architektur nichtflüchtiger Speicher einzeln adressierbar sind.
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Deshalb bleibt der Mechanismus des Programmierens (des Schreibens) der
Zellen derjenige einer normalen FLASH-EPROM-Zelle, der aus der Injektion
heißer Elektronen aus dem Kanalbereich in das schwebende Gate der Zelle
besteht, was in einer Zone nahe bei der Drain-Diffusion stattfindet, während in
einer Löschphase der verwendete Mechanismus der
Fowler-Nordheim-Tunnelmechanismus ist, der in einer Überlappungszone des schwebenden Gates
im Source-Bereich der Zelle stattfindet.
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Die Bytelöschbarkeit der Speichermatrix wird durch die Verwirklichung einer
Hilfsbyte-Auswahlstruktur bereitgestellt, die einen Byte-Auswahltransistor
umfaßt, mit dessen ersten Stromanschluß die Sources der Zellen einer Zeile
der Matrix gemeinsam verbunden sind, die ein bestimmtes Byte bilden, und
dessen anderer Stromanschluß mit einer entsprechenden Leitung von mehreren
Source-Vorspannungsleitungen verbunden ist, die durch die
Steuerschaltungsanordnung der Speichermatrix einzeln auswählbar sind. Das Gate der
Auswahltransistoren der Bytes, die entlang der gleichen Zeile der Matrix
angeordnet sind, wird über eine entsprechende Leitung aus einer Anzahl von
Auswahlleitungen gemeinsam angesteuert, die mit der Anzahl der Wortleitungen
der Speichermatrix übereinstimmt.
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Das Löschen eines bestimmten Bytes findet durch das Vorspannen des
Sources der Zellen und der jeweiligen Wortleitung (des Steuer-Gates aller Zellen
der Zeile, die das für das Löschen ausgewählte Byte enthält) durch den Byte-
Auswahltransistor, der mit den Sources der Speicherzellen des ausgewählten
Bytes, das zu löschen ist, in Reihe geschaltet ist, mit einer Spannung statt, die
ausreichend ist, um einen Fowler-Nordheim-Tunnelstrom (FN-Tunnelstrom)
aus Elektronen vom schwebenden Gate der Zellen zu ihrem entsprechenden
Source-Bereich zu erzeugen, während die angelegte Spannung in Bruchteile
zerlegt wird. In der Praxis wird an die spezielle Wortleitung eine negative
Spannung mit einem Wert angelegt, der unzureichend ist, um Störungen durch
weiches Löschen in anderen, nicht ausgewählten Speicher Zellen der gleichen
Wortleitung zu verursachen, während durch den Byte-Auswahltransistor eine
positive "komplementäre" Spannung an die Sources angelegt wird, die eine
positiven Spannung ist, deren Wert, falls er auf die Tunnelspannung bezogen
ist, um den Absolutwert der negativen Spannung verringert ist, die an das
Steuer-Gate angelegt ist (multipliziert mit dem kapazitiven Verhältnis der
Zellenstruktur des schwebenden Gates). Während einer Löschphase können
die Drains der Zellen auf Massepotential gehalten oder schwebend gelassen
werden.
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Entsprechend den Parametern eines typischen Fertigungsprozesses einer
FLASH-Speichervorrichtung kann die während einer Löschphase an eine
Wortleitung angelegte Spannung etwa -5 V betragen, während die an die
Sources der Zellen des zu löschenden Bytes angelegte Spannung zwischen
etwa 8 V und 9 V liegen kann. Auf diese Weise wird eine Spannungsdifferenz
von etwa 12 V-13 V verwirklicht, während die elektrische Beanspruchung der
anderen Zellen der Wortleitung auf ein Niveau herunter verringert wird, das
als für die ganze Periode als tolerierbar erkannt worden ist, die notwendig ist,
um alle Bytes einer Wortleitung aufeinanderfolgend zu löschen. Eine
Spannung von etwa 3 V kann gleichzeitig an alle anderen (nicht ausgewählten)
Wortleitungen angelegt sein.
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Umgekehrt kann das Programmieren der Zellen durch das Anlegen der
gleichen Spannungen wie in einem normalen FLASH-EPROM-Speicher
stattfinden. Normalerweise wird eine positive Spannung von etwa 12 V an die
Wortleitung (das Steuer-Gate) angelegt, während an den Drain der zu
programmierenden Zellen eine positive Spannung, die zwischen 5 V und 6 V liegt, durch
die jeweiligen Bitleitungen der Speichermatrix angelegt werden kann. Die
gemeinsame Source der Zellen des für das Programmieren ausgewählten
Bytes wird durch den Byte-Auswahltransistor geerdet, während die Sources
aller anderen Zellen der gleichen Wortleitung vorteilhaft durch ihre
entsprechenden Byte-Auswahltransistoren auf eine positive Spannung mit einem
Zwischenwert vorgespannt sind, z. B. von etwa 3 V, um zu helfen, die
Störungen durch weiches Programmieren in den nicht ausgewählten Zellen derselben
Wortleitung zu verhindern.
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Im Fall der FLASH-EPROM-Vorrichtungen kann in der Praxis der
bytelöschbare Speicherblock (d. h., der die Funktionalität eines EEPROMs aufweist) die
gleichen Ladungspumpen- oder Spannungsvervielfacher-Schaltungen
verwenden, die für den Betrieb des FLASH-EPROM-Speichers erforderlich sind, und
die deshalb auf dem Chip bereits vorhanden sind. Die einzige zusätzliche
Anforderung ist die Integration einer Ladungspumpe, die eine negative
Spannung erzeugt, die zwischen etwa -5 V und -8 V liegt, um die
Spannungsdifferenz "aufzuspalten", die entsprechend der oben beschriebenen Weise zwischen
dem Steuer-Gate und der Source der für das Löschen ausgewählten Zellen
angelegt werden muß.
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Diese zusätzliche negative Spannungspumpe besitzt andererseits im
wesentlichen vernachlässigbare Leistungsanforderungen, wobei sie dafür bestimmt ist,
ein Steuer-Gate (eine Wortleitung) vorzuspannen.
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Selbstverständlich ist außerdem die Ladungspumpe, die für die Erzeugung der
positiven Spannung für das Vorspannen der Steuer-Gates (der Wortleitungen)
während der Programmierung verwendet wird, die etwa 12 V betragen kann,
im wesentlichen eine Ladungspumpe mit niedriger Absorption, während die
Ladungspumpe für das Erzeugen der positiven Spannung von etwa 5 V-6 V,
die an die Bitleitungen der für das Programmieren ausgewählten Zellen
angelegt wird, im Fall einer Einzelversorgungsvorrichtung, die für den Betrieb mit
einer relativ niedrigen Versorgungsspannung konstruiert ist (z. B. etwa 3 V im
Fall mit Batterie betreibbarer Systeme), konstruiert sein muß, um die
erforderlichen Leistungsanforderungen zu erfüllen. In der Tat erzeugt in diesem Fall
das Vorspannen des Drains einer für die Programmierung ausgewählten Zelle
auf einen Pegel, der ausreichend ist, um die Kanalladungsträger auf
ausreichend hohe kinetische Niveaus zu beschleunigen (d. h. die Erzeugung heißer
Kanalelektronen), einen Strom mit einem nicht vernachlässigbaren Wert durch
den Kanal der Zelle. Im Fall einer Einzelversorgung (z. B. eine 5 ± 10% V-
oder eine 3,3 ± 10% V-Vorrichtung) kann eine derartige Leistungsanforderung
direkt von der Versorgung erfüllt werden.
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Während einer Programmierungsphase der Zellen können Erwägungen, die an
die Spannungsabfälle entlang des Strompfades gebunden sind, auferlegen, die
Programmierung auf ein paar Bits zu einem Zeitpunkt einzuschränken, z. B.
auf lediglich zwei Bits zu einem Zeitpunkt. In der Tat kann der Widerstand
des Programmierungs-Strompfades, z. B. der "entferntesten" Zelle eines
Oktes aus Zellen, die ein für die Programmierung ausgewähltes Byte bilden, ein
Ohm bis einige hundert Ohm erreicht haben, wobei der Spannungsabfall in
Anbetracht des relativ hohen Stroms (in der Nähe von etwa 100-500 uA pro
Zelle) übermäßig werden könnte, falls alle Zellen des Bytes parallel
geschrieben werden.
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Trotzdem kann der EEPROM-Speicherblock in einer vollständig kompatiblen
Weise eine "GESAMTLÖSCH"-Funktion bieten.
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Die vergrößerte Leistung, die für das Implementieren einer Gesamtlösch-
Funktion des EEPROM-Speicherblocks notwendig ist, kann durch das
Ausnutzen entweder der Versorgung oder der
Hochleistungs-Ladungspumpenschaltung bereitgestellt werden, die bestimmt ist, um die Spannung von etwa
5 V-6 V zu erzeugen, die für das Vorspannen des Drains während des
Schreibens der Zellen, für das Vorspannen der Sources durch die entsprechenden
Byte-Auswahltransistoren und für das Inkrementieren des Absolutwerts der
negativen Spannung für das Vorspannen der Wortleitung von einem Wert von
etwa -5 V, der für das Bytelöschen verwendet wird, auf einen Wert von etwa
-8 V notwendig ist, wobei auf diese Weise außerdem während einer
GESAMTLÖSCH-Phase eine Spannungsdifferenz von etwa 12 V zwischen der
Source und dem Steuer-Gate der Speicherzellen gesichert wird.
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Die Verwendung eines Byte-Auswahltransistors, der mit der Source der
Speicherzellen funktional in Reihe geschaltet ist (anstatt mit ihrem Drain in Reihe
geschaltet zu sein), erzeugt außerdem das wichtige Ergebnis des Sicherns
einer völligen Gleichförmigkeit der Schwelle der gelöschten Zellen, indem
verhindert wird, daß sie infolgedessen eine negative Schwelle annehmen, daß
irgendeine von ihnen während einer Löschphase einen verarmten Zustand
erreicht.
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Dies vereinfacht durch die Verringerung der Belastung der Überwachung des
Mikroprozessors den Löschprozeß im hohen Maße und macht das
Management des Speicherblocks im wesentlichen zu dem einer Matrix aus EEPROM-
Zellen ähnlich.
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Ein weiterer wichtiger Aspekt der Architektur des EEPROM-Blocks der
Erfindung besteht in der Tatsache, daß während jeder Phase des Betriebs des
Speicherblocks jede Auswahlleitung, mit der die Gates aller
Byte-Auswahltransistoren der entlang derselben Zeile der FLASH-EPROM-Speicherzellen
angeordneten Bytes verbunden sind, immer zusammen mit der entsprechenden
Wortleitung der Zeile der Speicherzellen ausgewählt ist. Dies beseitigt die
Notwendigkeit, einen zusätzlichen Logikdecodierer zu implementieren, um
die Auswahlleitungen (d. h. die Byte-Auswahltransistoren) auszuwählen,
indem für diesen Zweck derselbe Logikdecodierer der Wortleitungen
verwendet werden kann. Selbstverständlich werden an die Wortleitung und an die
entsprechende Auswahlleitung, die durch einen einzelnen Decodierer logisch
ausgewählt werden können, während der verschiedenen Phasen des Betriebs
des Speichers verschiedene Spannungen angelegt.
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Die verschiedenen Aspekte und Vorteile der Erfindung werden durch die
folgende Beschreibung mehrerer wichtiger Ausführungsformen und durch
Bezugnahme auf die beigefügte Zeichnung noch deutlicher werden, worin:
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die Fig. 1 und 2 den Querschnitt einer einzelnen Zelle bzw. das elektrische
Schema einer EEPROM-Speichermatrix eines bekannten Typs zeigen, wie
bereits oben beschrieben ist;
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Fig. 3 ein Stromlaufplan eines in Bytes aus jeweils 8 Bit organisierten
EEPROM-Speicherblocks gemäß der vorliegenden Erfindung ist;
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Fig. 4 ein schematischer Querschnitt einer einzelnen Speicherzelle ist; und
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Fig. 5 die topologische Anordnung eines Speicherblocks der Erfindung gemäß
einer ihrer Ausführungsformen schematisch zeigt.
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In Fig. 3 ist die Architektur eines EEPROM-Speicherblocks der Erfindung
dargestellt, der eine Matrix aus FLASH-EPROM-Zellen verwendet. Der
Abschnitt der Matrix nach Fig. 3 zeigt vier Bytes, jedes aus 8 Bits, für eine
Matrix, die relativ große Dimensionen besitzt. Vier Wortleitungen (WL) und acht
Bitleitungen (BL0, ..., BL7) der vier gezeigten Bytes sind in dem
Stromlaufplan gekennzeichnet. Die ganze Matrix würde eine Erweiterung des in Fig. 3
dargestellten Abschnitts in den zwei "orthogonalen" Richtungen der
Wortleitungen bzw. Bitleitungen sein. Es ist außerdem selbstverständlich, daß die
spezielle Informationseinheit (Byte), die einzeln löschbar (und
programmierbar) ist, außerdem aus einer kleineren oder einer größeren Anzahl an Bits
bestehen kann und z. B. als ein "Wort" usw. bezeichnet werden kann. Im
vorliegenden Kontext ist der Ausdruck "Byte" nicht zu verwenden, um eine
Informationseinheit von notwendigerweise acht Bits zu kennzeichnen. Im
Gegenteil, er kann außerdem aus einer Anzahl Bits bestehen, die gleich oder
kleiner als acht ist.
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Die einzelnen FLASH-EPROM-Speicherzellen sind durch das jeweilige
graphische Symbol eines Transistors mit Doppel-Gate gekennzeichnet. Die
Drains der entlang jeder Spalte der Matrix angeordneten Zellen sind durch die
Drain-Kontakte als Paare benachbarter Zellen mit einer entsprechenden
Bitleitung verbunden.
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Die Wortleitungen WL bilden die Steuer-Gates der entlang derselben Zeile der
Matrix angeordneten Zellen.
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Die Sources aller acht Zellen einer Zeile, die ein Byte bilden, sind miteinander
verbunden und an einen ersten Stromanschluß eines Byte-Auswahltransistors
(Tb1, Tb2, Tb3 und Tb4) angeschlossen.
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Entgegengesetzt zur gewöhnlichen FLASH-EPROM-Speicherarchitektur, in
der der Source-Knoten, der typischerweise allen Zellen der Matrix gemeinsam
ist, durch eine einzelne Source-Diffusion gebildet sein kann, die keine
Durchgangslösung entlang der parallelen Leitungen bezüglich der Zeilen der Zellen
der Matrix aufweist; befinden sich im Fall des EEPROM-Blocks der
Erfindung die Source-Diffusionen in der Form von Segmenten, wobei jedes
"Segment" zu den Zellen gehört, die entlang einer bestimmten Wortleitung (Zeile)
der Matrix zu einem bestimmten Byte gehören.
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Vorzugsweise obgleich nicht notwendigerweise ist in einer geometrischen
Mittenposition der Zeilenlänge einer speziellen Source-Diffusion, die zu
einem jeweiligen Byte gehört, ein Byte-Auswahltransistor gebildet, durch den
die den (acht) Zellen des Bytes gemeinsame Source während verschiedener
Phasen des Betriebs des Speichers auf eine bestimmte Spannung vorgespannt
werden kann. Ein erster Stromanschluß jedes Byte-Auswahltransistors (Tb1,
..., Tb4) ist mit der Source-Diffusion der Zellen des jeweiligen Bytes
verbunden, während der andere Stromanschluß durch einen Kontakt mit einer
Source-Vorspannungsleitung Vs verbunden ist. Mit derselben
Source-Vorspannungsleitung Vs können die jeweiligen Stromanschlüsse aller
Byte-Auswahltransistoren (Tb1, Tb2, Tb3, Tb4, ...) verbunden sein, die zu allen Bytes
gehören, die entlang einer Spaltenrichtung der Speichermatrix angeordnet
sind.
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Selbstverständlich sind die Source-Vorspannungsleitungen Vs durch einen
geeigneten Decodierer einzeln auswählbar, der entsprechend den üblichen
Techniken hergestellt ist.
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Wie gezeigt ist, kann die Verbindung der Byte-Auswahltransistoren mit einer
entsprechenden Source-Vorspannungsleitung Vs durch einen einzelnen
Source-Kontakt (C2) für jeweils zwei benachbarte Bytes entlang einer
Spaltenrichtung verwirklicht sein.
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Der Widerstand des leitfähigen Pfades durch die Zelle eines ausgewählten Bits
kann verringert werden, wobei die Unterschiede zwischen den Pfaden der
verschiedenen Zellen, die ein spezielles Byte bilden, durch die Verwirklichung
eines Byte-Auswahltransistor in einer mittleren Position in bezug auf die
Anzahl der Zellen, die das Byte bilden, und die Verwirklichung des
Byte-Auswahltransistors mit einer inkrementierten Größe (Breite) im Vergleich zur
Breite der schwebenden Gate-Zellen minimiert werden können. Vorzugsweise
besitzt der Byte-Auswahltransistor eine Breite, die ein Vielfaches der Breite
der Zellen mit einem Faktor ist, der zur Anzahl der Bits der Bytes äquivalent
ist. In den dargestellten Beispielen sollten die Byte-Auswahltransistoren Tb1,
..., Tb4 etwa achtmal größer als die Speicherzellen gemacht werden.
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Als eine Folge wird während einer Phase der bitweisen Programmierung die
aufeinanderfolgende Auswahl der zu programmierenden Bits durch das
Auswählen von zwei Bits zu einem Zeitpunkt in einer optimalen Weise
implementiert, eines von einer Seite (auf der linken Seite entsprechend der
Darstellung nach Fig. 3) und das andere auf der anderen Seite (auf der rechten Seite
entsprechend dem Schema nach Fig. 3) jedes Source-Kontakts (d. h. des
Verbindungsknotens des Byte-Auswahltransistor mit der entsprechenden
Vorspannungsleitung Vs). Auf diese Weise wird der Widerstand des Strompfades
durch die einzelnen Zellen desselben Bytes außerdem während einer
Schreibphase (Programmierungsphase) minimal sein.
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Der Querschnitt jeder Speicherzelle, die mit einem Byte-Auswahltransistor
mit seiner Source in Reihe geschaltet ist, ist in Fig. 4 schematisch dargestellt.
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Die Source-Vorspannung Vs wird durch einen Source-Kontakt an einen
Drain-Bereich (n&spplus;-Bereich) des Byte-Auswahltransistor angelegt, dessen Gate
Vsg durch die jeweilige Auswahlleitung SEL gebildet sein oder mit ihr
verbunden sein kann. Der Byte-Auswahltransistor bildet den Auswahlschalter für
das entsprechende Byte, wobei er folglich erlaubt, den Source-Bereich (ne) der
FLASH-EPROM-Speicherzellen vorzuspannen, wobei deren Drain-Bereich
durch einen entsprechenden Kontakt auf eine Drain-Spannung Vd vorgespannt
sein kann. Das Steuer-Gate Vcg der Speicherzelle kann durch die jeweilige
Wortleitung WL selbst gebildet oder mit ihr verbunden sein.
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Entsprechend einem häufigen Fertigungsprozeß von
FLASH-EPROM-Speichermatrizen mit selbstjustierender Source-Diffusion ist in Fig. 5 die
schematische topographische Anordnung des Abschnitts der in Fig. 3 dargestellten
Speichermatrix gezeigt. Die beigefügte Liste der verschiedenen in der
Veranschaulichung verwendeten Symbole unterstützt das Lesen des Schemas der
topographischen Anordnung.
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In der folgenden Tabelle sind die beim Programmieren und Löschen des
EEPROM-Speicherblocks der Erfindung verwendeten Vorspannungen für rein
veranschaulichende Zwecke hinweisend gezeigt.
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Selbstverständlich beziehen sich die in der obigen Tabelle angegebenen
Spannungspegel auf eine Beispielausführungsform und können als Funktionen der
Dicke der verwendeten Dielektrika und der Größe der Zelle variiert werden.
Während einer Programmierungsphase kann der Drain der Zellen der nicht
gewählten Bytes der gleichen Wortleitung und der Bytes, die den nicht
gewählten Bitleitungen entsprechen, nicht auf irgendeine extern angelegte
Spannung gezwungen sein. Im Fall der nicht gewählten Zellen der ausgewählten
Wortleitung und der anderen nicht gewählten Zellen der Matrix wird der Drain
die Bruchteilspannung (3 V) annehmen, der mit Blick auf die Tatsache an die
Source angelegt ist, daß die Zellen leitend sind.
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Die Erfindung löst die Hauptaufgabe, indem sie zusammen mit einem
FLASH-EPROM-Speicher auf demselben Chip in einer völlig kompatiblen
Weise die Verwirklichung eines Speicherblocks erlaubt, der eine EEPROM-
Funktionalität aufweist, ohne in irgendeiner Weise den Fertigungsprozeß zu
ändern und im wesentlichen ohne die Verdopplung vieler der Steuerschaltungen
eines FLASH-EPROM-Speichers, um die verschiedenen Anforderungen
eines EEPROM-Speicherblocks zu erfüllen. Indem diese wichtigen Ergebnisse
erreicht werden, erzeugt die Architektur der Erfindung neben der Sicherung
einer "GESAMTLÖSCH"-Funktion andere wichtige Vorteile, wie die
Beseitigung der Probleme bezüglich der Schwellendispersion der gelöschten FLASH-
EPROM-Zellen des EEPROM-Speicherblocks im Zusammenhang mit den
relativ häufigen Löschprozessen, denen die Zellen unterworfen sind, ohne die
Verwirklichung getrennter Ladungspumpenschaltungen zu erfordern, um die
verschiedenen Anforderungen der Vorspannungen und der Stromabsorption zu
erfüllen.
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Entsprechend einer vorbereitenden Schätzung, die auf einer topographischen
Anordnung wie derjenigen basiert, die in Fig. 5 dargestellt ist, würde die
äquivalente Zellengröße für einen bytelöschbaren Speicherblock, der für die
Einzelversorgung in einer vollständig kompatiblen Weise auf demselben Chip
hergestellt werden kann, der einen FLASH-EPROM-Speicher enthält,
insgesamt gleich etwa dem dreifachen der Größe eines FLASH-EPROM-Speichers
mit völlig gleicher Speicherkapazität sein.
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Mit anderen Worten, ein bytelöschbarer Speicherblock (mit
EEPROM-Funktionalität) mit einer Kapazität von 128 kbyte, der mit einem FLASH-EPROM-
Prozeß mit einer Leitungsbreite von 0,6 um kompatibel verwirklicht ist, würde
eine Integrationsfläche von 30 mm² erfordern. Der Block kann mit der
Einzelversorgungsspannung der FLASH-EPROM-Vorrichtung produziert werden,
die gewöhnlich etwa 5 V (± 10%) beträgt, obwohl erwartet wird, daß in
zukünftigen Anwendungen die Versorgungsspannung in der Nähe von etwa
3,3 V (± 10%) liegt. Die typische Programmierungszeit würde etwa 5 us/bit
betragen, während die typische Löschzeit etwa 5 ms/byte betragen würde. Die
Zuverlässigkeit kann mit über 100.000 Lösch/Programmierungs-Zyklen
geschätzt werden.