JP2019220242A - 不揮発性記憶装置、マイクロコンピューター及び電子機器 - Google Patents

Abstract

【課題】回路の小面積化等を実現しながらＥＥＰＲＯＭとフラッシュメモリーの両方の用途に対応できる不揮発性記憶装置等の提供。【解決手段】不揮発性記憶装置１０は、不揮発性の複数のメモリーセルが配置される第１のメモリーセルアレイＭＡ１と、第１のドライバー回路ＤＲＣ１と、データの書き込み及び読み出しを行う第１のリードライト回路ＲＷＣ１と、第１のメモリーセルアレイの複数のメモリーセルと同一構造の不揮発性の複数のメモリーセルが配置される第２のメモリーセルアレイＭＡ２と、第２のドライバー回路ＤＲＣ２と、データの書き込み及び読み出しを行う第２のリードライト回路ＲＷＣ２を含む。第１のドライバー回路ＤＲＣ１は第１のメモリーセルアレイＭＡ１に対してバイト単位の消去動作を行い、第２のドライバー回路ＤＲＣ２は第２のメモリーセルアレイＭＡ２に対してバイト単位よりも大きなブロック単位の消去動作を行う。【選択図】図１

Description

本発明は、不揮発性記憶装置、マイクロコンピューター及び電子機器等に関する。

従来より、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）、フラッシュメモリーなどのメモリーが知られている。ＥＥＰＲＯＭ、フラッシュメモリーは、電気的にデータの書き込み及び消去が可能な不揮発性の記憶装置であり、搭載される電子機器の電源がオフになっても保持しておく必要があるデータを格納するための記憶装置として使用される。フラッシュメモリーの従来技術としては例えば特許文献１に開示される技術がある。

ＥＥＰＲＯＭは、書き換え回数の保証回数が多く、バイト単位でのデータの書き込み及び読み出しが可能であるため使い易いという長所があるが、回路面積が大きくなってしまうという短所がある。一方、フラッシュメモリーは、回路面積を小さくできるという長所があるが、書き換え回数の保証回数が少なく、ブロック単位で消去動作を行う必要があるという短所がある。このため、ＥＥＰＲＯＭ、フラッシュメモリーのそれぞれの長所を生かすように、用途を分けて使用されるが、ＥＥＰＲＯＭ、フラッシュメモリーは、メモリーセルの製造プロセスが異なるため、両者を混載するためには、多くの製造プロセス工程を追加する必要があるという問題がある。一方、フラッシュメモリーの一部の領域を、ＥＥＰＲＯＭのように使用するＥＥＰＲＯＭエミュレーションと呼ばれる手法もある。ＥＥＰＲＯＭエミュレーションの従来技術としては特許文献２に開示される技術がある。

特開２００４−３２６８６４号公報 特開２０１１−２４３２３０号公報

しかしながら、上述のＥＥＰＲＯＭエミュレーションにより、ＥＥＰＲＯＭと同等の書き換え回数を実現するためには、メモリーセルの個数を多くする必要がある。例えばフラッシュメモリーの書き換え回数が１０００回であるときに、１０００００回の書き換え回数を保証するためには、１００倍の個数のメモリーセルが必要になってしまう。このため、回路面積が大きくなり、コスト増を招くという問題がある。

本発明の一態様は、電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置される第１のメモリーセルアレイと、前記第１のメモリーセルアレイのワード線及びソース線を駆動する第１のドライバー回路と、前記第１のメモリーセルアレイのビット線に接続され、前記第１のメモリーセルアレイに対してデータの書き込み及び読み出しを行う第１のリードライト回路と、電気的にデータの書き込み及び消去が可能であり、前記第１のメモリーセルアレイの前記複数のメモリーセルと同一構造の不揮発性の複数のメモリーセルが配置される第２のメモリーセルアレイと、前記第２のメモリーセルアレイのワード線及びソース線を駆動する第２のドライバー回路と、前記第２のメモリーセルアレイのビット線に接続され、前記第２のメモリーセルアレイに対してデータの書き込み及び読み出しを行う第２のリードライト回路と、を含み、前記第１のドライバー回路は、前記第１のメモリーセルアレイに対してバイト単位の消去動作を行い、前記第２のドライバー回路は、前記第２のメモリーセルアレイに対して前記バイト単位よりも大きなブロック単位の消去動作を行う不揮発性記憶装置に関係する。

本実施形態の不揮発性記憶装置の構成例。 不揮発性記憶装置の各動作の説明図。 不揮発性記憶装置の詳細な構成例。 不揮発性記憶装置の詳細な構成例。 不揮発性記憶装置の詳細な構成例。 ＥＥＰＲＯＭエミュレーションの説明図。 ＥＥＰＲＯＭエミュレーションの動作説明図。 本実施形態の動作説明図。 誤り訂正符号を記憶する手法の説明図。 誤り訂正符号を用いることによる書き換え回数の向上についての説明図。 誤り訂正符号を用いた場合の回路構成例。 本実施形態の不揮発性記憶装置の全体的な回路構成例。 相補セルを用いない場合の読み出し判定についての説明図。 相補セルを用いた場合の読み出し判定についての説明図。 ＭＯＮＯＳ構造のメモリーセルの構成例。 本実施形態のマイクロコンピューターの構成例。 本実施形態の電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．不揮発性記憶装置
図１に本実施形態の不揮発性記憶装置１０の構成例を示す。回路装置である不揮発性記憶装置１０は、メモリーセルアレイＭＡ１、ドライバー回路ＤＲＣ１及びリードライト回路ＲＷＣ１と、メモリーセルアレイＭＡ２、ドライバー回路ＤＲＣ２及びリードライト回路ＲＷＣ２を含む。メモリーセルアレイＭＡ１、ドライバー回路ＤＲＣ１及びリードライト回路ＲＷＣ１により、後述の図１２に示すようにＥＥＰＲＯＭマクロ３０が構成される。メモリーセルアレイＭＡ２、ドライバー回路ＤＲＣ２及びリードライト回路ＲＷＣ２によりフラッシュメモリーマクロ４０が構成される。

第１のメモリーセルアレイであるメモリーセルアレイＭＡ１には、電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置される。またメモリーセルアレイＭＡ１には、メモリーセルに接続されるワード線、ビット線及びソース線が設けられる。

第１のドライバー回路であるドライバー回路ＤＲＣ１は、メモリーセルアレイＭＡ１のワード線及びソース線を駆動する。例えばドライバー回路ＤＲＣ１は、ワード線にワード線電圧を出力する駆動を行って、ワード線選択を行い、ソース線に高電圧のソース線電圧を出力する駆動を行って、消去動作を行う。

第１のリードライト回路であるリードライト回路ＲＷＣ１は、メモリーセルアレイＭＡ１のビット線に接続され、メモリーセルアレイＭＡ１に対してデータの書き込み及び読み出しを行う。例えばリードライト回路ＲＷＣ１は、メモリーセルアレイＭＡ１のメモリーセルに対してビット線を介してデータを書き込む動作を行う。またリードライト回路ＲＷＣ１は、メモリーセルアレイＭＡ１のメモリーセルからビット線を介してデータを読み出す動作を行う。

第２のメモリーセルアレイであるメモリーセルアレイＭＡ２には、電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置される。具体的にはメモリーセルアレイＭＡ２には、メモリーセルアレイＭＡ１の複数のメモリーセルと同一構造の不揮発性の複数のメモリーセルが配置される。またメモリーセルアレイＭＡ２には、メモリーセルに接続されるワード線、ビット線及びソース線が設けられる。不揮発性のメモリーセルは、記憶したデータの保持に電源の供給を必要としないメモリーセルである。同一構造のメモリーセルは、例えば層構造が同じメモリーセルであり、読み出し、書き込み、消去の動作が同じ動作となるメモリーセルである。同一構造のメモリーセルは、一例としては、同じ半導体製造プロセスで形成されるメモリーセルである。なお本実施形態における回路間や回路素子間の接続や、信号線と回路の間や信号線と回路素子の間の接続は、電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続であり、信号線や能動素子等を介した接続であってもよい。

第２のドライバー回路であるドライバー回路ＤＲＣ２は、メモリーセルアレイＭＡ２のワード線及びソース線を駆動する。例えばドライバー回路ＤＲＣ２は、ワード線にワード線電圧を出力する駆動を行って、ワード線選択を行い、ソース線に高電圧のソース線電圧を出力する駆動を行って、消去動作を行う。

第２のリードライト回路であるリードライト回路ＲＷＣ２は、メモリーセルアレイＭＡ２のビット線に接続され、メモリーセルアレイＭＡ２に対してデータの書き込み及び読み出しを行う。例えばリードライト回路ＲＷＣ２は、メモリーセルアレイＭＡ２のメモリーセルに対してビット線を介してデータを書き込む動作を行う。またリードライト回路ＲＷＣ２は、メモリーセルアレイＭＡ２のメモリーセルからビット線を介してデータを読み出す動作を行う。

そして本実施形態では、ドライバー回路ＤＲＣ１は、メモリーセルアレイＭＡ１に対してバイト単位の消去動作を行う。例えば８ビットの単位での消去動作を行う。一方、ドライバー回路ＤＲＣ２は、メモリーセルアレイＭＡ２に対してブロック単位の消去動作を行う。例えばバイト単位よりも大きなブロック単位の消去動作を行う。ブロック単位は例えば複数バイトの単位である。

このように本実施形態では、メモリーセルアレイＭＡ１については、ＥＥＰＲＯＭのようにバイト単位での消去動作が行われ、メモリーセルアレイＭＡ２については、フラッシュメモリーのようにブロック単位での消去動作が行われる。従って、メモリーセルアレイＭＡ１についてはＥＥＰＲＯＭのように扱うことができ、メモリーセルアレイＭＡ２についてはフラッシュメモリーのように扱うことができる。この結果、同一構造のメモリーセルを用いながらも、ＥＥＰＲＯＭとフラッシュメモリーを混載した不揮発性記憶装置１０を実現できるようになり、ＥＥＰＲＯＭの用途とフラッシュメモリーの用途の両方に対して対応できるようになる。例えば後述の図１６のマイクロコンピューター１００では、ユーザデータについてはＥＥＰＲＯＭに記憶し、ファームウェアのプログラムについてはフラッシュメモリーに記憶するという使い方の用途がある。この場合に本実施形態によれば、１つの不揮発性記憶装置１０をマイクロコンピューター１００に搭載するだけで、ユーザデータについてはメモリーセルアレイＭＡ１に記憶し、ファームウェアのプログラムについてはメモリーセルアレイＭＡ２に記憶することで、このような用途に応えることが可能になる。そしてメモリーセルアレイＭＡ１、ＭＡ２には同一構造のメモリーセルが用いられるため、同じ半導体の製造プロセスを用いて、メモリーセルアレイＭＡ１、ＭＡ２のメモリーセルを形成できる。従って、新たな製造プロセス工程の追加が不要となり、低コスト化を図れる。またメモリーセルアレイＭＡ１、ＭＡ２を、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造などのメモリーセルにより実現することで、回路面積を小さくでき、更なる低コスト化を図れるようになる。またＥＥＰＲＯＭのエミュレーション処理が不要となるため、このエミュレーション処理のプログラムを例えば図１６のＲＡＭ１２０にロードする必要がなくなる。従って、ＥＥＰＲＯＭのエミュレーション処理のプログラムが原因となって、ＲＡＭ１２０の使用可能な記憶容量が減少してしまう事態の発生も防止できる。

また本実施形態ではドライバー回路ＤＲＣ１は、バイト単位の消去動作時に、バイト単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給する。例えば１バイトのデータを記憶するメモリーセル群に共通接続されるソース線に対して、高電圧の消去電圧を供給する。この際に例えば当該メモリーセル群のワード線に対しては低電圧のＶＳＳを供給する。このようにすることで、メモリーセルアレイＭＡ１に対するバイト単位での消去動作が可能になる。一方、ドライバー回路ＤＲＣ２は、ブロック単位の消去動作時に、ブロック単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給する。即ちドライバー回路ＤＲＣ２は、ドライバー回路ＤＲＣ１が供給する消去電圧と同じ電圧の消去電圧をソース線に供給する。例えばブロック単位のデータを記憶するメモリーセル群に共通接続されるソース線に対して、消去電圧を供給し、ワード線に対して低電圧のＶＳＳを供給する。このようにすることで、メモリーセルアレイＭＡ２に対するブロック単位での一括消去動作が可能になる。

またメモリーセルアレイＭＡ１は、１バイトの第１のデータを記憶する第１のメモリーセル群と、１バイトの第２のデータを記憶する第２のメモリーセル群を含む。第１、第２のメモリーセル群の各メモリーセル群は、例えば１バイトに対応する８個以上のメモリーセルを有する。例えば８ビットの各ビットデータとして相補データを記憶する場合には、各メモリーセル群は１６個以上のメモリーセルを有する。また後述するように各メモリーセル群が誤り訂正符号を記憶する場合には、誤り訂正符号の各ビットを記憶する個数のメモリーセルが、各メモリーセル群に更に設けられる。

そしてドライバー回路ＤＲＣ１は、第１のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後にリードライト回路ＲＷＣ１が、第１のメモリーセル群に第１のデータを書き込む。またドライバー回路ＤＲＣ１は、第２のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後にリードライト回路ＲＷＣ１が、第２のメモリーセル群に第２のデータを書き込む。このようにすることで、第１のメモリーセル群に対するバイト単位での消去動作の後に、第１のメモリーセル群に対して、１バイトのデータである第１のデータを書き込むことが可能になる。また第２のメモリーセル群に対するバイト単位での消去動作の後に、第２のメモリーセル群に対して、１バイトのデータである第２のデータを書き込むことが可能になる。従って、あたかもＥＥＰＲＯＭのようにバイト単位でデータを書き込む処理が可能になり、メモリーセルアレイＭＡ１を、ＥＥＰＲＯＭの用途に使用することが可能になる。

図２は、不揮発性記憶装置１０の各動作の説明図である。図２に示すように、消去動作時には、ワード線ＷＬはＶＳＳ、ソース線ＳＬはＶＰＰ、ビット線ＢＬはフローティング状態に設定される。ＶＳＳは例えば０Ｖである。但しＶＳＳは負電圧であってもよい。ＶＰＰは、例えば７．５Ｖなどの高電圧であり、消去及び書き換え用の電圧である。書き込み動作時には、ワード線ＷＬはＶＰＰ、ソース線ＳＬはＶＰＰ、ビット線ＢＬはＶＳＳに設定される。読み出し動作時には、ワード線ＷＬはＶＤＤ、ソース線ＳＬはＶＳＳに設定され、ビット線ＢＬの電位が、リードライト回路ＲＷＣ１、ＲＷＣ２のセンスアンプによりセンシングされてデータが読み出される。ＶＤＤはＶＰＰよりも低い電圧であり、例えば１．８Ｖである。消去動作では、メモリーセルの電荷蓄積層に正電荷が注入されることで、メモリーセルに「１」が記憶される。そして書き込み動作において、メモリーセルの電荷蓄積層に負電荷が注入されることで、メモリーセルの記憶データが「１」から「０」に書き換わる。

２．詳細な構成例
図３、図４は本実施形態の不揮発性記憶装置１０の詳細な構成例である。図３は、メモリーセルアレイＭＡ１、ドライバー回路ＤＲＣ１、リードライト回路ＲＷＣ１の詳細な構成例を示す図である。

メモリーセルアレイＭＡ１は、Ａ１〜Ａ９に示すように複数のメモリーセルを含む。Ａ１〜Ａ９は、アドレスＡＤＲ０〜ＡＤＲ８によりアドレス指定されるメモリーセル群である。なお、Ａ１〜Ａ９の各メモリーセル群には、実際には１バイトに対応する個数のメモリーセルが設けられるが、説明の簡素化のために図示を省略している。本実施形態では後述するように、各ビットのデータを、互いに相補的な関係にある相補データとして記憶するため、Ａ１〜Ａ９の各メモリーセル群には、１バイトに対応する例えば１６個のメモリーセルが設けられる。なお誤り訂正符号を記憶する場合には、誤り訂正符号を記憶するメモリーセルが更に追加されることになる。例えば誤り訂正符号のビット数が４ビットであり、誤り訂正符号についても相補データとして記憶する場合には、各メモリーセル群に設けられるメモリーセルの個数は２４個になる。

ドライバー回路ＤＲＣ１は、ワード線駆動用のワード線ドライバーＷＬＤＲ０〜ＷＬＤＲ２と、プルダウン用のスイッチ素子ＮＭ０〜ＮＭ２と、ソース線電圧選択用のスイッチ素子ＳＬＳＷ０〜ＳＬＳＷ２と、ソース線駆動用のスイッチ素子ＳＬＤＲ００〜ＳＬＤＲ２２を含む。スイッチ素子ＮＭ０〜ＮＭ２はＮ型のトランジスターにより実現される。スイッチ素子ＳＬＳＷ０〜ＳＬＳＷ２はＰ型のトランジスターにより実現される。スイッチ素子ＳＬＤＲ００〜ＳＬＤＲ２２はトランスファーゲートにより実現される。Ｎ型、Ｐ型のトランジスターはＭＯＳ（Metal Oxide Semiconductor）のトランジスターである。トランスファーゲートはＮ型のトランジスターとＰ型のトランジスターにより構成されるスイッチ素子である。

リードライト回路ＲＷＣ１は、センスアンプＳＡ０、ＳＡ１と、バイト選択用のスイッチ素子と、データ入力用のスイッチ素子を含む。これらのスイッチ素子はＮ型のトランジスターにより実現される。

次に図３での消去動作、書き込み動作、読み出し動作の各動作の詳細について説明する。図３においてＶＷＬはワード線電圧であり、書込み時においては高電圧であるＶＰＰになり、読み出し時はロジック電圧であるＶＤＤになる。ＶＳＬはソース線電圧であり、消去時においては高電圧であるＶＰＰになり、読み出し時にはグランド電位であるＶＳＳになる。ＶＳＳは論理「０」のレベルであるＬレベルに対応する。ＸＥＲは、消去信号であり、消去時にＬレベルとなり、それ以外においては、論理「１」のレベルであるＨレベルになる負論理の信号である。

ＷＴ０、ＷＴ１は書込み信号であり、書き込み時には、ＷＴ０、ＷＴ１のいずれかがＨレベルになる。読み出し時には、ＷＴ０、ＷＴ１が共にＨレベルになり、消去時には、ＷＴ０、ＷＴ１が共にＬレベルになる。ＷＬＳＥＬ０〜ＷＬＳＥＬ２はワード線選択信号であり、選択ワード線ではＨレベルになり、非選択ワード線ではＬレベルになる。

ＸＳＥＬ０〜ＸＳＥＬ２は、ソース線選択信号であり、選択ソース線ではＬレベルになり、非選択ソース線ではＨレベルになる負論理の信号である。ＢＹＴＥＳＥＬ０〜ＢＹＴＥＳＥＬ３はバイト選択信号であり、選択バイトではＨレベルになり、非選択バイトではＬレベルになる。ＤＩ００、ＤＩ０１、ＤＩ１０、ＤＩ１１は入力データ信号であり、ＤＯ０、ＤＯ１は出力データ信号である。ＷＬ０〜ＷＬ２はワード線であり、ＳＬ００〜ＳＬ２２はソース線であり、ＢＬ００〜ＢＬ２３はビット線である。

消去動作時には、消去信号ＸＥＲがＬレベルになり、ワード線ドライバーＷＬＤＲ０〜ＷＬＤＲ２に対して電源電圧であるワード線電圧ＶＷＬが非供給になると共に、スイッチ素子ＮＭ０〜ＮＭ２がオンになり、ワード線ＷＬ０〜ＷＬ２にＶＳＳが印加される。そしてバイト選択信号ＢＹＴＥＳＥＬ０〜ＢＹＴＥＳＥＬ３がＬレベルになることで、全てのビット線ＢＬ００〜ＢＬ２３がハイインピーダンス状態になる。またソース線選択信号ＸＳＥＬ０〜ＸＳＥＬ２のいずれかがＬレベルになり、スイッチ素子ＳＬＳＷ０〜ＳＬＳＷ２のうちの対応するスイッチ素子がオンになり、当該スイッチ素子の他端側にソース線電圧ＶＳＬ＝ＶＰＰが供給される。またワード線選択信号ＷＬＳＥＬ０〜ＷＬＳＥＬ２のいずれかがＨレベルになることで、スイッチ素子ＳＬＤＲ００〜ＳＬＤＲ２２のうちの対応するスイッチ素子がオンになる。これにより、ソース線ＳＬ００〜ＳＬ２２のうちの対応するソース線に対して、ソース線電圧ＶＳＬ＝ＶＰＰが印加される。

例えばワード線選択信号ＷＬＳＥＬ０がＨレベルになってスイッチ素子ＳＬＤＲ００がオンになると共に、ソース線選択信号ＸＳＥＬ０がＬレベルになってスイッチ素子ＳＬＳＷ０がオンになった場合には、図３のＡ１に示すメモリーセル群に接続されるソース線ＳＬ００に対してソース線電圧ＶＳＬ＝ＶＰＰが印加される。これによりＡ１に示すメモリーセル群が消去対象になり、バイト単位での消去動作が行われる。またワード線選択信号ＷＬＳＥＬ０がＨレベルになってスイッチ素子ＳＬＤＲ１０がオンになると共に、ソース線選択信号ＸＳＥＬ１がＬレベルになってスイッチ素子ＳＬＳＷ１がオンになった場合には、Ａ２に示すメモリーセル群に接続されるソース線ＳＬ１０に対してソース線電圧ＶＳＬ＝ＶＰＰが印加される。これによりＡ２に示すメモリーセル群が消去対象となり、バイト単位での消去動作が行われる。またワード線選択信号ＷＬＳＥＬ１がＨレベルになってスイッチ素子ＳＬＤＲ０１がオンになると共に、ソース線選択信号ＸＳＥＬ０がＬレベルになってスイッチ素子ＳＬＳＷ０がオンになった場合には、Ａ４に示すメモリーセル群に接続されるソース線ＳＬ０１に対してソース線電圧ＶＳＬ＝ＶＰＰが印加される。これによりＡ４に示すメモリーセル群が消去対象となり、バイト単位での消去動作が行われる。

このように本実施形態では、Ａ１〜Ａ９に示すバイト単位のメモリーセル群に対する消去動作が可能になっており、バイト単位での消去動作を実行できる。即ちアドレスＡＤＲ０〜ＡＤＲ８で指定されるＡ１〜Ａ９の各メモリーセル群に対する消去動作が可能になる。そして本実施形態では、データを書き換える際には、データの書き換え対象となるメモリーセル群に対してのみ消去動作が行われる。例えばアドレスＡＤＲ０で指定されるＡ１に示すメモリーセル群に対して、１バイトのデータを書き込む場合には、Ａ１に示すメモリーセル群に対してのみ消去動作が行われる。またアドレスＡＤＲ１で指定されるＡ２に示すメモリーセル群に対して、１バイトのデータを書き込む場合には、Ａ２に示すメモリーセル群に対してのみ消去動作が行われる。

書き込み動作時には、バイト選択信号ＢＹＴＥＳＥＬ０〜ＢＹＴＥＳＥＬ３のいずれかがＨレベルになり、書き込み信号ＷＴ１、ＷＴ０のいずれかがＨレベルになり、入力データ信号ＤＩ００〜ＤＩ１１が入力データに対応する任意の電圧レベルになる。これにより選択ビット線に対して電圧が印加される。また書き込み動作時には消去信号ＸＥＲがＨレベルになることで、ワード線ドライバーＷＬＤＲ０〜ＷＬＤＲ２に対して、電源電圧となるワード線電圧ＶＷＬ＝ＶＰＰが供給される。そしてワード線選択信号ＷＬＳＥＬ０〜ＷＬＳＥＬ２のいずれかがＨレベルになり、ワード線ドライバーＷＬＤＲ０〜ＷＬＤＲ２のうちの対応するワード線ドライバーがＶＷＬ＝ＶＰＰを出力すると共に、スイッチ素子ＳＬＤＲ００〜ＳＬＤＲ２２のうちの対応するスイッチ素子がオンになる。これにより、対応するワード線及びソース線に対して、ワード線電圧ＶＷＬ＝ＶＰＰ及びソース線電圧ＶＳＬ＝ＶＰＰが印加されて、選択されたメモリーセル群に対してデータが書き込まれる。

例えばＡ１に示すメモリーセル群にデータを書き込む場合には、バイト選択信号ＢＹＴＥＳＥＬ０がＨレベルになると共に、ワード線ＷＬ０及びソース線ＳＬ００に対してワード線電圧ＶＷＬ＝ＶＰＰ及びソース線電圧ＶＳＬ＝ＶＰＰが印加される。これによりＡ１に示すメモリーセル群に対して１バイトのデータを書き込むことができる。またＡ２に示すメモリーセル群にデータを書き込む場合には、バイト選択信号ＢＹＴＥＳＥＬ１がＨレベルになると共に、ワード線ＷＬ０及びソース線ＳＬ１０に対してワード線電圧ＶＷＬ＝ＶＰＰ及びソース線電圧ＶＳＬ＝ＶＰＰが印加される。これによりＡ２に示すメモリーセル群に対して１バイトのデータを書き込むことができる。またＡ４に示すメモリーセル群にデータを書き込む場合には、バイト選択信号ＢＹＴＥＳＥＬ０がＨレベルになると共に、ワード線ＷＬ１及びソース線ＳＬ０１に対してワード線電圧ＶＷＬ＝ＶＰＰ及びソース線電圧ＶＳＬ＝ＶＰＰが印加される。これによりＡ４に示すメモリーセル群に対して１バイトのデータを書き込むことができる。

そして本実施形態では、データを書き換える場合には、対象バイトのみを書き換える。例えばＡ１のメモリーセル群が記憶するデータが、データ書き換えの対象バイトである場合には、Ａ１のメモリーセル群に対する消去動作が行われて、Ａ１のメモリーセル群に対してデータが書き込まれる。Ａ２のメモリーセル群が記憶するデータが、データ書き換えの対象バイトである場合には、Ａ２のメモリーセル群に対する消去動作が行われて、Ａ２のメモリーセル群に対してデータが書き込まれる。

なお本実施形態では、各ビットに対応して設けられた２つのメモリーセルが、各ビットのデータとして、互いに相補的な関係にある相補データを記憶する。例えば入力データ信号ＤＩ００に対応する第１のメモリーセルが、第１のビットデータを記憶し、入力データ信号ＤＩ０１に対応する第２のメモリーセルが、第１のビットデータの相補データとなる第２のビットデータを記憶する。例えば第１、第２のメモリーセルにより、第１の論理レベルである「０」を記憶する場合には、第１のメモリーセルは、第１のビットデータとして「０」を記憶し、第２のメモリーセルは、第２のビットデータとして「１」を記憶する。第１、第２のメモリーセルにより、第２の論理レベルである「１」を記憶する場合には、第１のメモリーセルは、第１のビットデータとして「１」を記憶し、第２のメモリーセルは、第２のビットデータとして「０」を記憶する。

例えば消去動作により、第１、第２のメモリーセルは共に「１」を記憶した状態になる。そして消去動作後に、ビットデータとして「０」を書き込む場合には、第１のメモリーセルに「０」を書き込むことになる。この場合には書き込み信号ＷＴ０がＨレベルになり、書き込み信号ＷＴ１がＬレベルになる。そして入力データ信号ＤＩ００がＶＳＳになることで、ビット線ＢＬ００がＶＳＳに設定され、第１のメモリーセルにおいて、そのソース線からビット線ＢＬ００に電流が流れることで、第１のメモリーセルへの「０」の書き込みが行われる。一方、ビットデータとして「１」を書き込む場合には、第２のメモリーセルに「０」を書き込むことになる。この場合には書き込み信号ＷＴ０がＬレベルになり、書き込み信号ＷＴ１がＨレベルになる。そして入力データ信号ＤＩ０１がＶＳＳになることで、ビット線ＢＬ０１がＶＳＳに設定され、第２のメモリーセルにおいて、そのソース線からビット線ＢＬ０１に電流が流れることで、第２のメモリーセルへの「０」の書き込みが行われる。

読み出し動作時には、バイト選択信号ＢＹＴＥＳＥＬ０〜ＢＹＴＥＳＥＬ３のいずれかがＨレベルになり、選択ビット線とセンスアンプＳＡ０、ＳＡ１とが接続される。また読み出し動作時には消去信号ＸＥＲがＨレベルになることで、ワード線ドライバーＷＬＤＲ０〜ＷＬＤＲ２に対して、電源電圧となるワード線電圧ＶＷＬ＝ＶＤＤが供給される。また読み出し動作時には、ソース線電圧はＶＳＬ＝ＶＳＳに設定される。そしてワード線選択信号ＷＬＳＥＬ０〜ＷＬＳＥＬ２のいずれかがＨレベルになり、ワード線ドライバーＷＬＤＲ０〜ＷＬＤＲ２のうちの対応するワード線ドライバーがＶＷＬ＝ＶＤＤを出力すると共に、スイッチ素子ＳＬＤＲ００〜ＳＬＤＲ２２のうちの対応するスイッチ素子がオンになる。これにより、対応するワード線及びソース線に対して、ワード線電圧ＶＷＬ＝ＶＤＤ及びソース線電圧ＶＳＬ＝ＶＳＳが印加されて、選択されたメモリーセル群からデータが読み出される。具体的には、メモリーセル群の隣り合うメモリーセルに流れる検出電流を各センスアンプＳＡ０、ＳＡ１により比較することにより、データの読み出しが行われる。

例えばセンスアンプＳＡ０、ＳＡ１の各々はカレントミラー回路を有する。そしてセンスアンプＳＡ０は、カレントミラー回路から第１のメモリーセルに流れる第１の検出電流と、カレントミラー回路から第２のメモリーセルに流れる第２の検出電流を比較することで、相補データを記憶する第１、第２のメモリーセルからのデータの読み出しを行う。センスアンプＳＡ１は、カレントミラー回路から第３のメモリーセルに流れる第３の検出電流と、カレントミラー回路から第４のメモリーセルに流れる第４の検出電流を比較することで、相補データを記憶する第３、第４のメモリーセルからのデータの読み出しを行う。

ここで第１、第２のメモリーセルは隣り合うメモリーセルであり、第３、第４のメモリーセルは隣り合うメモリーセルである。そして本実施形態では、メモリーセルに「１」が記憶される場合には、「０」が記憶される場合に比べて、メモリーセルに流れる電流である検出電流が大きくなるようになっている。従って、第１のメモリーセルが「１」を記憶し、第２のメモリーセルが、「１」と相補的な関係にある「０」を記憶する場合には、第１のメモリーセルに流れる第１の検出電流の方が、第２のメモリーセルに流れる第２の検出電流よりも大きくなる。従って、この場合にはセンスアンプＳＡ０は、論理「１」に対応するＨレベルの出力データ信号ＤＯ０を出力する。また第１のメモリーセルが「０」を記憶し、第２のメモリーセルが、「０」と相補的な関係にある「１」を記憶する場合には、第２の検出電流の方が第１の検出電流よりも大きくなる。従って、この場合にはセンスアンプＳＡ０は、論理「０」に対応するＬレベルの出力データ信号ＤＯ０を出力する。第３、第４のメモリーセル及びセンスアンプＳＡ１の動作についても同様である。

図４は、メモリーセルアレイＭＡ２、ドライバー回路ＤＲＣ２、リードライト回路ＲＷＣ２の詳細な構成例を示す図である。なお図４において図３と同様の部分については詳細な説明を省略する。

図４のドライバー回路ＤＲＣ２では、図３のドライバー回路ＤＲＣ１に設けられていたスイッチ素子ＳＬＳＷ０、ＳＬＳＷ１、ＳＬＳＷ２、及び、スイッチ素子ＳＬＤＲ１０、ＳＬＤＲ２０、ＳＬＤＲ１１、ＳＬＤＲ２１、ＳＬＤＲ１２、ＳＬＤＲ２２は設けられていない。そしてソース線電圧ＶＳＬは、スイッチ素子ＳＬＤＲ０、ＳＬＤＲ１、ＳＬＤＲ２を介して、各々、ソース線ＳＬ０、ＳＬ１、ＳＬ２に供給される。即ち図３では、スイッチ素子ＳＬＳＷ０〜ＳＬＳＷ２及びスイッチ素子ＳＬＤＲ００〜ＳＬＤＲ２２により、メモリーセルアレイＭＡ１の複数のメモリーセルが、Ａ１〜Ａ９に示すバイト単位のメモリーセル群に分割されている。そしてＡ１〜Ａ９に示すバイト単位のメモリーセル群の各々に対して、ソース線ＳＬ００〜ＳＬ２２が共通接続されている。これに対して図４では、このようなバイト単位のメモリーセル群の分割は行われていない。そしてＢ１に示すブロック単位のメモリーセル群に対して、ソース線ＳＬ０が共通接続され、Ｂ２に示すブロック単位のメモリーセル群に対して、ソース線ＳＬ１が共通接続され、Ｂ３に示すブロック単位のメモリーセル群に対して、ソース線ＳＬ２が共通接続されている。

また図３では、各ビットデータとして相補データを記憶する構成となっているが、図４では、このような相補データを記憶する構成とはなっていない。このため図４のリードライト回路ＲＷＣ２の構成も、図３のリードライト回路ＲＷＣ１の構成とは異なっている。例えば図３では２本の書き込み信号ＷＴ０、ＷＴ１が設けられているが、図４では１本の書き込み信号ＷＴだけが設けられている。そして書き込み信号ＷＴによりオン、オフされるスイッチ素子を介して、入力データ信号ＤＩ０〜ＤＩ３が入力される。また図４のセンスアンプＳＡ０〜ＳＡ３は、リファレンス電流ＲＥＦとビット線からの検出電流とを比較して、出力データ信号ＤＯ０〜ＤＯ３を出力する構成になっている。なお図４のメモリーセルアレイＭＡ２においても相補セル構成とする変形実施も可能である。この場合には、図３の構成を準用してもよい。

次に図４での消去動作、書き込み動作、読み出し動作の各動作について簡単に説明する。消去動作時には、消去信号ＸＥＲがＬレベルになり、スイッチ素子ＮＭ０〜ＮＭ２がオンになることで、ワード線ＷＬ０〜ＷＬ２にＶＳＳが印加される。そしてバイト選択信号ＢＹＴＥＳＥＬ０〜ＢＹＴＥＳＥＬ３がＬレベルになることで、全てのビット線ＢＬ００〜ＢＬ２３がハイインピーダンス状態になる。またワード線選択信号ＷＬＳＥＬ０〜ＷＬＳＥＬ２のいずれかがＨレベルになり、スイッチ素子ＳＬＤＲ０〜ＳＬＤＲ２のうちの対応するスイッチ素子がオンになる。これにより、ソース線ＳＬ０〜ＳＬ２のうちの対応するソース線に対して、ソース線電圧ＶＳＬ＝ＶＰＰが印加される。このようにすることで、Ｂ１、Ｂ２、Ｂ３に示すブロック単位のメモリーセル群での消去動作が可能になる。例えばワード線選択信号ＷＬＳＥＬ０がＨレベルになってスイッチ素子ＳＬＤＲ０がオンになることで、ソース線ＳＬ０に対してＶＳＬ＝ＶＰＰが印加され、Ｂ１に示すブロック単位のメモリーセル群の消去動作が行われる。またワード線選択信号ＷＬＳＥＬ１がＨレベルになってスイッチ素子ＳＬＤＲ１がオンになることで、ソース線ＳＬ１に対してＶＳＬ＝ＶＰＰが印加され、Ｂ２に示すブロック単位のメモリーセル群の消去動作が行われる。Ｂ３のメモリーセル群の消去動作も同様である。

書き込み動作時には、バイト選択信号ＢＹＴＥＳＥＬ０〜ＢＹＴＥＳＥＬ３のいずれかがＨレベルになり、書き込み信号ＷＴがＨレベルになり、入力データ信号ＤＩ０〜ＤＩ３が入力データに対応する任意の電圧レベルになる。これにより選択ビット線に対して電圧が印加される。またワード線選択信号ＷＬＳＥＬ０〜ＷＬＳＥＬ２のいずれかがＨレベルになり、ワード線ドライバーＷＬＤＲ０〜ＷＬＤＲ２のうちの対応するワード線ドライバーがＶＷＬ＝ＶＰＰを出力すると共に、スイッチ素子ＳＬＤＲ０〜ＳＬＤＲ２のうちの対応するスイッチ素子がオンになる。これにより、対応するワード線及びソース線に対して、ワード線電圧ＶＷＬ＝ＶＰＰ及びソース線電圧ＶＳＬ＝ＶＰＰが印加されて、選択されたバイト単位のメモリーセル群に対してデータが書き込まれる。

読み出し動作時には、バイト選択信号ＢＹＴＥＳＥＬ０〜ＢＹＴＥＳＥＬ３のいずれかがＨレベルになり、選択ビット線とセンスアンプＳＡ０〜ＳＡ３とが接続される。そしてワード線選択信号ＷＬＳＥＬ０〜ＷＬＳＥＬ２のいずれかがＨレベルになり、ワード線ドライバーＷＬＤＲ０〜ＷＬＤＲ２のうちの対応するワード線ドライバーがＶＷＬ＝ＶＤＤを出力すると共に、スイッチ素子ＳＬＤＲ０〜ＳＬＤＲ２のうちの対応するスイッチ素子がオンになる。これにより、対応するワード線及びソース線に対して、ワード線電圧ＶＷＬ＝ＶＤＤ及びソース線電圧ＶＳＬ＝ＶＳＳが印加されて、選択されたバイト単位のメモリーセル群からデータが読み出される。具体的には、センスアンプＳＡ０〜ＳＡ３が、選択されたメモリーセル群のメモリーセルに流れる検出電流と、リファレンス電流ＲＥＦとを比較して、出力データ信号ＤＯ０〜ＤＯ３を出力する。

図５に不揮発性記憶装置１０の詳細な他の構成例を示す。図５ではリードライト回路ＲＷＣ１の構成が図３とは異なっている。具体的にはセンスアンプＳＡ０、ＳＡ１の構成が異なっており、デュアルモードとシングルモードの動作が可能になっている。デュアルモードでは、図３と同様に、メモリーセルアレイＭＡ１が各ビットデータとして相補データを記憶する。デュアルモードでの読み出し動作は、図３と同様の動作となる。即ち、メモリーセル群の隣り合うメモリーセルに流れる検出電流を各センスアンプＳＡ０、ＳＡ１により比較することにより、データの読み出しが行われる。一方、シングルモードでの読み出し動作では、隣合うメモリーセルの一方のメモリーセルに流れる検出電流と、リファレンス電流とを、各センスアンプＳＡ０、ＳＡ１により比較することにより、データの読み出しが行われる。

具体的には、メモリーセル群の第１のメモリーセルと第２のメモリーセルは、デュアルモードでは、互いに相補的な相補データを記憶し、シングルモードでは、別個のデータを記憶する。そしてデュアルモードでは、リードライト回路ＲＷＣ１は、第１のメモリーセルに流れる第１の検出電流と第２のメモリーセルに流れる第２の検出電流を比較することで、第１、第２のメモリーセルに記憶される相補データを読み出す。一方、シングルモードでは、リードライト回路ＲＷＣ１は、第１のメモリーセルに流れる第１の検出電流とリファレンス電流ＲＥＦとを比較することで、第１のメモリーセルに記憶されるデータを読み出し、第２のメモリーセルに流れる第２の検出電流とリファレンス電流ＲＥＦとを比較することで、第２のメモリーセルに記憶されるデータを読み出す。このようにすれば、書き換え回数の保証回数が多く、高いエンデュランス特性が要求される用途に対しては、不揮発性記憶装置１０を第１のモードであるデュアルモードに設定することで、これに対応できるようになる。一方、エンデュランス特性よりも、大容量の記憶容量が要求される用途では、不揮発性記憶装置１０を第２のモードであるシングルモードに設定することで、これに対応できるようになる。

以上のように本実施形態の不揮発性記憶装置１０は、メモリーセルが配置されるメモリーセルアレイＭＡ１と、ワード線及びソース線を駆動するドライバー回路ＤＲＣ１と、メモリーセルアレイＭＡ１に対するデータの書き込み及び読み出しを行うリードライト回路ＲＷＣ１を含む。また不揮発性記憶装置１０は、メモリーセルアレイＭＡ１のメモリーセルと同一構造のメモリーセルが配置されるメモリーセルアレイＭＡ２と、ワード線及びソース線を駆動するドライバー回路ＤＲＣ２と、メモリーセルアレイＭＡ２に対するデータの書き込み及び読み出しを行うリードライト回路ＲＷＣ２を含む。

そしてドライバー回路ＤＲＣ１は、メモリーセルアレイＭＡ１に対してバイト単位の消去動作を行う。即ち、図３のＡ１〜Ａ９に示すように、バイト単位のメモリーセル群に対して消去動作が行われる。一方、ドライバー回路ＤＲＣ２は、メモリーセルアレイＭＡ２に対してブロック単位の消去動作を行う。即ち図４のＢ１、Ｂ２、Ｂ３に示すように、図３のＡ１〜Ａ９のバイト単位よりも大きなブロック単位のメモリーセル群に対して、消去動作が行われる。

このように本実施形態では、メモリーセルアレイＭＡ２については、フラッシュメモリーのようにブロック単位での一括の消去動作を行う一方で、メモリーセルアレイＭＡ１については、ＥＥＰＲＯＭのようにバイト単位での消去動作を行うことができる。例えば、アドレスを指定して、データを書き込む場合に、当該アドレスにより指定されるメモリーセル群に対する消去動作が行われ、消去動作後に当該メモリーセル群に対する１バイトのデータの書き込みが行われる。例えば図３において、アドレスＡＤＲ０に１バイトのデータを書き込む場合には、ドライバー回路ＤＲＣ１は、アドレスＡＤＲ０に対応するＡ１のメモリーセル群に対する消去動作を行う。そして消去動作後に、リードライト回路ＲＷＣ１が、Ａ１のメモリーセル群に対して１バイトのデータを書き込む。

またアドレスＡＤＲ１に１バイトのデータを書き込む場合には、ドライバー回路ＤＲＣ１は、アドレスＡＤＲ１に対応するＡ２のメモリーセル群に対する消去動作を行う。そして消去動作後に、リードライト回路ＲＷＣ１が、Ａ２のメモリーセル群に対して１バイトのデータを書き込む。アドレスＡＤＲ２〜ＡＤＲ８に対応するＡ３〜Ａ９のメモリーセル群に対する消去動作及び書き込み動作も同様である。なお消去動作の前に、メモリーセルのしきい値を揃えるためのバイト単位の消去前書き込み動作を行う。そしてデータを読み出す場合には、ＡＤＲ０〜ＡＤＲ８の各アドレスにより指定されるＡ１〜Ａ９のメモリーセル群から１バイトのデータを読み出す。一方、図４のメモリーセルアレイＭＡ２については、通常のフラッシュメモリーと同様に、一括消去の消去動作が行われて、データの書き込みや読み出しが行われる。このようにすることで、１つの不揮発性記憶装置１０を用いて、ＥＥＰＲＯＭの用途とフラッシュメモリーの用途の両方に対応できるようになる。例えばユーザデータ等についてはメモリーセルアレイＭＡ１に書き込んで記憶し、ファームウェアのプログラム等については、メモリーセルアレイＭＡ２に書き込んで記憶するというような使い方が可能になる。そしてメモリーセルアレイＭＡ１のメモリーセルとメモリーセルアレイＭＡ２のメモリーセルは、同一構造のメモリーセルであり、フラッシュメモリーに通常使用されるＭＯＮＯＳ構造などのメモリーセルを用いることができる。従って、ユーザデータの使用記憶容量を増やすためにメモリーセルアレイＭＡ１の記憶容量を増やした場合にも、回路面積の増大を最小限に抑えることが可能になる。

また本実施形態ではドライバー回路ＤＲＣ１は、バイト単位の消去動作時に、バイト単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給する。図３のＡ１のメモリーセル群を例にとれば、ドライバー回路ＤＲＣ１は、消去動作時に、バイト単位に対応するビット線群であるＢＬ００、ＢＬ０１、ＢＬ０２、ＢＬ０３・・・に接続されるＡ１のメモリーセル群のソース線ＳＬ００に対して、消去電圧となるソース線電圧ＶＳＬ＝ＶＰＰを供給する。Ａ２のメモリーセル群を例にとれば、ドライバー回路ＤＲＣ１は、消去動作時に、バイト単位に対応するビット線群であるＢＬ０１、ＢＬ１１、ＢＬ１２、ＢＬ１３・・・に接続されるＡ２のメモリーセル群のソース線ＳＬ１０に対して、消去電圧となるソース線電圧ＶＳＬ＝ＶＰＰを供給する。このようにすることで、メモリーセルアレイＭＡ１に対するバイト単位での消去動作が可能になる。

一方、ドライバー回路ＤＲＣ２は、ブロック単位の消去動作時に、ブロック単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給する。図４のＢ１のメモリーセル群を例にとれば、ドライバー回路ＤＲＣ２は、消去動作時に、ブロック単位に対応するビット線群であるＢＬ００〜ＢＬ２３・・・に接続されるＢ１のメモリーセル群のソース線ＳＬ０に対して、消去電圧となるソース線電圧ＶＳＬ＝ＶＰＰを供給する。Ｂ２のメモリーセル群を例にとれば、ドライバー回路ＤＲＣ２は、消去動作時に、ブロック単位に対応するビット線群であるＢＬ００〜ＢＬ２３・・・に接続されるＢ２のメモリーセル群のソース線ＳＬ１に対して、消去電圧となるソース線電圧ＶＳＬ＝ＶＰＰを供給する。このようにすることで、メモリーセルアレイＭＡ２に対するブロック単位での消去動作が可能になる。

また本実施形態ではメモリーセルアレイＭＡ１は、１バイトの第１のデータを記憶する第１のメモリーセル群と、１バイトの第２のデータを記憶する第２のメモリーセル群を含む。一例としては、図３のＡ１に示すメモリーセル群が第１のメモリーセル群であり、Ａ２に示すメモリーセル群が第２のメモリーセル群である。なお本実施形態はこれに限定されず、例えばＡ１が第１のメモリーセル群となり、Ａ３〜Ａ９のいずれかが第２のメモリーセル群となってもよい。

そしてドライバー回路ＤＲＣ１は、第１のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後にリードライト回路ＲＷＣ１が、第１のメモリーセル群に第１のデータを書き込む。例えばアドレスＡＤＲ０が指定されると、アドレスＡＤＲ０に対応するＡ１の第１のメモリーセル群に対する消去動作が行われ、その後に第１のメモリーセル群に対する１バイトの第１のデータの書き込み動作が行われる。またドライバー回路ＤＲＣ１は、第２のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後にリードライト回路ＲＷＣ１が、第２のメモリーセル群に第２のデータを書き込む。例えばアドレスＡＤＲ１が指定されると、アドレスＡＤＲ１に対応するＡ２の第２のメモリーセル群に対する消去動作が行われ、その後に第２のメモリーセル群に対する１バイトの第２のデータの書き込み動作が行われる。このようにすれば、データの書き込み対象となるメモリーセル群に対してのみ、消去動作が行われるようになる。従って、データの書き込み対象以外のメモリーセル群に対して消去動作が無駄に行われてしまい、エンデュランス特性が劣化してしまうなどの事態を防止できる。

また本実施形態では、第１のメモリーセル群は、第１のデータの各ビットのデータとして、互いに相補的な相補データを記憶し、第２のメモリーセル群は、第２のデータの各ビットのデータとして、互いに相補的な相補データを記憶する。例えば第１のメモリーセル群の第１のメモリーセルは、第１のビットデータを記憶し、第１のメモリーセル群の第２のメモリーセルは、第１のビットデータの相補データとなる第２のビットデータを記憶する。例えば第１のメモリーセルが「０」を記憶する場合には、第２のメモリーセルは「１」を記憶し、第１のメモリーセルが「１」を記憶する場合には、第２のメモリーセルは「０」を記憶する。同様に、第２のメモリーセル群の第１のメモリーセルは、第３のビットデータを記憶し、第２のメモリーセル群の第２のメモリーセルは、第３のビットデータの相補データとなる第４のビットデータを記憶する。このように各ビットデータとして相補データを記憶することで、書き換え回数を増加させることが可能になり、エンデュランス特性の向上を図れる。例えばフラッシュメモリーは、ＥＥＰＲＯＭに比べて、書き換え回数が少ないという不利点がある。そして本実施形態では、フラッシュメモリーで用いられるメモリーセルが配置されるメモリーセルアレイＭＡ１を、バイト単位でデータの書き込みが可能なＥＥＰＲＯＭのように扱うことを可能にしている。従って、書き換え回数についても、ＥＥＰＲＯＭように、なるべく多いことが望ましく、各ビットデータとして相補データを記憶するようにすることで、このような要望に応えることが可能になる。

また本実施形態ではドライバー回路ＤＲＣ１は、一端に消去電圧が供給され、第１のメモリーセル群の第１のソース線に消去電圧を供給する第１のスイッチ素子と、一端に消去電圧が供給され、第２のメモリーセル群の第２のソース線に消去電圧を供給する第２のスイッチ素子を含む。即ち、第２のスイッチ素子の一端には、第１のスイッチ素子の一端に供給される消去電圧と同じ電圧の消去電圧が供給される。図３のＡ１が第１のメモリーセル群であり、Ａ２が第２のメモリーセル群である場合を例にとれば、第１のスイッチ素子はスイッチ素子ＳＬＳＷ０になり、第２のスイッチ素子はスイッチ素子ＳＬＳＷ１になる。例えば第１のスイッチ素子であるスイッチ素子ＳＬＳＷ０の一端には、消去電圧であるソース線電圧ＶＳＬ＝ＶＰＰが供給される。そしてスイッチ素子ＳＬＳＷ０は、Ａ１のメモリーセル群の第１のソース線であるソース線ＳＬ００に対して、消去電圧であるソース線電圧ＶＳＬ＝ＶＰＰを供給する。具体的にはスイッチ素子ＳＬＤＲ００を介してソース線ＳＬ００にソース線電圧ＶＳＬ＝ＶＰＰを供給する。また第２のスイッチ素子であるスイッチ素子ＳＬＳＷ１の一端には、消去電圧であるソース線電圧ＶＳＬ＝ＶＰＰが供給される。そしてスイッチ素子ＳＬＳＷ１は、Ａ２のメモリーセル群の第２のソース線であるソース線ＳＬ１０に対して、消去電圧であるソース線電圧ＶＳＬ＝ＶＰＰを供給する。具体的にはスイッチ素子ＳＬＤＲ１０を介してソース線ＳＬ１０にソース線電圧ＶＳＬ＝ＶＰＰを供給する。

このように、スイッチ素子ＳＬＳＷ０、ＳＬＳＷ１などの第１、第２のスイッチ素子を設ければ、バイト単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給して、当該メモリーセル群に対する消去動作を行うことが可能になる。これによりバイト単位でのメモリーセル群の消去動作が可能になる。

また本実施形態ではドライバー回路ＤＲＣ１は、一端が第１のスイッチ素子の他端に接続され、他端が第１のソース線に接続され、第１のワード線選択信号がアクティブになったときにオンになる第３のスイッチ素子と、一端が第２のスイッチ素子の他端に接続され、他端が第２のソース線に接続され、第１のワード線選択信号がアクティブになったときにオンになる第４スイッチ素子を含む。

例えば上述のように、第１、第２のスイッチ素子が、各々、スイッチ素子ＳＬＳＷ０、ＳＬＳＷ１である場合には、第３のスイッチ素子はスイッチ素子ＳＬＤＲ００であり、第４のスイッチ素子はスイッチ素子ＳＬＤＲ１０である。即ち、第３のスイッチ素子であるスイッチ素子ＳＬＤＲ００の一端は、第１のスイッチ素子であるスイッチ素子ＳＬＳＷ０の他端に接続され、スイッチ素子ＳＬＤＲ００の他端は、Ａ１のメモリーセル群の第１のソース線であるソース線ＳＬ００に接続される。そしてスイッチ素子ＳＬＤＲ００は、第１のワード線選択信号であるワード線選択信号ＷＬＳＥＬ０がアクティブになったときにオンになる。即ちワード線選択信号ＷＬＳＥＬ０が、アクティブなレベルであるＨレベルになったときに、スイッチ素子ＳＬＤＲ００がオンになり、スイッチ素子ＳＬＤＲ００を介してソース線ＳＬ００にソース線電圧ＶＳＬ＝ＶＰＰが供給される。また第４のスイッチ素子であるスイッチ素子ＳＬＤＲ１０の一端は、第２のスイッチ素子であるスイッチ素子ＳＬＳＷ１の他端に接続され、スイッチ素子ＳＬＤＲ１０の他端は、Ａ２のメモリーセル群の第２のソース線であるソース線ＳＬ１０に接続される。そしてスイッチ素子ＳＬＤＲ１０は、第１のワード線選択信号であるワード線選択信号ＷＬＳＥＬ０がアクティブになったときにオンになる。即ちワード線選択信号ＷＬＳＥＬ０がＨレベルになったときに、スイッチ素子ＳＬＤＲ１０がオンになり、スイッチ素子ＳＬＤＲ１０を介してソース線ＳＬ１０にソース線電圧ＶＳＬ＝ＶＰＰが供給される。

このようにスイッチ素子ＳＬＤＲ００、ＳＬＤＲ１０などの第３、第４のスイッチ素子を設ければ、スイッチ素子ＳＬＳＷ０、ＳＬＳＷ１などの第１、第２のスイッチ素子からのソース線電圧ＶＳＬ＝ＶＰＰを、Ａ１、Ａ２のメモリーセル群のソース線ＳＬ００、ＳＬ１０に対して供給できるようになる。これによりバイト単位でのメモリーセル群の消去動作が可能になる。

図６は前述したＥＥＰＲＯＭエミュレーションの手法の説明図である。図６では、１ブロックが、各々が１バイトの第１〜第４の領域により構成され、合計で４バイトの領域である場合を示している。まず初めにブロック消去を行い、ブロックの第１〜第４の領域をブランク領域にする。そして書き換えの１回目では、ブロックのブランク領域である第１の領域にデータＡを書き込む。書き換えの２回目では、第１の領域を無効化し、ブロックのブランク領域である第２の領域にデータＢを書き込む。同様に、書き換えの３回目、４回目では、各々、第２、第３の領域を無効化し、ブロックのブランク領域である第３、第４の領域にデータＣ、データＤを書き込む。第１〜第４の領域の全てにデータが書き込まれると、再度、ブロック消去を行い、第１〜第４の領域をブランク領域にする。図６では、ブロックに４つのデータＡ〜データＤを書き込んでいるが、ブロックのメモリーセルに対しては、実際には１回の書き換えしか行われていない。つまり、図６のＥＥＰＲＯＭエミュレーションを行うことで、書き換え回数の保証回数を４倍に増やすことができる。

図７はＥＥＰＲＯＭエミュレーションの動作を説明する図である。ＭＣはメモリーセルであり、ＳＡ０〜ＳＡ７はセンスアンプである。太線の部分が消去単位である。ＥＥＰＲＯＭエミュレーションでは、余分にメモリーセルを搭載しておき、書き換えの毎にデータの書き込み領域の切り替えを行う。そしてセンスアンプＳＡ０〜ＳＡ７が、メモリーセルＭＣに流れる検出電流とリファレンス電流ＲＥＦとを比較することで、データの読み出しを行う。

しかしながら、ＥＥＰＲＯＭエミュレーションによりＥＥＰＲＯＭと同等の書き込み回数を保証しようとすると、メモリーセルの数を増やす必要がある。図６の例では４倍の個数のメモリーセルが必要になってしまう。例えばフラッシュメモリーの書き換え回数が１０００回であるときに、１０００００回の書き換え回数を保証するためには、１００倍の個数のメモリーセルが必要になってしまい、回路面積が大幅に増加してしまう。

これに対して本実施形態では、フラッシュメモリーで用いられるメモリーセルが配置されるメモリーセルアレイＭＡ１を分割し、消去単位自体をバイト単位にしている。そして、ＥＥＰＲＯＭエミュレーションのようにメモリーセルを書き換え回数分だけ余分に搭載するのではなく、相補セル構成とすることで、書き換え回数の保証回数を増加させている。このように書き換え回数の保証回数を増加させることで、メモリーセルアレイＭＡ１をＥＥＲＯＭのように使用できるようになる。そして、ＥＥＰＲＯＭエミュレーションのような回路面積の大幅な増加についても防止できる。例えば相補セル構成とすることで、メモリーセルの数は２倍になるが、書き換え回数の改善効果は２倍以上あり、予備セルを設ける手法よりも効率が良いという利点がある。

また本実施形態では、消去単位自体をバイト単位にしているため、ＥＥＰＲＯＭエミュレーションのように、データの書き込み領域を無効化するなどの煩雑な処理が不要になる。また本実施形態によれば、同じソース線に接続されるメモリーセルの個数を少なくできる。例えば図３のソース線ＳＬ００〜ＳＬ２２の各々に接続されるメモリーセルの個数を、ブロック単位で消去動作を行うフラッシュメモリーに比べて少なくできる。従って、ライトディスターブの影響が抑制され、消去時や書き込み時のメモリーセルのしきい値を揃えやすいという利点がある。

図８は本実施形態の不揮発性記憶装置１０の動作説明図である。図８に示すように本実施形態では相補セル構成となっており、１バイトのデータを記憶するのに１６個のメモリーセルＭＣを用いる。そして消去動作の際には、これらの１６個のメモリーセルＭＣの消去が行われ、バイト単位の消去動作が行われている。相補セル構成であるため、２倍の個数のメモリーセルを搭載する必要があるが、書き換えるのは常に同じメモリーセルになる。そして図８に示すように、センスアンプＳＡ０〜ＳＡ７の各々が、２つのメモリーセルで１ビットのデータを出力し、これにより８ビットのデータであるＤ０〜Ｄ７が読み出される方式となっている。

また本実施形態では、メモリーセルアレイＭＡ１の各メモリーセル群が、１バイトのデータを記憶すると共に、当該データの誤り訂正符号を記憶し、この誤り訂正符号を用いて、記憶されたデータの誤り訂正を行うようにしている。このようにすることで書き換え回数の保証回数を更に上昇させることが可能になる。

具体的には後述の図１１に示すように、不揮発性記憶装置１０は誤り訂正回路５４を含む。例えばＥＥＰＲＯＭマクロ３０は制御回路５０を含み、誤り訂正回路５４は制御回路５０に設けられる。またメモリーセルアレイＭＡ１の第１のメモリーセル群は、第１のデータと、第１のデータの第１の誤り訂正符号とを記憶する。メモリーセルアレイＭＡ１の第２のメモリーセル群は、第２のデータと、第２のデータの第２の誤り訂正符号とを記憶する。例えば図３のＡ１の第１のメモリーセル群が、１バイトの第１のデータと、第１のデータの誤り訂正符号である第１の誤り訂正符号を記憶する。またＡ２の第２のメモリーセル群が、１バイトの第２のデータと、第２のデータの誤り訂正符号である第２の誤り訂正符号を記憶する。第１の誤り訂正符号は、図１１のＥＣＣデータ生成回路５２が第１のデータに基づき生成して、第１のメモリーセル群により第１のデータと共に記憶される。第２の誤り訂正符号は、ＥＣＣデータ生成回路５２が第２のデータに基づき生成して、第２のメモリーセル群により第２のデータと共に記憶される。そして誤り訂正回路５４は、第１のメモリーセル群から読み出した第１のデータに対して、第１の誤り訂正符号に基づいて誤り訂正を行い、第２のメモリーセル群から読み出した第２のデータに対して、第２の誤り訂正符号に基づいて誤り訂正を行う。例えば１バイトのデータに対して４ビットの誤り訂正符号を付加することで、１ビットのデータの誤り訂正が可能になる。

誤り訂正は、ＥＣＣを使用して、メモリーセルに誤った値が記憶されていることを検出し、正しい値に訂正する処理である。ＥＣＣは、データの誤りを自動的に訂正できるように付加した冗長符号である。誤り訂正の処理としては、例えばハミング符号やＣＲＣ（Cyclic Redundancy Check）を用いた処理などがある。ハミング符号は、情報に冗長ビットを付加する誤り検出訂正方式の１つであり、２ビットの誤りを検出し、１ビットの誤りを訂正することができる。ＣＲＣは、一定の生成多項式による除算の余りを検査用の冗長ビットとする方式である。

図９は、誤り訂正符号であるＥＣＣ（Error Correcting Code）を付加する本実施形態の手法についての説明図である。本実施形態では書き換え単位に対してＥＣＣの情報を付加する。例えば図９では、相補セル構成の１６個のメモリーセルＭＣにより１バイトのデータを記憶すると共に、相補セル構成の８個のメモリーセルＭＣにより４ビットのＥＣＣを記憶している。そしてセンスアンプＳＡ０〜ＳＡ７を用いて、データ記憶用の１６個のメモリーセルＭＣから、１バイトのデータであるＤ０〜Ｄ７を読み出す。またセンスアンプＳＡ８〜ＳＡ１１を用いて、ＥＣＣ記憶用の８個のメモリーセルＭＣから、４ビットのＥＣＣであるＥＣＣ０〜ＥＣＣ３を読み出す。そしてＥＣＣ０〜ＥＣＣ３を用いて、Ｄ０〜Ｄ７の誤り検出や誤り訂正を行う。ＥＣＣは、一般的には不良率の低減を目的としたものであるが、本実施形態では、ＥＣＣを用いて、書き換え回数の改善を図っている。例えば８ビットのデータの１ビットの誤り訂正を行う場合には、４ビットのＥＣＣが必要になる。従って、ＥＣＣを付加すると、１．５倍の数のメモリーセルが必要になるが、書き換え回数の改善を考慮すると、回路面積の増加以上の効果が得られる。

図１０はＥＣＣを用いることによる書き換え回数の向上についての説明図である。図１０のＣ１はＥＣＣを用いない場合の不良率を示しており、Ｃ２はＥＣＣを用いた場合の不良率を示している。ＥＣＣを用いることで不良率を低減できる。そしてＣ１、Ｃ２の特性ラインと許容不良率との交点が、書き込み回数の許容回数である上限回数になる。図１０に示すようにＥＣＣを用いることで、書き込み回数の上限回数を増やすことができる。

図１１はＥＣＣを用いた場合の不揮発性記憶装置１０の回路構成例である。図１１では、メモリーセルアレイＭＡ１を有するＥＥＰＲＯＭマクロ３０に対して制御回路５０を設けている。制御回路５０は、ドライバー回路ＤＲＣ１やリードライト回路ＲＷＣ１の制御などを行うロジック回路である。制御回路５０は、ＥＣＣのデータの生成を行うＥＣＣデータ生成回路５２と、ＥＣＣに基づいて誤り訂正を行う誤り訂正回路５４と、消去・書き換えシーケンサー５６と、メモリーインターフェース５８を含む。

メモリーセルアレイＭＡ１の各メモリーセル群には、ユーザデータである１バイトのデータに対して、４ビットのＥＣＣのデータが付加されて記憶される。このメモリーセルアレイＭＡ１の消去動作や書き換え動作は、消去・書き換えシーケンサーにより制御される。またメモリーインターフェース５８は、ＥＥＰＲＯＭ３０とプロセッサー１１０との間のインターフェース処理を行う。プロセッサー１１０は、例えばＣＰＵであり、具体的には図１６のマイクロコンピューター１００のＣＰＵコアである。

プロセッサー１１０は、書き込みアドレスを指定して、当該アドレスに書き込む１バイトのデータＤＩＮ［７：０］をＥＥＰＲＯＭマクロ３０に出力する。ＥＣＣデータ生成回路５２は、データＤＩＮ［７：０］に基づいてＥＣＣのデータを生成する。そして、データＤＩＮ［７：０］及びＥＣＣのデータは、プロセッサー１１０により指示されたアドレスに対応するメモリーセル群に書き込まれる。またプロセッサー１１０は、読み出しアドレスを指定して、ＥＥＰＲＯＭマクロ３０からのデータの読み出しを行う。この場合には、当該アドレスにより指定されるメモリーセルアレイＭＡ１のメモリーセル群から、ユーザデータ及びＥＣＣのデータが読み出される。誤り訂正回路５４は、読み出されたＥＣＣに基づいて、ユーザデータの誤り訂正を行う。これにより、誤り訂正後の１バイトのデータＤＯＵＴ［７：０］がプロセッサー１１０に出力されるようになる。

図１１では、相補セル構成にしたり、ＥＣＣを用いることで、書き換え回数の向上とデータ保持特性の向上を図っている。またＥＣＣを用いることで信頼性も向上できる。そして図１１では、ＥＥＰＲＯＭマクロ３０は、ＣＰＵであるプロセッサー１１０側から見て、ＥＥＰＲＯＭのように動作するメモリーインターフェース５８を備えている。例えばプロセッサー１１０は、データを書き込む場合には、書き込みアドレスを指定して、書き込むデータＤＩＮ［７：０］を出力すればよい。例えば、ＥＥＰＲＯＭマクロ３０は、レディー又はビジーを知らせる信号ＲＤＹ／ＢＵＳＹにより、書き換え等の終了をプロセッサー１１０に知らせる。またプロセッサー１１０は、データを読み出す場合には、読み出しアドレスを指定することで、対応する１バイトのデータＤＯＵＴ［７：０］を読み出すことができる。従って、プロセッサー１１０側は、フラッシュメモリーで必要な消去動作などを意識しないで済み、例えばライトコマンドを発行することなどによりデータを書き換えることが可能になる。従ってプロセッサー１１０は、ＥＥＰＲＯＭマクロ３０を、あたかも本当のＥＥＰＲＯＭのように扱うことが可能になり、ＥＥＰＲＯＭとフラッシュメモリーが混載されて使用可能な不揮発性記憶装置１０を実現できるようになる。

図１２は本実施形態の不揮発性記憶装置１０の全体的な回路構成例である。図１０では、不揮発性記憶装置１０は、ＥＥＰＲＯＭマクロ３０、フラッシュメモリーマクロ４０、ロジック電源回路６０、昇圧回路６２を含む。

ＥＥＰＲＯＭマクロ３０は、メモリーセルアレイＭＡ１、ドライバー回路ＤＲＣ１、リードライト回路ＲＷＣ１、制御回路５０を含む。フラッシュメモリーマクロ４０は、メモリーセルアレイＭＡ２、ドライバー回路ＤＲＣ２、リードライト回路ＲＷＣ２、制御回路５１を含む。ＥＥＰＲＯＭマクロ３０及びフラッシュメモリーマクロ４０は、不揮発性記憶装置１０である集積回路装置のマクロブロックである。マクロブロックは、ハードウェアーマクロとも呼ばれ、マクロブロックを構成する回路ブロックが集積回路装置であるＩＣ上において集積してレイアウト配置されるブロックである。ロジック電源回路６０はロジック電源電圧を生成して、ＥＥＰＲＯＭマクロ３０、フラッシュメモリーマクロ４０に供給する。昇圧回路６２は、例えばチャージポンプなどの昇圧動作を行って、昇圧電圧である高電圧を生成して、ＥＥＰＲＯＭマクロ３０、フラッシュメモリーマクロ４０に供給する。

例えば前述したＥＥＰＲＯＭエミュレーションでは、ＥＥＰＲＯＭエミュレーションを実行するためのプログラムをＲＡＭにロードして記憶する必要があり、ＲＡＭのユーザー使用記憶容量が減少してしまうという問題がある。これに対して、本実施形態では、ＥＥＰＲＯＭマクロ３０、フラッシュメモリーマクロ４０というように、ＥＥＰＲＯＭを擬似的に実現するマクロブロックと、フラッシュメモリーのマクロブロックとが、ハードウェアーとして設けられている。従って、ＲＡＭのユーザー使用記憶容量が減少してしまうという上述の問題の発生を防止できる。また、あたかも本当のＥＥＰＲＯＭとフラッシュメモリーとが混載しているかのように不揮発性記憶装置１０を取り扱うことが可能になり、利便性を向上できる。またＥＥＰＲＯＭマクロ３０とフラッシュメモリーマクロ４０を、ハードウェアーとして別個に同時に使用できる。従って、例えばプロセッサー１１０が、フラッシュメモリーマクロ４０に記憶されているプログラムの処理を実行しながら、その処理結果をＥＥＰＲＯＭマクロ３０に書き込むというような同時処理が可能になるという利点がある。

また本実施形態では図１２に示すように、不揮発性記憶装置１０は、昇圧動作を行って、消去及び書き換え用の電圧を生成する昇圧回路６２を含む。そして昇圧回路６２は、ドライバー回路ＤＲＣ１及びドライバー回路ＤＲＣ２に、消去及び書き換え用の電圧を供給する。具体的には昇圧回路６２は、外部電源に基づいてチャージポンプ等の昇圧動作を行って、高電圧である昇圧電圧を生成する。そして昇圧回路６２は、生成された昇圧電圧を、消去及び書き換え用の電圧として、ＥＥＰＲＯＭマクロ３０、フラッシュメモリーマクロ４０に供給する。ＥＥＰＲＯＭマクロ３０のドライバー回路ＤＲＣ１、フラッシュメモリーマクロ４０のドライバー回路ＤＲＣ２は、昇圧回路６２からの昇圧電圧に基づいて、消去動作や書き込み動作を行う。昇圧電圧である消去及び書き換え用の電圧は、例えば図３、図４、図５のソース線電圧ＶＳＬ、ワード線電圧ＶＷＬであり、例えばロジック電源電圧よりも高い７．５Ｖ等の高電圧である。

本実施形態では、メモリーセルアレイＭＡ１とメモリーセルアレイＭＡ２には、同一構造のメモリーセルが配置される。従って、ＥＥＰＲＯＭマクロ３０とフラッシュメモリーマクロ４０とで、同一の電源電圧を使用することが可能になる。即ち、昇圧回路６２からの消去及び書き換え用の電圧を、ＥＥＰＲＯＭマクロ３０とフラッシュメモリーマクロ４０とで共用でき、それぞれの専用電源が不要になるという利点がある。これにより、例えば２つの昇圧回路６２を設ける必要がなくなり、回路面積の小規模化等を図れる。

また図１２に示すように本実施形態の不揮発性記憶装置１０は、メモリーセルアレイＭＡ１の複数のメモリーセルのベリファイ動作を行うベリファイ回路ＶＲＣ１と、メモリーセルアレイＭＡ２の複数のメモリーセルのベリファイ動作を行うベリファイ回路ＶＲＣ２を含む。ベリファイ回路ＶＲＣ１、ベリファイ回路ＶＲＣ２は、各々、第１のベリファイ回路、第２のベリファイ回路であり、ベリファイシーケンサーなどにより実現される。ベリファイ動作では、例えばメモリーセルに書き込んだデータが正常か否かを確認するために、メモリーセルに書き込んだデータを読み出して、書き込みデータと比較する。具体的にはベリファイ回路ＶＲＣ１、ベリファイ回路ＶＲＣ２は、書き込み動作や消去動作を行う際に、都度、ベリファイ動作を行い、メモリーセルのしきい値を確認し、必要なしきい値レベルに達したら、そこで書き込み動作や消去動作を停止して、過剰に電荷が注入されないような制御を行う。このようにすることで、メモリーセルのしきい値の適切な制御が可能になり、メモリーセルのしきい値の劣化が抑制され、書き換え回数を向上できる。

そして、このようなベリファイ動作はフラッシュメモリーにおいて行われ、ＥＥＰＲＯＭにおいて行われないのが一般的である。この点、本実施形態では図１２に示すように、ＥＥＰＲＯＭマクロ３０とフラッシュメモリーマクロ４０の両方に、ベリファイ回路ＶＲＣ１、ベリファイ回路ＶＲＣ２を設けている。そしてフラッシュメモリーとして用いられるメモリーセルアレイＭＡ２に対しては、ベリファイ回路ＶＲＣ２がベリファイ動作を行う。一方、擬似的なＥＥＰＲＯＭとして用いられるメモリーセルアレイＭＡ１に対しても、ベリファイ回路ＶＲＣ１がベリファイ動作を行う。即ちＥＥＰＲＯＭに対しては通常はベリファイ動作は行われないが、本実施形態では、擬似的なＥＥＰＲＯＭとして用いられるメモリーセルアレイＭＡ１に対してベリファイ動作を行う。このようにすることで、メモリーセルのしきい値の劣化が抑制され、書き換え回数を向上できるようになり、書き込み回数の保証回数を、通常のＥＥＰＲＯＭの保証回数に近づけることが可能になる。

次に図１３、図１４を用いて本実施形態の効果について説明する。図１３、図１４は、メモリーセルの繰り返し書き換えに伴うしきい値の変化を示す図である。ＶＴＨＷＣは、書き込み状態のメモリーセルのしきい値であり、繰り返し書き換えに伴いしきい値ＶＴＨＷＣは低下して行く。ＶＴＨＥＣは、消去状態のメモリーセルのしきい値であり、繰り返し書き換えに伴いしきい値ＶＴＨＥＣは上昇して行く。ここで書き込み状態のメモリーセルは「０」を記憶しているメモリーセルであり、消去状態のメモリーセルは「１」を記憶しているメモリーセルである。

メモリーセルのデータの読み出し判定は、読み出し判定レベルＬＶＤＴを用いて行う。そして書き込み状態のメモリーセル及び消去状態のメモリーセルには、読み分けに必要なマージンレベルであるしきい値レベルＬＶＭＷＣ、ＬＶＭＥＣがある。例えば書き込み状態のメモリーセルのしきい値ＶＴＨＷＣが、しきい値レベルＬＶＭＷＣを下回ると、読み出し判定ができなくなり、以降の書き換えは不可になる。また消去状態のメモリーセルのしきい値ＶＴＨＥＣが、しきい値レベルＬＶＭＥＣを上回ると、読み出し判定ができなくなり、以降の書き換えは不可になる。即ち、書き込み状態のメモリーセルについては、そのしきい値ＶＴＨＷＣが、読み出し判定レベルＬＶＤＴに対してＦ１に示すマージンを有するしきい値レベルＬＶＭＷＣに達するまで、書き換えが可能になる。消去状態のメモリーセルについては、そのしきい値ＶＴＨＥＣが、読み出し判定レベルＬＶＤＴに対してＦ２に示すマージンを有するしきい値レベルＬＶＭＥＣに達するまで、書き換えが可能になる。従って、図１３では、Ｆ３の回数範囲でメモリーセルの書き換えが可能であり、Ｆ３の回数範囲を越えるような書き込み回数は不可となる。

例えば前述のＥＥＰＲＯＭエミュレーションの手法では、予備セルに切り替えながら使用することで、個々のメモリーセルの書き換え頻度を減らして、メモリーセルのしきい値が劣化しない範囲で使用している。一方、本実施形態においては、個々のメモリーセルのしきい値の劣化特性は変わらないが、相補セル構成を採用しているため、図１４に示すように、メモリーセルのしきい値の劣化が更に進んだ状態でも読み分けが可能になる。即ち相補セルを採用しない構成では、メモリーセルに流れる検出電流とリファレンス電流との比較により読み出し判定を行う。このため図１３のＦ３に示す回数範囲でしか書き換えができない。これに対して相補セル構成では、書き込み状態のメモリーセルに流れる検出電流と、消去状態のメモリーセルに流れる検出電流とを比較する。即ち、「０」を記憶しているメモリーセルに流れる検出電流と、「１」を記憶しているメモリーセルに流れる検出電流とを比較する。従って図１４のＦ４に示すように、少ないしきい値差でも読み分けが可能となり、これにより、図１３に比べて書き込み回数の保証回数を上昇できる。即ち、個々のメモリーセルのしきい値の劣化特性については従来例と同じ特性であっても、より多くの回数の書き換えが許容される。

また本実施形態では、メモリーセルアレイＭＡ１の複数のメモリーセル及びメモリーセルアレイの複数のメモリーセルアレイＭＡ２は、同一構造のメモリーセルになっているが、このメモリーセルの構造は例えばＭＯＮＯＳ構造である。

図１５にＭＯＮＯＳ構造のメモリーセル５００の一例を示す。ＭＯＮＯＳ構造は、ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）構造とも呼ばれるものである。図１５のメモリーセル５００は、半導体層である半導体基板５１０と、ソースドレイン領域５２０と、第１のゲート絶縁層５３０と、ゲート電荷蓄積層５４０と、第２のゲート絶縁層５５０と、ゲート導電層５６０と、絶縁層５７０を有する。ソースドレイン領域５２０の一方はソース線ＳＬに接続され、他方はビット線ＢＬに接続される。ゲート導電層５６０はワード線ＷＬに接続される。ゲート電荷蓄積層５４０は、例えばＳｉ３Ｎ４層などの窒化シリコン層により形成され、ゲート導電層５６０は、例えばポリシリコン層で形成される。また第１のゲート絶縁層５３０、第２のゲート絶縁層５５０及び絶縁層５７０は、例えばＳｉＯ２層である酸化シリコン層により形成される。これによりＭＯＮＯＳ構造が実現される。ＭＯＮＯＳ構造のメモリーセル５００では、チャネルを走行する電子の一部がホットエレクトロンとなり、第１のゲート絶縁層５３０の障壁を越えて、ゲート電荷蓄積層５４０に捕獲されることで、データの書き込みが行われる。即ち、ゲート電荷蓄積層５４０にトラップされた電荷の有無によって、メモリーセル５００のしきい値が変化することで、記憶されたデータの０、１を判定する。

なおメモリーセルアレイＭＡ１、ＭＡ２のメモリーセルはフローティングゲート構造のメモリーセルであってもよい。フローティングゲート構造のメモリーセルでは、半導体基板の表面にソース領域及びドレイン領域が形成されると共に、半導体基板上にトンネル酸化膜を介してフローティングゲートが形成される。そしてフローティングゲート上に絶縁膜を介してコントロールゲートが形成される。なお、フローティングゲート構造などの同一構造のメモリーセルを用いる場合に、メモリーセルアレイＭＡ１に配置されるメモリーセルは、メモリーセルアレイＭＡ２に配置されるメモリーセルに比べて、高耐圧のメモリーセルにしてもよい。この場合にはメモリーセルアレイＭＡ１のメモリーセルを形成するための工程として、高耐圧デバイスを形成するための工程を追加してもよい。このようにメモリーセルアレイＭＡ１に配置されるメモリーセルを高耐圧にすることで、消去用や書き換え用の電圧として、より高い電圧を印加できるようになり、メモリーセルアレイＭＡ１での書き換え回数の保証回数を更に増やすことが可能になる。

３．マイクロコンピューター、電子機器
図１６に本実施形態の不揮発性記憶装置１０を含むマイクロコンピューター１００の構成例を示す。本実施形態のマイクロコンピューター１００は、図１〜図４等で説明した本実施形態の不揮発性記憶装置１０と、データ処理を行うプロセッサー１１０を含む。またマイクロコンピューター１００は、ＲＡＭ１２０、インターフェース回路１２２、電源回路１２４、リセット回路１２６、タイマー１２８などを含むことができる。プロセッサー１１０は、ＣＰＵコアであり、各種のデータ処理を実行する。不揮発性記憶装置１０は、ＥＥＰＲＯＭ及びフラッシュメモリーとして使用可能な記憶装置となっている。例えばファームウェアのプログラムなどについては、不揮発性記憶装置１０のメモリーセルアレイＭＡ２に記憶し、ユーザデータなどについては、不揮発性記憶装置１０のメモリーセルアレイＭＡ１に記憶する。そしてプロセッサー１１０は、不揮発性記憶装置１０に記憶されたプログラムやデータに基づいて各種の処理を実行する。ＲＡＭ１２０は、プロセッサー１１０等が使用するデータが記憶され、例えばプロセッサー１１０のワークメモリーとして機能する。インターフェース回路１２２は、Ｉ２Ｃ（Inter Integrated Circuit）、ＳＰＩ（Serial Peripheral Interface）、ＵＡＲＴ（Universal Asynchronous Receiver/Transmitter）などのインターフェースを実現する回路である。電源回路１２４は、マイクロコンピューター１００等が使用する各種の電源電圧を生成する回路である。リセット回路１２６は、例えばパワーオンリセットなどの処理を行う回路である。タイマー１２８は、８ビットタイマー、１６ビットタイマー、計時タイマー、ウォッチドッグタイマーなどを実現する回路である。

本実施形態の不揮発性記憶装置１０が設けられたマイクロコンピューター１００によれば、プロセッサー１１０が、ＥＥＰＲＯＭやフラッシュメモリーとして機能する不揮発性記憶装置１０を用いた各種の処理を実現できるようになる。

図１７に本実施形態の不揮発性記憶装置１０を含む電子機器３００の構成例を示す。電子機器３００は、本実施形態の不揮発性記憶装置１０を有するマイクロコンピューター１００と、表示部３１０と、メモリー３２０と、操作インターフェース３３０と、通信インターフェース３４０を含むことができる。なお図１７では、本実施形態の不揮発性記憶装置１０がマイクロコンピューター１００に設けられているが、不揮発性記憶装置１０は、マイクロコンピューター１００の外部に設けられていてもよい。例えばメモリー３２０として不揮発性記憶装置１０を用いてもよい。電子機器３００の具体例としては、例えばメーターパネルなどのパネル機器やカーナビゲーションシステム等の車載機器、ジャイロセンサーや加速度センサーなどのセンサーを有するセンサー機器、プロジェクター、ヘッドマウントディスプレイ、印刷装置、携帯情報端末、携帯型ゲーム端末、ロボット、或いは情報処理装置などの種々の電子機器がある。

処理装置であるマイクロコンピューター１００は、電子機器３００の制御処理や、種々の信号処理等を行う。表示部３１０は、例えば液晶パネルや有機ＥＬパネルなどにより実現できる。表示部３１０はタッチパネルであってもよい。メモリー３２０は、例えば操作インターフェース３３０や通信インターフェース３４０からのデータを記憶したり、或いは、マイクロコンピューター１００のワークメモリーとして機能する。メモリー３２０は、例えばＲＡＭやＲＯＭ等の半導体メモリー、或いはハードディスクドライブ等の磁気記憶装置により実現できる。操作インターフェース３３０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば操作インターフェース３３０は、ボタンやマウスやキーボード、或いはタッチパネル等により実現できる。通信インターフェース３４０は、画像データや制御データの通信を行うインターフェースである。通信インターフェース３４０の通信処理は、有線の通信処理であってもよいし、無線の通信処理であってもよい。

以上に説明したように本実施形態の不揮発性記憶装置は、電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置される第１のメモリーセルアレイと、第１のメモリーセルアレイのワード線及びソース線を駆動する第１のドライバー回路と、第１のメモリーセルアレイのビット線に接続され、第１のメモリーセルアレイに対してデータの書き込み及び読み出しを行う第１のリードライト回路を含む。また不揮発性記憶装置は、電気的にデータの書き込み及び消去が可能であり、不揮発性の複数のメモリーセルが配置される第２のメモリーセルアレイと、第２のメモリーセルアレイのワード線及びソース線を駆動する第２のドライバー回路と、第２のメモリーセルアレイのビット線に接続され、第２のメモリーセルアレイに対してデータの書き込み及び読み出しを行う第２のリードライト回路を含む。第２のメモリーセルアレイには、第１のメモリーセルアレイの複数のメモリーセルと同一構造の不揮発性の複数のメモリーセルが配置される。そして第１のドライバー回路は、第１のメモリーセルアレイに対してバイト単位の消去動作を行い、第２のドライバー回路は、第２のメモリーセルアレイに対してバイト単位よりも大きなブロック単位の消去動作を行う。

本実施形態によれば、同一のメモリー構造の不揮発性のメモリーセルが配置される第１、第２のメモリーセルアレイが設けられる。そして第１のメモリーセルアレイに対応して、第１のドライバー回路及び第１のリードライト回路が設けられ、第２のメモリーセルアレイに対応して、第２のドライバー回路及び第２のリードライト回路が設けられる。そして第１のドライバー回路は、第１のメモリーセルアレイに対してバイト単位の消去動作を行う一方で、第２のドライバー回路は、第２のメモリーセルアレイに対してブロック単位の消去動作を行う。このようにすれば、第１のメモリーセルアレイについてはＥＥＰＲＯＭのように用いることができ、第２のメモリーセルアレイについてはフラッシュメモリーのように用いることが可能になる。そして第１、第２のメモリーセルアレイのメモリーセルとして同一構造のメモリーセルが用いられるため、回路の小面積化や低コスト化などを実現できる。従って、回路の小面積化等を実現しながらＥＥＰＲＯＭとフラッシュメモリーの両方の用途に対応できる不揮発性記憶装置等の提供が可能になる。

また本実施形態では、第１のドライバー回路は、バイト単位の消去動作時に、バイト単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給し、第２のドライバー回路は、ブロック単位の消去動作時に、ブロック単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給してもよい。

このようにすれば、第１のメモリーセルアレイに対するバイト単位での消去動作が可能になると共に、第２のメモリーセルアレイに対するブロック単位での一括消去動作が可能になる。

また本実施形態では、第１のメモリーセルアレイは、１バイトの第１のデータを記憶する第１のメモリーセル群と、１バイトの第２のデータを記憶する第２のメモリーセル群と、を含んでもよい。そして第１のドライバー回路は、第１のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後に第１のリードライト回路が、第１のメモリーセル群に第１のデータを書き込み、第１のドライバー回路は、第２のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後に第１のリードライト回路が、第２のメモリーセル群に第２のデータを書き込んでもよい。

このようにすれば、第１のメモリーセル群に対するバイト単位での消去動作後に、第１のメモリーセル群に対して、１バイトの第１のデータを書き込むことが可能になる。また第２のメモリーセル群に対するバイト単位での消去動作後に、第２のメモリーセル群に対して、１バイトの第２のデータを書き込むことが可能になる。

また本実施形態では、第１のメモリーセル群は、第１のデータの各ビットのデータとして、互いに相補的な相補データを記憶し、第２のメモリーセル群は、第２のデータの各ビットのデータとして、互いに相補的な相補データを記憶してもよい。

このように各ビットデータとして相補データを記憶することで、書き換え回数を増加させることが可能になり、エンデュランス特性の向上を図れるようになる。

また本実施形態は、誤り訂正回路を含み、第１のメモリーセル群は、第１のデータと、第１のデータの第１の誤り訂正符号とを記憶し、第２のメモリーセル群は、第２のデータと、第２のデータの第２の誤り訂正符号とを記憶してもよい。そして誤り訂正回路は、第１のメモリーセル群から読み出した第１のデータに対して、第１の誤り訂正符号に基づいて誤り訂正を行い、第２のメモリーセル群から読み出した第２のデータに対して、第２の誤り訂正符号に基づいて誤り訂正を行ってもよい。

このようにすれば、第１のメモリーセルアレイのメモリーセルに誤った値が記憶された場合にも、これを訂正できるようになり、第１のメモリーセルアレイの書き換え回数の改善を図れる。

また本実施形態では、第１のドライバー回路は、一端に消去電圧が供給され、第１のメモリーセル群の第１のソース線に消去電圧を供給する第１のスイッチ素子と、一端に消去電圧が供給され、第２のメモリーセル群の第２のソース線に消去電圧を供給する第２のスイッチ素子を含んでもよい。

このような第１、第２のスイッチ素子を設ければ、バイト単位に対応するビット線群に接続される第１、第２のメモリーセル群の第１、第２のソース線に対して消去電圧を供給して、第１、第２のメモリーセル群に対する消去動作を行うことが可能になり、バイト単位での消去動作が可能になる。

また本実施形態では、第１のドライバー回路は、一端が第１のスイッチ素子の他端に接続され、他端が第１のソース線に接続され、第１のワード線選択信号がアクティブになったときにオンになる第３のスイッチ素子と、一端が第２のスイッチ素子の他端に接続され、他端が第２のソース線に接続され、第１のワード線選択信号がアクティブになったときにオンになる第４スイッチ素子を含んでもよい。

このような第３、第４のスイッチ素子を設ければ、第１、第２のスイッチ素子からの消去電圧を、第１のワード線選択信号によりオンになった第３、第４のスイッチ素子を介して、第１、第２のメモリーセル群の第１、第２のソース線に供給できるようになり、バイト単位での消去動作が可能になる。

また本実施形態では、昇圧動作を行って、消去及び書き換え用の電圧を生成する昇圧回路を含み、昇圧回路は、第１のドライバー回路及び第２のドライバー回路に、消去及び書き換え用の電圧を供給してもよい。

このようにすれば、第１、第２のドライバー回路に用いられる消去及び書き換え用の電圧を生成する昇圧回路を、第１、第２のメモリーセルアレイで共用できるようになり、回路の小規模化等を図れるようになる。

また本実施形態では、第１のメモリーセルアレイの複数のメモリーセルのベリファイ動作を行う第１のベリファイ回路と、第２のメモリーセルアレイの複数のメモリーセルのベリファイ動作を行う第２のベリファイ回路を含んでもよい。

このようにすれば、メモリーセルのしきい値の劣化が抑制され、書き換え回数を向上できるようになり、例えば第１のメモリーセルアレイでの書き込み回数の保証回数を、通常のＥＥＰＲＯＭの保証回数に近づけることが可能になる。

また本実施形態では、第１のメモリーセルアレイの複数のメモリーセル及び第２のメモリーセルアレイの複数のメモリーセルは、ＭＯＮＯＳ構造又はフローティングゲート構造のメモリーセルであってもよい。

このようなＭＯＮＯＳ構造等のメモリーセルを用いることで、不揮発性記憶装置の回路面積の小規模化等を図れるようになる。

また本実施形態は、上記に記載の不揮発性記憶装置と、データ処理を行うプロセッサーと、を含むマイクロコンピューターに関係する。また本実施形態は、上記に記載の不揮発性記憶装置を含む電子機器に関係する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また不揮発性記憶装置、マイクロコンピューター、電子機器等の構成・動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＭＡ１、ＭＡ２…メモリーセルアレイ、ＤＲＣ１、ＤＲＣ２…ドライバー回路、
ＲＷＣ１、ＲＷＣ２…リードライト回路、ＶＲＣ１、ＶＲＣ２…ベリファイ回路、
ＢＬ００〜ＢＬ２３、ＢＬ…ビット線、ＷＬ０〜ＷＬ２、ＷＬ…ワード線、
ＳＬ００〜ＳＬ２２、ＳＬ０〜ＳＬ２、ＳＬ…ソース線、
ＷＬＤＲ０〜ＷＬＤＲ２…ワード線ドライバー、ＳＡ０〜ＳＡ１１…センスアンプ、
ＮＭ０〜ＮＭ１…スイッチ素子、ＳＬＳＷ０〜ＳＬＳＷ２…スイッチ素子、
ＳＤＬＤＲ００〜ＳＬＤＲ２２、ＳＬＤＲ０〜ＳＬＤＲ２…スイッチ素子、
１０…不揮発性記憶装置、３０…ＥＥＰＲＯＭマクロ、４０…フラッシュメモリーマクロ、
５０、５１…制御回路、５２…ＥＣＣデータ生成回路、５４…誤り訂正回路、
５６…消去・書き込みシーケンサー、５８…メモリーインターフェース、
６０…ロジック電源回路、６２…昇圧回路、１００…マイクロコンピューター、
１１０…プロセッサー、１２０…ＲＡＭ、１２２…インターフェース回路、
１２４…電源回路、１２６…リセット回路、１２８…タイマー、３００…電子機器、
３１０…表示部、３２０…メモリー、３３０…操作インターフェース、
３４０…通信インターフェース、５１０…半導体基板、５２０…ソースドレイン領域、
５３０…第１のゲート絶縁層、５４０…ゲート電荷蓄積層、
５５０…第２のゲート絶縁層、５６０…ゲート導電層、５７０…絶縁層

Claims (12)

1. 電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置される第１のメモリーセルアレイと、
   前記第１のメモリーセルアレイのワード線及びソース線を駆動する第１のドライバー回路と、
   前記第１のメモリーセルアレイのビット線に接続され、前記第１のメモリーセルアレイに対してデータの書き込み及び読み出しを行う第１のリードライト回路と、
   電気的にデータの書き込み及び消去が可能であり、前記第１のメモリーセルアレイの前記複数のメモリーセルと同一構造の不揮発性の複数のメモリーセルが配置される第２のメモリーセルアレイと、
   前記第２のメモリーセルアレイのワード線及びソース線を駆動する第２のドライバー回路と、
   前記第２のメモリーセルアレイのビット線に接続され、前記第２のメモリーセルアレイに対してデータの書き込み及び読み出しを行う第２のリードライト回路と、
   を含み、
   前記第１のドライバー回路は、
   前記第１のメモリーセルアレイに対してバイト単位の消去動作を行い、
   前記第２のドライバー回路は、
   前記第２のメモリーセルアレイに対して前記バイト単位よりも大きなブロック単位の消去動作を行うことを特徴とする不揮発性記憶装置。
2. 請求項１に記載の不揮発性記憶装置おいて、
   前記第１のドライバー回路は、
   前記バイト単位の消去動作時に、前記バイト単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給し、
   前記第２のドライバー回路は、
   前記ブロック単位の消去動作時に、前記ブロック単位に対応するビット線群に接続されるメモリーセル群のソース線に対して前記消去電圧を供給することを特徴とする不揮発性記憶装置。
3. 請求項１又は２に記載の不揮発性記憶装置おいて、
   前記第１のメモリーセルアレイは、
   １バイトの第１のデータを記憶する第１のメモリーセル群と、
   １バイトの第２のデータを記憶する第２のメモリーセル群と、
   を含み、
   前記第１のドライバー回路は、前記第１のメモリーセル群に対して前記バイト単位の消去動作を行い、当該消去動作後に前記第１のリードライト回路が、前記第１のメモリーセル群に前記第１のデータを書き込み、
   前記第１のドライバー回路は、前記第２のメモリーセル群に対して前記バイト単位の消去動作を行い、当該消去動作後に前記第１のリードライト回路が、前記第２のメモリーセル群に前記第２のデータを書き込むことを特徴とする不揮発性記憶装置。
4. 請求項３に記載の不揮発性記憶装置において、
   前記第１のメモリーセル群は、
   前記第１のデータの各ビットのデータとして、互いに相補的な相補データを記憶し、
   前記第２のメモリーセル群は、
   前記第２のデータの各ビットのデータとして、互いに相補的な相補データを記憶することを特徴とする不揮発性記憶装置。
5. 請求項３又は４に記載の不揮発性記憶装置おいて、
   誤り訂正回路を含み、
   前記第１のメモリーセル群は、
   前記第１のデータと、前記第１のデータの第１の誤り訂正符号とを記憶し、
   前記第２のメモリーセル群は、
   前記第２のデータと、前記第２のデータの第２の誤り訂正符号とを記憶し、
   前記誤り訂正回路は、
   前記第１のメモリーセル群から読み出した前記第１のデータに対して、前記第１の誤り訂正符号に基づいて誤り訂正を行い、前記第２のメモリーセル群から読み出した前記第２のデータに対して、前記第２の誤り訂正符号に基づいて誤り訂正を行うことを特徴とする不揮発性記憶装置。
6. 請求項３乃至５のいずれか一項に記載の不揮発性記憶装置において、
   前記第１のドライバー回路は、
   一端に消去電圧が供給され、前記第１のメモリーセル群の第１のソース線に前記消去電圧を供給する第１のスイッチ素子と、
   一端に前記消去電圧が供給され、前記第２のメモリーセル群の第２のソース線に前記消去電圧を供給する第２のスイッチ素子と、
   を含むことを特徴とする不揮発性記憶装置。
7. 請求項６に記載の不揮発性記憶装置において、
   前記第１のドライバー回路は、
   一端が前記第１のスイッチ素子の他端に接続され、他端が前記第１のソース線に接続され、第１のワード線選択信号がアクティブになったときにオンになる第３のスイッチ素子と、
   一端が前記第２のスイッチ素子の他端に接続され、他端が前記第２のソース線に接続され、前記第１のワード線選択信号がアクティブになったときにオンになる第４スイッチ素子と、
   を含むことを特徴とする不揮発性記憶装置。
8. 請求項１乃至７のいずれか一項に記載の不揮発性記憶装置において、
   昇圧動作を行って、消去及び書き換え用の電圧を生成する昇圧回路を含み、
   前記昇圧回路は、
   前記第１のドライバー回路及び前記第２のドライバー回路に、前記消去及び書き換え用の電圧を供給することを特徴とする不揮発性記憶装置。
9. 請求項１乃至８のいずれか一項に記載の不揮発性記憶装置において、
   前記第１のメモリーセルアレイの前記複数のメモリーセルのベリファイ動作を行う第１のベリファイ回路と、
   前記第２のメモリーセルアレイの前記複数のメモリーセルのベリファイ動作を行う第２のベリファイ回路と、
   を含むことを特徴とする不揮発性記憶装置。
10. 請求項１乃至９のいずれか一項に記載の不揮発性記憶装置において、
    前記第１のメモリーセルアレイの前記複数のメモリーセル及び前記第２のメモリーセルアレイの前記複数のメモリーセルは、ＭＯＮＯＳ構造又はフローティングゲート構造のメモリーセルであることを特徴とする不揮発性記憶装置。
11. 請求項１乃至１０のいずれか一項に記載の不揮発性記憶装置と、
    データ処理を行うプロセッサーと、
    を含むことを特徴とするマイクロコンピューター。
12. 請求項１乃至１０のいずれか一項に記載の不揮発性記憶装置を含むことを特徴とする電子機器。

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