JP2019220242A - 不揮発性記憶装置、マイクロコンピューター及び電子機器 - Google Patents
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Abstract
【課題】回路の小面積化等を実現しながらEEPROMとフラッシュメモリーの両方の用途に対応できる不揮発性記憶装置等の提供。【解決手段】不揮発性記憶装置10は、不揮発性の複数のメモリーセルが配置される第1のメモリーセルアレイMA1と、第1のドライバー回路DRC1と、データの書き込み及び読み出しを行う第1のリードライト回路RWC1と、第1のメモリーセルアレイの複数のメモリーセルと同一構造の不揮発性の複数のメモリーセルが配置される第2のメモリーセルアレイMA2と、第2のドライバー回路DRC2と、データの書き込み及び読み出しを行う第2のリードライト回路RWC2を含む。第1のドライバー回路DRC1は第1のメモリーセルアレイMA1に対してバイト単位の消去動作を行い、第2のドライバー回路DRC2は第2のメモリーセルアレイMA2に対してバイト単位よりも大きなブロック単位の消去動作を行う。【選択図】図1
Description
本発明は、不揮発性記憶装置、マイクロコンピューター及び電子機器等に関する。
従来より、EEPROM(Electrically Erasable Programmable Read Only Memory)、フラッシュメモリーなどのメモリーが知られている。EEPROM、フラッシュメモリーは、電気的にデータの書き込み及び消去が可能な不揮発性の記憶装置であり、搭載される電子機器の電源がオフになっても保持しておく必要があるデータを格納するための記憶装置として使用される。フラッシュメモリーの従来技術としては例えば特許文献1に開示される技術がある。
EEPROMは、書き換え回数の保証回数が多く、バイト単位でのデータの書き込み及び読み出しが可能であるため使い易いという長所があるが、回路面積が大きくなってしまうという短所がある。一方、フラッシュメモリーは、回路面積を小さくできるという長所があるが、書き換え回数の保証回数が少なく、ブロック単位で消去動作を行う必要があるという短所がある。このため、EEPROM、フラッシュメモリーのそれぞれの長所を生かすように、用途を分けて使用されるが、EEPROM、フラッシュメモリーは、メモリーセルの製造プロセスが異なるため、両者を混載するためには、多くの製造プロセス工程を追加する必要があるという問題がある。一方、フラッシュメモリーの一部の領域を、EEPROMのように使用するEEPROMエミュレーションと呼ばれる手法もある。EEPROMエミュレーションの従来技術としては特許文献2に開示される技術がある。
しかしながら、上述のEEPROMエミュレーションにより、EEPROMと同等の書き換え回数を実現するためには、メモリーセルの個数を多くする必要がある。例えばフラッシュメモリーの書き換え回数が1000回であるときに、100000回の書き換え回数を保証するためには、100倍の個数のメモリーセルが必要になってしまう。このため、回路面積が大きくなり、コスト増を招くという問題がある。
本発明の一態様は、電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置される第1のメモリーセルアレイと、前記第1のメモリーセルアレイのワード線及びソース線を駆動する第1のドライバー回路と、前記第1のメモリーセルアレイのビット線に接続され、前記第1のメモリーセルアレイに対してデータの書き込み及び読み出しを行う第1のリードライト回路と、電気的にデータの書き込み及び消去が可能であり、前記第1のメモリーセルアレイの前記複数のメモリーセルと同一構造の不揮発性の複数のメモリーセルが配置される第2のメモリーセルアレイと、前記第2のメモリーセルアレイのワード線及びソース線を駆動する第2のドライバー回路と、前記第2のメモリーセルアレイのビット線に接続され、前記第2のメモリーセルアレイに対してデータの書き込み及び読み出しを行う第2のリードライト回路と、を含み、前記第1のドライバー回路は、前記第1のメモリーセルアレイに対してバイト単位の消去動作を行い、前記第2のドライバー回路は、前記第2のメモリーセルアレイに対して前記バイト単位よりも大きなブロック単位の消去動作を行う不揮発性記憶装置に関係する。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.不揮発性記憶装置
図1に本実施形態の不揮発性記憶装置10の構成例を示す。回路装置である不揮発性記憶装置10は、メモリーセルアレイMA1、ドライバー回路DRC1及びリードライト回路RWC1と、メモリーセルアレイMA2、ドライバー回路DRC2及びリードライト回路RWC2を含む。メモリーセルアレイMA1、ドライバー回路DRC1及びリードライト回路RWC1により、後述の図12に示すようにEEPROMマクロ30が構成される。メモリーセルアレイMA2、ドライバー回路DRC2及びリードライト回路RWC2によりフラッシュメモリーマクロ40が構成される。
図1に本実施形態の不揮発性記憶装置10の構成例を示す。回路装置である不揮発性記憶装置10は、メモリーセルアレイMA1、ドライバー回路DRC1及びリードライト回路RWC1と、メモリーセルアレイMA2、ドライバー回路DRC2及びリードライト回路RWC2を含む。メモリーセルアレイMA1、ドライバー回路DRC1及びリードライト回路RWC1により、後述の図12に示すようにEEPROMマクロ30が構成される。メモリーセルアレイMA2、ドライバー回路DRC2及びリードライト回路RWC2によりフラッシュメモリーマクロ40が構成される。
第1のメモリーセルアレイであるメモリーセルアレイMA1には、電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置される。またメモリーセルアレイMA1には、メモリーセルに接続されるワード線、ビット線及びソース線が設けられる。
第1のドライバー回路であるドライバー回路DRC1は、メモリーセルアレイMA1のワード線及びソース線を駆動する。例えばドライバー回路DRC1は、ワード線にワード線電圧を出力する駆動を行って、ワード線選択を行い、ソース線に高電圧のソース線電圧を出力する駆動を行って、消去動作を行う。
第1のリードライト回路であるリードライト回路RWC1は、メモリーセルアレイMA1のビット線に接続され、メモリーセルアレイMA1に対してデータの書き込み及び読み出しを行う。例えばリードライト回路RWC1は、メモリーセルアレイMA1のメモリーセルに対してビット線を介してデータを書き込む動作を行う。またリードライト回路RWC1は、メモリーセルアレイMA1のメモリーセルからビット線を介してデータを読み出す動作を行う。
第2のメモリーセルアレイであるメモリーセルアレイMA2には、電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置される。具体的にはメモリーセルアレイMA2には、メモリーセルアレイMA1の複数のメモリーセルと同一構造の不揮発性の複数のメモリーセルが配置される。またメモリーセルアレイMA2には、メモリーセルに接続されるワード線、ビット線及びソース線が設けられる。不揮発性のメモリーセルは、記憶したデータの保持に電源の供給を必要としないメモリーセルである。同一構造のメモリーセルは、例えば層構造が同じメモリーセルであり、読み出し、書き込み、消去の動作が同じ動作となるメモリーセルである。同一構造のメモリーセルは、一例としては、同じ半導体製造プロセスで形成されるメモリーセルである。なお本実施形態における回路間や回路素子間の接続や、信号線と回路の間や信号線と回路素子の間の接続は、電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続であり、信号線や能動素子等を介した接続であってもよい。
第2のドライバー回路であるドライバー回路DRC2は、メモリーセルアレイMA2のワード線及びソース線を駆動する。例えばドライバー回路DRC2は、ワード線にワード線電圧を出力する駆動を行って、ワード線選択を行い、ソース線に高電圧のソース線電圧を出力する駆動を行って、消去動作を行う。
第2のリードライト回路であるリードライト回路RWC2は、メモリーセルアレイMA2のビット線に接続され、メモリーセルアレイMA2に対してデータの書き込み及び読み出しを行う。例えばリードライト回路RWC2は、メモリーセルアレイMA2のメモリーセルに対してビット線を介してデータを書き込む動作を行う。またリードライト回路RWC2は、メモリーセルアレイMA2のメモリーセルからビット線を介してデータを読み出す動作を行う。
そして本実施形態では、ドライバー回路DRC1は、メモリーセルアレイMA1に対してバイト単位の消去動作を行う。例えば8ビットの単位での消去動作を行う。一方、ドライバー回路DRC2は、メモリーセルアレイMA2に対してブロック単位の消去動作を行う。例えばバイト単位よりも大きなブロック単位の消去動作を行う。ブロック単位は例えば複数バイトの単位である。
このように本実施形態では、メモリーセルアレイMA1については、EEPROMのようにバイト単位での消去動作が行われ、メモリーセルアレイMA2については、フラッシュメモリーのようにブロック単位での消去動作が行われる。従って、メモリーセルアレイMA1についてはEEPROMのように扱うことができ、メモリーセルアレイMA2についてはフラッシュメモリーのように扱うことができる。この結果、同一構造のメモリーセルを用いながらも、EEPROMとフラッシュメモリーを混載した不揮発性記憶装置10を実現できるようになり、EEPROMの用途とフラッシュメモリーの用途の両方に対して対応できるようになる。例えば後述の図16のマイクロコンピューター100では、ユーザデータについてはEEPROMに記憶し、ファームウェアのプログラムについてはフラッシュメモリーに記憶するという使い方の用途がある。この場合に本実施形態によれば、1つの不揮発性記憶装置10をマイクロコンピューター100に搭載するだけで、ユーザデータについてはメモリーセルアレイMA1に記憶し、ファームウェアのプログラムについてはメモリーセルアレイMA2に記憶することで、このような用途に応えることが可能になる。そしてメモリーセルアレイMA1、MA2には同一構造のメモリーセルが用いられるため、同じ半導体の製造プロセスを用いて、メモリーセルアレイMA1、MA2のメモリーセルを形成できる。従って、新たな製造プロセス工程の追加が不要となり、低コスト化を図れる。またメモリーセルアレイMA1、MA2を、MONOS(Metal Oxide Nitride Oxide Silicon)構造などのメモリーセルにより実現することで、回路面積を小さくでき、更なる低コスト化を図れるようになる。またEEPROMのエミュレーション処理が不要となるため、このエミュレーション処理のプログラムを例えば図16のRAM120にロードする必要がなくなる。従って、EEPROMのエミュレーション処理のプログラムが原因となって、RAM120の使用可能な記憶容量が減少してしまう事態の発生も防止できる。
また本実施形態ではドライバー回路DRC1は、バイト単位の消去動作時に、バイト単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給する。例えば1バイトのデータを記憶するメモリーセル群に共通接続されるソース線に対して、高電圧の消去電圧を供給する。この際に例えば当該メモリーセル群のワード線に対しては低電圧のVSSを供給する。このようにすることで、メモリーセルアレイMA1に対するバイト単位での消去動作が可能になる。一方、ドライバー回路DRC2は、ブロック単位の消去動作時に、ブロック単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給する。即ちドライバー回路DRC2は、ドライバー回路DRC1が供給する消去電圧と同じ電圧の消去電圧をソース線に供給する。例えばブロック単位のデータを記憶するメモリーセル群に共通接続されるソース線に対して、消去電圧を供給し、ワード線に対して低電圧のVSSを供給する。このようにすることで、メモリーセルアレイMA2に対するブロック単位での一括消去動作が可能になる。
またメモリーセルアレイMA1は、1バイトの第1のデータを記憶する第1のメモリーセル群と、1バイトの第2のデータを記憶する第2のメモリーセル群を含む。第1、第2のメモリーセル群の各メモリーセル群は、例えば1バイトに対応する8個以上のメモリーセルを有する。例えば8ビットの各ビットデータとして相補データを記憶する場合には、各メモリーセル群は16個以上のメモリーセルを有する。また後述するように各メモリーセル群が誤り訂正符号を記憶する場合には、誤り訂正符号の各ビットを記憶する個数のメモリーセルが、各メモリーセル群に更に設けられる。
そしてドライバー回路DRC1は、第1のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後にリードライト回路RWC1が、第1のメモリーセル群に第1のデータを書き込む。またドライバー回路DRC1は、第2のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後にリードライト回路RWC1が、第2のメモリーセル群に第2のデータを書き込む。このようにすることで、第1のメモリーセル群に対するバイト単位での消去動作の後に、第1のメモリーセル群に対して、1バイトのデータである第1のデータを書き込むことが可能になる。また第2のメモリーセル群に対するバイト単位での消去動作の後に、第2のメモリーセル群に対して、1バイトのデータである第2のデータを書き込むことが可能になる。従って、あたかもEEPROMのようにバイト単位でデータを書き込む処理が可能になり、メモリーセルアレイMA1を、EEPROMの用途に使用することが可能になる。
図2は、不揮発性記憶装置10の各動作の説明図である。図2に示すように、消去動作時には、ワード線WLはVSS、ソース線SLはVPP、ビット線BLはフローティング状態に設定される。VSSは例えば0Vである。但しVSSは負電圧であってもよい。VPPは、例えば7.5Vなどの高電圧であり、消去及び書き換え用の電圧である。書き込み動作時には、ワード線WLはVPP、ソース線SLはVPP、ビット線BLはVSSに設定される。読み出し動作時には、ワード線WLはVDD、ソース線SLはVSSに設定され、ビット線BLの電位が、リードライト回路RWC1、RWC2のセンスアンプによりセンシングされてデータが読み出される。VDDはVPPよりも低い電圧であり、例えば1.8Vである。消去動作では、メモリーセルの電荷蓄積層に正電荷が注入されることで、メモリーセルに「1」が記憶される。そして書き込み動作において、メモリーセルの電荷蓄積層に負電荷が注入されることで、メモリーセルの記憶データが「1」から「0」に書き換わる。
2.詳細な構成例
図3、図4は本実施形態の不揮発性記憶装置10の詳細な構成例である。図3は、メモリーセルアレイMA1、ドライバー回路DRC1、リードライト回路RWC1の詳細な構成例を示す図である。
図3、図4は本実施形態の不揮発性記憶装置10の詳細な構成例である。図3は、メモリーセルアレイMA1、ドライバー回路DRC1、リードライト回路RWC1の詳細な構成例を示す図である。
メモリーセルアレイMA1は、A1〜A9に示すように複数のメモリーセルを含む。A1〜A9は、アドレスADR0〜ADR8によりアドレス指定されるメモリーセル群である。なお、A1〜A9の各メモリーセル群には、実際には1バイトに対応する個数のメモリーセルが設けられるが、説明の簡素化のために図示を省略している。本実施形態では後述するように、各ビットのデータを、互いに相補的な関係にある相補データとして記憶するため、A1〜A9の各メモリーセル群には、1バイトに対応する例えば16個のメモリーセルが設けられる。なお誤り訂正符号を記憶する場合には、誤り訂正符号を記憶するメモリーセルが更に追加されることになる。例えば誤り訂正符号のビット数が4ビットであり、誤り訂正符号についても相補データとして記憶する場合には、各メモリーセル群に設けられるメモリーセルの個数は24個になる。
ドライバー回路DRC1は、ワード線駆動用のワード線ドライバーWLDR0〜WLDR2と、プルダウン用のスイッチ素子NM0〜NM2と、ソース線電圧選択用のスイッチ素子SLSW0〜SLSW2と、ソース線駆動用のスイッチ素子SLDR00〜SLDR22を含む。スイッチ素子NM0〜NM2はN型のトランジスターにより実現される。スイッチ素子SLSW0〜SLSW2はP型のトランジスターにより実現される。スイッチ素子SLDR00〜SLDR22はトランスファーゲートにより実現される。N型、P型のトランジスターはMOS(Metal Oxide Semiconductor)のトランジスターである。トランスファーゲートはN型のトランジスターとP型のトランジスターにより構成されるスイッチ素子である。
リードライト回路RWC1は、センスアンプSA0、SA1と、バイト選択用のスイッチ素子と、データ入力用のスイッチ素子を含む。これらのスイッチ素子はN型のトランジスターにより実現される。
次に図3での消去動作、書き込み動作、読み出し動作の各動作の詳細について説明する。図3においてVWLはワード線電圧であり、書込み時においては高電圧であるVPPになり、読み出し時はロジック電圧であるVDDになる。VSLはソース線電圧であり、消去時においては高電圧であるVPPになり、読み出し時にはグランド電位であるVSSになる。VSSは論理「0」のレベルであるLレベルに対応する。XERは、消去信号であり、消去時にLレベルとなり、それ以外においては、論理「1」のレベルであるHレベルになる負論理の信号である。
WT0、WT1は書込み信号であり、書き込み時には、WT0、WT1のいずれかがHレベルになる。読み出し時には、WT0、WT1が共にHレベルになり、消去時には、WT0、WT1が共にLレベルになる。WLSEL0〜WLSEL2はワード線選択信号であり、選択ワード線ではHレベルになり、非選択ワード線ではLレベルになる。
XSEL0〜XSEL2は、ソース線選択信号であり、選択ソース線ではLレベルになり、非選択ソース線ではHレベルになる負論理の信号である。BYTESEL0〜BYTESEL3はバイト選択信号であり、選択バイトではHレベルになり、非選択バイトではLレベルになる。DI00、DI01、DI10、DI11は入力データ信号であり、DO0、DO1は出力データ信号である。WL0〜WL2はワード線であり、SL00〜SL22はソース線であり、BL00〜BL23はビット線である。
消去動作時には、消去信号XERがLレベルになり、ワード線ドライバーWLDR0〜WLDR2に対して電源電圧であるワード線電圧VWLが非供給になると共に、スイッチ素子NM0〜NM2がオンになり、ワード線WL0〜WL2にVSSが印加される。そしてバイト選択信号BYTESEL0〜BYTESEL3がLレベルになることで、全てのビット線BL00〜BL23がハイインピーダンス状態になる。またソース線選択信号XSEL0〜XSEL2のいずれかがLレベルになり、スイッチ素子SLSW0〜SLSW2のうちの対応するスイッチ素子がオンになり、当該スイッチ素子の他端側にソース線電圧VSL=VPPが供給される。またワード線選択信号WLSEL0〜WLSEL2のいずれかがHレベルになることで、スイッチ素子SLDR00〜SLDR22のうちの対応するスイッチ素子がオンになる。これにより、ソース線SL00〜SL22のうちの対応するソース線に対して、ソース線電圧VSL=VPPが印加される。
例えばワード線選択信号WLSEL0がHレベルになってスイッチ素子SLDR00がオンになると共に、ソース線選択信号XSEL0がLレベルになってスイッチ素子SLSW0がオンになった場合には、図3のA1に示すメモリーセル群に接続されるソース線SL00に対してソース線電圧VSL=VPPが印加される。これによりA1に示すメモリーセル群が消去対象になり、バイト単位での消去動作が行われる。またワード線選択信号WLSEL0がHレベルになってスイッチ素子SLDR10がオンになると共に、ソース線選択信号XSEL1がLレベルになってスイッチ素子SLSW1がオンになった場合には、A2に示すメモリーセル群に接続されるソース線SL10に対してソース線電圧VSL=VPPが印加される。これによりA2に示すメモリーセル群が消去対象となり、バイト単位での消去動作が行われる。またワード線選択信号WLSEL1がHレベルになってスイッチ素子SLDR01がオンになると共に、ソース線選択信号XSEL0がLレベルになってスイッチ素子SLSW0がオンになった場合には、A4に示すメモリーセル群に接続されるソース線SL01に対してソース線電圧VSL=VPPが印加される。これによりA4に示すメモリーセル群が消去対象となり、バイト単位での消去動作が行われる。
このように本実施形態では、A1〜A9に示すバイト単位のメモリーセル群に対する消去動作が可能になっており、バイト単位での消去動作を実行できる。即ちアドレスADR0〜ADR8で指定されるA1〜A9の各メモリーセル群に対する消去動作が可能になる。そして本実施形態では、データを書き換える際には、データの書き換え対象となるメモリーセル群に対してのみ消去動作が行われる。例えばアドレスADR0で指定されるA1に示すメモリーセル群に対して、1バイトのデータを書き込む場合には、A1に示すメモリーセル群に対してのみ消去動作が行われる。またアドレスADR1で指定されるA2に示すメモリーセル群に対して、1バイトのデータを書き込む場合には、A2に示すメモリーセル群に対してのみ消去動作が行われる。
書き込み動作時には、バイト選択信号BYTESEL0〜BYTESEL3のいずれかがHレベルになり、書き込み信号WT1、WT0のいずれかがHレベルになり、入力データ信号DI00〜DI11が入力データに対応する任意の電圧レベルになる。これにより選択ビット線に対して電圧が印加される。また書き込み動作時には消去信号XERがHレベルになることで、ワード線ドライバーWLDR0〜WLDR2に対して、電源電圧となるワード線電圧VWL=VPPが供給される。そしてワード線選択信号WLSEL0〜WLSEL2のいずれかがHレベルになり、ワード線ドライバーWLDR0〜WLDR2のうちの対応するワード線ドライバーがVWL=VPPを出力すると共に、スイッチ素子SLDR00〜SLDR22のうちの対応するスイッチ素子がオンになる。これにより、対応するワード線及びソース線に対して、ワード線電圧VWL=VPP及びソース線電圧VSL=VPPが印加されて、選択されたメモリーセル群に対してデータが書き込まれる。
例えばA1に示すメモリーセル群にデータを書き込む場合には、バイト選択信号BYTESEL0がHレベルになると共に、ワード線WL0及びソース線SL00に対してワード線電圧VWL=VPP及びソース線電圧VSL=VPPが印加される。これによりA1に示すメモリーセル群に対して1バイトのデータを書き込むことができる。またA2に示すメモリーセル群にデータを書き込む場合には、バイト選択信号BYTESEL1がHレベルになると共に、ワード線WL0及びソース線SL10に対してワード線電圧VWL=VPP及びソース線電圧VSL=VPPが印加される。これによりA2に示すメモリーセル群に対して1バイトのデータを書き込むことができる。またA4に示すメモリーセル群にデータを書き込む場合には、バイト選択信号BYTESEL0がHレベルになると共に、ワード線WL1及びソース線SL01に対してワード線電圧VWL=VPP及びソース線電圧VSL=VPPが印加される。これによりA4に示すメモリーセル群に対して1バイトのデータを書き込むことができる。
そして本実施形態では、データを書き換える場合には、対象バイトのみを書き換える。例えばA1のメモリーセル群が記憶するデータが、データ書き換えの対象バイトである場合には、A1のメモリーセル群に対する消去動作が行われて、A1のメモリーセル群に対してデータが書き込まれる。A2のメモリーセル群が記憶するデータが、データ書き換えの対象バイトである場合には、A2のメモリーセル群に対する消去動作が行われて、A2のメモリーセル群に対してデータが書き込まれる。
なお本実施形態では、各ビットに対応して設けられた2つのメモリーセルが、各ビットのデータとして、互いに相補的な関係にある相補データを記憶する。例えば入力データ信号DI00に対応する第1のメモリーセルが、第1のビットデータを記憶し、入力データ信号DI01に対応する第2のメモリーセルが、第1のビットデータの相補データとなる第2のビットデータを記憶する。例えば第1、第2のメモリーセルにより、第1の論理レベルである「0」を記憶する場合には、第1のメモリーセルは、第1のビットデータとして「0」を記憶し、第2のメモリーセルは、第2のビットデータとして「1」を記憶する。第1、第2のメモリーセルにより、第2の論理レベルである「1」を記憶する場合には、第1のメモリーセルは、第1のビットデータとして「1」を記憶し、第2のメモリーセルは、第2のビットデータとして「0」を記憶する。
例えば消去動作により、第1、第2のメモリーセルは共に「1」を記憶した状態になる。そして消去動作後に、ビットデータとして「0」を書き込む場合には、第1のメモリーセルに「0」を書き込むことになる。この場合には書き込み信号WT0がHレベルになり、書き込み信号WT1がLレベルになる。そして入力データ信号DI00がVSSになることで、ビット線BL00がVSSに設定され、第1のメモリーセルにおいて、そのソース線からビット線BL00に電流が流れることで、第1のメモリーセルへの「0」の書き込みが行われる。一方、ビットデータとして「1」を書き込む場合には、第2のメモリーセルに「0」を書き込むことになる。この場合には書き込み信号WT0がLレベルになり、書き込み信号WT1がHレベルになる。そして入力データ信号DI01がVSSになることで、ビット線BL01がVSSに設定され、第2のメモリーセルにおいて、そのソース線からビット線BL01に電流が流れることで、第2のメモリーセルへの「0」の書き込みが行われる。
読み出し動作時には、バイト選択信号BYTESEL0〜BYTESEL3のいずれかがHレベルになり、選択ビット線とセンスアンプSA0、SA1とが接続される。また読み出し動作時には消去信号XERがHレベルになることで、ワード線ドライバーWLDR0〜WLDR2に対して、電源電圧となるワード線電圧VWL=VDDが供給される。また読み出し動作時には、ソース線電圧はVSL=VSSに設定される。そしてワード線選択信号WLSEL0〜WLSEL2のいずれかがHレベルになり、ワード線ドライバーWLDR0〜WLDR2のうちの対応するワード線ドライバーがVWL=VDDを出力すると共に、スイッチ素子SLDR00〜SLDR22のうちの対応するスイッチ素子がオンになる。これにより、対応するワード線及びソース線に対して、ワード線電圧VWL=VDD及びソース線電圧VSL=VSSが印加されて、選択されたメモリーセル群からデータが読み出される。具体的には、メモリーセル群の隣り合うメモリーセルに流れる検出電流を各センスアンプSA0、SA1により比較することにより、データの読み出しが行われる。
例えばセンスアンプSA0、SA1の各々はカレントミラー回路を有する。そしてセンスアンプSA0は、カレントミラー回路から第1のメモリーセルに流れる第1の検出電流と、カレントミラー回路から第2のメモリーセルに流れる第2の検出電流を比較することで、相補データを記憶する第1、第2のメモリーセルからのデータの読み出しを行う。センスアンプSA1は、カレントミラー回路から第3のメモリーセルに流れる第3の検出電流と、カレントミラー回路から第4のメモリーセルに流れる第4の検出電流を比較することで、相補データを記憶する第3、第4のメモリーセルからのデータの読み出しを行う。
ここで第1、第2のメモリーセルは隣り合うメモリーセルであり、第3、第4のメモリーセルは隣り合うメモリーセルである。そして本実施形態では、メモリーセルに「1」が記憶される場合には、「0」が記憶される場合に比べて、メモリーセルに流れる電流である検出電流が大きくなるようになっている。従って、第1のメモリーセルが「1」を記憶し、第2のメモリーセルが、「1」と相補的な関係にある「0」を記憶する場合には、第1のメモリーセルに流れる第1の検出電流の方が、第2のメモリーセルに流れる第2の検出電流よりも大きくなる。従って、この場合にはセンスアンプSA0は、論理「1」に対応するHレベルの出力データ信号DO0を出力する。また第1のメモリーセルが「0」を記憶し、第2のメモリーセルが、「0」と相補的な関係にある「1」を記憶する場合には、第2の検出電流の方が第1の検出電流よりも大きくなる。従って、この場合にはセンスアンプSA0は、論理「0」に対応するLレベルの出力データ信号DO0を出力する。第3、第4のメモリーセル及びセンスアンプSA1の動作についても同様である。
図4は、メモリーセルアレイMA2、ドライバー回路DRC2、リードライト回路RWC2の詳細な構成例を示す図である。なお図4において図3と同様の部分については詳細な説明を省略する。
図4のドライバー回路DRC2では、図3のドライバー回路DRC1に設けられていたスイッチ素子SLSW0、SLSW1、SLSW2、及び、スイッチ素子SLDR10、SLDR20、SLDR11、SLDR21、SLDR12、SLDR22は設けられていない。そしてソース線電圧VSLは、スイッチ素子SLDR0、SLDR1、SLDR2を介して、各々、ソース線SL0、SL1、SL2に供給される。即ち図3では、スイッチ素子SLSW0〜SLSW2及びスイッチ素子SLDR00〜SLDR22により、メモリーセルアレイMA1の複数のメモリーセルが、A1〜A9に示すバイト単位のメモリーセル群に分割されている。そしてA1〜A9に示すバイト単位のメモリーセル群の各々に対して、ソース線SL00〜SL22が共通接続されている。これに対して図4では、このようなバイト単位のメモリーセル群の分割は行われていない。そしてB1に示すブロック単位のメモリーセル群に対して、ソース線SL0が共通接続され、B2に示すブロック単位のメモリーセル群に対して、ソース線SL1が共通接続され、B3に示すブロック単位のメモリーセル群に対して、ソース線SL2が共通接続されている。
また図3では、各ビットデータとして相補データを記憶する構成となっているが、図4では、このような相補データを記憶する構成とはなっていない。このため図4のリードライト回路RWC2の構成も、図3のリードライト回路RWC1の構成とは異なっている。例えば図3では2本の書き込み信号WT0、WT1が設けられているが、図4では1本の書き込み信号WTだけが設けられている。そして書き込み信号WTによりオン、オフされるスイッチ素子を介して、入力データ信号DI0〜DI3が入力される。また図4のセンスアンプSA0〜SA3は、リファレンス電流REFとビット線からの検出電流とを比較して、出力データ信号DO0〜DO3を出力する構成になっている。なお図4のメモリーセルアレイMA2においても相補セル構成とする変形実施も可能である。この場合には、図3の構成を準用してもよい。
次に図4での消去動作、書き込み動作、読み出し動作の各動作について簡単に説明する。消去動作時には、消去信号XERがLレベルになり、スイッチ素子NM0〜NM2がオンになることで、ワード線WL0〜WL2にVSSが印加される。そしてバイト選択信号BYTESEL0〜BYTESEL3がLレベルになることで、全てのビット線BL00〜BL23がハイインピーダンス状態になる。またワード線選択信号WLSEL0〜WLSEL2のいずれかがHレベルになり、スイッチ素子SLDR0〜SLDR2のうちの対応するスイッチ素子がオンになる。これにより、ソース線SL0〜SL2のうちの対応するソース線に対して、ソース線電圧VSL=VPPが印加される。このようにすることで、B1、B2、B3に示すブロック単位のメモリーセル群での消去動作が可能になる。例えばワード線選択信号WLSEL0がHレベルになってスイッチ素子SLDR0がオンになることで、ソース線SL0に対してVSL=VPPが印加され、B1に示すブロック単位のメモリーセル群の消去動作が行われる。またワード線選択信号WLSEL1がHレベルになってスイッチ素子SLDR1がオンになることで、ソース線SL1に対してVSL=VPPが印加され、B2に示すブロック単位のメモリーセル群の消去動作が行われる。B3のメモリーセル群の消去動作も同様である。
書き込み動作時には、バイト選択信号BYTESEL0〜BYTESEL3のいずれかがHレベルになり、書き込み信号WTがHレベルになり、入力データ信号DI0〜DI3が入力データに対応する任意の電圧レベルになる。これにより選択ビット線に対して電圧が印加される。またワード線選択信号WLSEL0〜WLSEL2のいずれかがHレベルになり、ワード線ドライバーWLDR0〜WLDR2のうちの対応するワード線ドライバーがVWL=VPPを出力すると共に、スイッチ素子SLDR0〜SLDR2のうちの対応するスイッチ素子がオンになる。これにより、対応するワード線及びソース線に対して、ワード線電圧VWL=VPP及びソース線電圧VSL=VPPが印加されて、選択されたバイト単位のメモリーセル群に対してデータが書き込まれる。
読み出し動作時には、バイト選択信号BYTESEL0〜BYTESEL3のいずれかがHレベルになり、選択ビット線とセンスアンプSA0〜SA3とが接続される。そしてワード線選択信号WLSEL0〜WLSEL2のいずれかがHレベルになり、ワード線ドライバーWLDR0〜WLDR2のうちの対応するワード線ドライバーがVWL=VDDを出力すると共に、スイッチ素子SLDR0〜SLDR2のうちの対応するスイッチ素子がオンになる。これにより、対応するワード線及びソース線に対して、ワード線電圧VWL=VDD及びソース線電圧VSL=VSSが印加されて、選択されたバイト単位のメモリーセル群からデータが読み出される。具体的には、センスアンプSA0〜SA3が、選択されたメモリーセル群のメモリーセルに流れる検出電流と、リファレンス電流REFとを比較して、出力データ信号DO0〜DO3を出力する。
図5に不揮発性記憶装置10の詳細な他の構成例を示す。図5ではリードライト回路RWC1の構成が図3とは異なっている。具体的にはセンスアンプSA0、SA1の構成が異なっており、デュアルモードとシングルモードの動作が可能になっている。デュアルモードでは、図3と同様に、メモリーセルアレイMA1が各ビットデータとして相補データを記憶する。デュアルモードでの読み出し動作は、図3と同様の動作となる。即ち、メモリーセル群の隣り合うメモリーセルに流れる検出電流を各センスアンプSA0、SA1により比較することにより、データの読み出しが行われる。一方、シングルモードでの読み出し動作では、隣合うメモリーセルの一方のメモリーセルに流れる検出電流と、リファレンス電流とを、各センスアンプSA0、SA1により比較することにより、データの読み出しが行われる。
具体的には、メモリーセル群の第1のメモリーセルと第2のメモリーセルは、デュアルモードでは、互いに相補的な相補データを記憶し、シングルモードでは、別個のデータを記憶する。そしてデュアルモードでは、リードライト回路RWC1は、第1のメモリーセルに流れる第1の検出電流と第2のメモリーセルに流れる第2の検出電流を比較することで、第1、第2のメモリーセルに記憶される相補データを読み出す。一方、シングルモードでは、リードライト回路RWC1は、第1のメモリーセルに流れる第1の検出電流とリファレンス電流REFとを比較することで、第1のメモリーセルに記憶されるデータを読み出し、第2のメモリーセルに流れる第2の検出電流とリファレンス電流REFとを比較することで、第2のメモリーセルに記憶されるデータを読み出す。このようにすれば、書き換え回数の保証回数が多く、高いエンデュランス特性が要求される用途に対しては、不揮発性記憶装置10を第1のモードであるデュアルモードに設定することで、これに対応できるようになる。一方、エンデュランス特性よりも、大容量の記憶容量が要求される用途では、不揮発性記憶装置10を第2のモードであるシングルモードに設定することで、これに対応できるようになる。
以上のように本実施形態の不揮発性記憶装置10は、メモリーセルが配置されるメモリーセルアレイMA1と、ワード線及びソース線を駆動するドライバー回路DRC1と、メモリーセルアレイMA1に対するデータの書き込み及び読み出しを行うリードライト回路RWC1を含む。また不揮発性記憶装置10は、メモリーセルアレイMA1のメモリーセルと同一構造のメモリーセルが配置されるメモリーセルアレイMA2と、ワード線及びソース線を駆動するドライバー回路DRC2と、メモリーセルアレイMA2に対するデータの書き込み及び読み出しを行うリードライト回路RWC2を含む。
そしてドライバー回路DRC1は、メモリーセルアレイMA1に対してバイト単位の消去動作を行う。即ち、図3のA1〜A9に示すように、バイト単位のメモリーセル群に対して消去動作が行われる。一方、ドライバー回路DRC2は、メモリーセルアレイMA2に対してブロック単位の消去動作を行う。即ち図4のB1、B2、B3に示すように、図3のA1〜A9のバイト単位よりも大きなブロック単位のメモリーセル群に対して、消去動作が行われる。
このように本実施形態では、メモリーセルアレイMA2については、フラッシュメモリーのようにブロック単位での一括の消去動作を行う一方で、メモリーセルアレイMA1については、EEPROMのようにバイト単位での消去動作を行うことができる。例えば、アドレスを指定して、データを書き込む場合に、当該アドレスにより指定されるメモリーセル群に対する消去動作が行われ、消去動作後に当該メモリーセル群に対する1バイトのデータの書き込みが行われる。例えば図3において、アドレスADR0に1バイトのデータを書き込む場合には、ドライバー回路DRC1は、アドレスADR0に対応するA1のメモリーセル群に対する消去動作を行う。そして消去動作後に、リードライト回路RWC1が、A1のメモリーセル群に対して1バイトのデータを書き込む。
またアドレスADR1に1バイトのデータを書き込む場合には、ドライバー回路DRC1は、アドレスADR1に対応するA2のメモリーセル群に対する消去動作を行う。そして消去動作後に、リードライト回路RWC1が、A2のメモリーセル群に対して1バイトのデータを書き込む。アドレスADR2〜ADR8に対応するA3〜A9のメモリーセル群に対する消去動作及び書き込み動作も同様である。なお消去動作の前に、メモリーセルのしきい値を揃えるためのバイト単位の消去前書き込み動作を行う。そしてデータを読み出す場合には、ADR0〜ADR8の各アドレスにより指定されるA1〜A9のメモリーセル群から1バイトのデータを読み出す。一方、図4のメモリーセルアレイMA2については、通常のフラッシュメモリーと同様に、一括消去の消去動作が行われて、データの書き込みや読み出しが行われる。このようにすることで、1つの不揮発性記憶装置10を用いて、EEPROMの用途とフラッシュメモリーの用途の両方に対応できるようになる。例えばユーザデータ等についてはメモリーセルアレイMA1に書き込んで記憶し、ファームウェアのプログラム等については、メモリーセルアレイMA2に書き込んで記憶するというような使い方が可能になる。そしてメモリーセルアレイMA1のメモリーセルとメモリーセルアレイMA2のメモリーセルは、同一構造のメモリーセルであり、フラッシュメモリーに通常使用されるMONOS構造などのメモリーセルを用いることができる。従って、ユーザデータの使用記憶容量を増やすためにメモリーセルアレイMA1の記憶容量を増やした場合にも、回路面積の増大を最小限に抑えることが可能になる。
また本実施形態ではドライバー回路DRC1は、バイト単位の消去動作時に、バイト単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給する。図3のA1のメモリーセル群を例にとれば、ドライバー回路DRC1は、消去動作時に、バイト単位に対応するビット線群であるBL00、BL01、BL02、BL03・・・に接続されるA1のメモリーセル群のソース線SL00に対して、消去電圧となるソース線電圧VSL=VPPを供給する。A2のメモリーセル群を例にとれば、ドライバー回路DRC1は、消去動作時に、バイト単位に対応するビット線群であるBL01、BL11、BL12、BL13・・・に接続されるA2のメモリーセル群のソース線SL10に対して、消去電圧となるソース線電圧VSL=VPPを供給する。このようにすることで、メモリーセルアレイMA1に対するバイト単位での消去動作が可能になる。
一方、ドライバー回路DRC2は、ブロック単位の消去動作時に、ブロック単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給する。図4のB1のメモリーセル群を例にとれば、ドライバー回路DRC2は、消去動作時に、ブロック単位に対応するビット線群であるBL00〜BL23・・・に接続されるB1のメモリーセル群のソース線SL0に対して、消去電圧となるソース線電圧VSL=VPPを供給する。B2のメモリーセル群を例にとれば、ドライバー回路DRC2は、消去動作時に、ブロック単位に対応するビット線群であるBL00〜BL23・・・に接続されるB2のメモリーセル群のソース線SL1に対して、消去電圧となるソース線電圧VSL=VPPを供給する。このようにすることで、メモリーセルアレイMA2に対するブロック単位での消去動作が可能になる。
また本実施形態ではメモリーセルアレイMA1は、1バイトの第1のデータを記憶する第1のメモリーセル群と、1バイトの第2のデータを記憶する第2のメモリーセル群を含む。一例としては、図3のA1に示すメモリーセル群が第1のメモリーセル群であり、A2に示すメモリーセル群が第2のメモリーセル群である。なお本実施形態はこれに限定されず、例えばA1が第1のメモリーセル群となり、A3〜A9のいずれかが第2のメモリーセル群となってもよい。
そしてドライバー回路DRC1は、第1のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後にリードライト回路RWC1が、第1のメモリーセル群に第1のデータを書き込む。例えばアドレスADR0が指定されると、アドレスADR0に対応するA1の第1のメモリーセル群に対する消去動作が行われ、その後に第1のメモリーセル群に対する1バイトの第1のデータの書き込み動作が行われる。またドライバー回路DRC1は、第2のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後にリードライト回路RWC1が、第2のメモリーセル群に第2のデータを書き込む。例えばアドレスADR1が指定されると、アドレスADR1に対応するA2の第2のメモリーセル群に対する消去動作が行われ、その後に第2のメモリーセル群に対する1バイトの第2のデータの書き込み動作が行われる。このようにすれば、データの書き込み対象となるメモリーセル群に対してのみ、消去動作が行われるようになる。従って、データの書き込み対象以外のメモリーセル群に対して消去動作が無駄に行われてしまい、エンデュランス特性が劣化してしまうなどの事態を防止できる。
また本実施形態では、第1のメモリーセル群は、第1のデータの各ビットのデータとして、互いに相補的な相補データを記憶し、第2のメモリーセル群は、第2のデータの各ビットのデータとして、互いに相補的な相補データを記憶する。例えば第1のメモリーセル群の第1のメモリーセルは、第1のビットデータを記憶し、第1のメモリーセル群の第2のメモリーセルは、第1のビットデータの相補データとなる第2のビットデータを記憶する。例えば第1のメモリーセルが「0」を記憶する場合には、第2のメモリーセルは「1」を記憶し、第1のメモリーセルが「1」を記憶する場合には、第2のメモリーセルは「0」を記憶する。同様に、第2のメモリーセル群の第1のメモリーセルは、第3のビットデータを記憶し、第2のメモリーセル群の第2のメモリーセルは、第3のビットデータの相補データとなる第4のビットデータを記憶する。このように各ビットデータとして相補データを記憶することで、書き換え回数を増加させることが可能になり、エンデュランス特性の向上を図れる。例えばフラッシュメモリーは、EEPROMに比べて、書き換え回数が少ないという不利点がある。そして本実施形態では、フラッシュメモリーで用いられるメモリーセルが配置されるメモリーセルアレイMA1を、バイト単位でデータの書き込みが可能なEEPROMのように扱うことを可能にしている。従って、書き換え回数についても、EEPROMように、なるべく多いことが望ましく、各ビットデータとして相補データを記憶するようにすることで、このような要望に応えることが可能になる。
また本実施形態ではドライバー回路DRC1は、一端に消去電圧が供給され、第1のメモリーセル群の第1のソース線に消去電圧を供給する第1のスイッチ素子と、一端に消去電圧が供給され、第2のメモリーセル群の第2のソース線に消去電圧を供給する第2のスイッチ素子を含む。即ち、第2のスイッチ素子の一端には、第1のスイッチ素子の一端に供給される消去電圧と同じ電圧の消去電圧が供給される。図3のA1が第1のメモリーセル群であり、A2が第2のメモリーセル群である場合を例にとれば、第1のスイッチ素子はスイッチ素子SLSW0になり、第2のスイッチ素子はスイッチ素子SLSW1になる。例えば第1のスイッチ素子であるスイッチ素子SLSW0の一端には、消去電圧であるソース線電圧VSL=VPPが供給される。そしてスイッチ素子SLSW0は、A1のメモリーセル群の第1のソース線であるソース線SL00に対して、消去電圧であるソース線電圧VSL=VPPを供給する。具体的にはスイッチ素子SLDR00を介してソース線SL00にソース線電圧VSL=VPPを供給する。また第2のスイッチ素子であるスイッチ素子SLSW1の一端には、消去電圧であるソース線電圧VSL=VPPが供給される。そしてスイッチ素子SLSW1は、A2のメモリーセル群の第2のソース線であるソース線SL10に対して、消去電圧であるソース線電圧VSL=VPPを供給する。具体的にはスイッチ素子SLDR10を介してソース線SL10にソース線電圧VSL=VPPを供給する。
このように、スイッチ素子SLSW0、SLSW1などの第1、第2のスイッチ素子を設ければ、バイト単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給して、当該メモリーセル群に対する消去動作を行うことが可能になる。これによりバイト単位でのメモリーセル群の消去動作が可能になる。
また本実施形態ではドライバー回路DRC1は、一端が第1のスイッチ素子の他端に接続され、他端が第1のソース線に接続され、第1のワード線選択信号がアクティブになったときにオンになる第3のスイッチ素子と、一端が第2のスイッチ素子の他端に接続され、他端が第2のソース線に接続され、第1のワード線選択信号がアクティブになったときにオンになる第4スイッチ素子を含む。
例えば上述のように、第1、第2のスイッチ素子が、各々、スイッチ素子SLSW0、SLSW1である場合には、第3のスイッチ素子はスイッチ素子SLDR00であり、第4のスイッチ素子はスイッチ素子SLDR10である。即ち、第3のスイッチ素子であるスイッチ素子SLDR00の一端は、第1のスイッチ素子であるスイッチ素子SLSW0の他端に接続され、スイッチ素子SLDR00の他端は、A1のメモリーセル群の第1のソース線であるソース線SL00に接続される。そしてスイッチ素子SLDR00は、第1のワード線選択信号であるワード線選択信号WLSEL0がアクティブになったときにオンになる。即ちワード線選択信号WLSEL0が、アクティブなレベルであるHレベルになったときに、スイッチ素子SLDR00がオンになり、スイッチ素子SLDR00を介してソース線SL00にソース線電圧VSL=VPPが供給される。また第4のスイッチ素子であるスイッチ素子SLDR10の一端は、第2のスイッチ素子であるスイッチ素子SLSW1の他端に接続され、スイッチ素子SLDR10の他端は、A2のメモリーセル群の第2のソース線であるソース線SL10に接続される。そしてスイッチ素子SLDR10は、第1のワード線選択信号であるワード線選択信号WLSEL0がアクティブになったときにオンになる。即ちワード線選択信号WLSEL0がHレベルになったときに、スイッチ素子SLDR10がオンになり、スイッチ素子SLDR10を介してソース線SL10にソース線電圧VSL=VPPが供給される。
このようにスイッチ素子SLDR00、SLDR10などの第3、第4のスイッチ素子を設ければ、スイッチ素子SLSW0、SLSW1などの第1、第2のスイッチ素子からのソース線電圧VSL=VPPを、A1、A2のメモリーセル群のソース線SL00、SL10に対して供給できるようになる。これによりバイト単位でのメモリーセル群の消去動作が可能になる。
図6は前述したEEPROMエミュレーションの手法の説明図である。図6では、1ブロックが、各々が1バイトの第1〜第4の領域により構成され、合計で4バイトの領域である場合を示している。まず初めにブロック消去を行い、ブロックの第1〜第4の領域をブランク領域にする。そして書き換えの1回目では、ブロックのブランク領域である第1の領域にデータAを書き込む。書き換えの2回目では、第1の領域を無効化し、ブロックのブランク領域である第2の領域にデータBを書き込む。同様に、書き換えの3回目、4回目では、各々、第2、第3の領域を無効化し、ブロックのブランク領域である第3、第4の領域にデータC、データDを書き込む。第1〜第4の領域の全てにデータが書き込まれると、再度、ブロック消去を行い、第1〜第4の領域をブランク領域にする。図6では、ブロックに4つのデータA〜データDを書き込んでいるが、ブロックのメモリーセルに対しては、実際には1回の書き換えしか行われていない。つまり、図6のEEPROMエミュレーションを行うことで、書き換え回数の保証回数を4倍に増やすことができる。
図7はEEPROMエミュレーションの動作を説明する図である。MCはメモリーセルであり、SA0〜SA7はセンスアンプである。太線の部分が消去単位である。EEPROMエミュレーションでは、余分にメモリーセルを搭載しておき、書き換えの毎にデータの書き込み領域の切り替えを行う。そしてセンスアンプSA0〜SA7が、メモリーセルMCに流れる検出電流とリファレンス電流REFとを比較することで、データの読み出しを行う。
しかしながら、EEPROMエミュレーションによりEEPROMと同等の書き込み回数を保証しようとすると、メモリーセルの数を増やす必要がある。図6の例では4倍の個数のメモリーセルが必要になってしまう。例えばフラッシュメモリーの書き換え回数が1000回であるときに、100000回の書き換え回数を保証するためには、100倍の個数のメモリーセルが必要になってしまい、回路面積が大幅に増加してしまう。
これに対して本実施形態では、フラッシュメモリーで用いられるメモリーセルが配置されるメモリーセルアレイMA1を分割し、消去単位自体をバイト単位にしている。そして、EEPROMエミュレーションのようにメモリーセルを書き換え回数分だけ余分に搭載するのではなく、相補セル構成とすることで、書き換え回数の保証回数を増加させている。このように書き換え回数の保証回数を増加させることで、メモリーセルアレイMA1をEEROMのように使用できるようになる。そして、EEPROMエミュレーションのような回路面積の大幅な増加についても防止できる。例えば相補セル構成とすることで、メモリーセルの数は2倍になるが、書き換え回数の改善効果は2倍以上あり、予備セルを設ける手法よりも効率が良いという利点がある。
また本実施形態では、消去単位自体をバイト単位にしているため、EEPROMエミュレーションのように、データの書き込み領域を無効化するなどの煩雑な処理が不要になる。また本実施形態によれば、同じソース線に接続されるメモリーセルの個数を少なくできる。例えば図3のソース線SL00〜SL22の各々に接続されるメモリーセルの個数を、ブロック単位で消去動作を行うフラッシュメモリーに比べて少なくできる。従って、ライトディスターブの影響が抑制され、消去時や書き込み時のメモリーセルのしきい値を揃えやすいという利点がある。
図8は本実施形態の不揮発性記憶装置10の動作説明図である。図8に示すように本実施形態では相補セル構成となっており、1バイトのデータを記憶するのに16個のメモリーセルMCを用いる。そして消去動作の際には、これらの16個のメモリーセルMCの消去が行われ、バイト単位の消去動作が行われている。相補セル構成であるため、2倍の個数のメモリーセルを搭載する必要があるが、書き換えるのは常に同じメモリーセルになる。そして図8に示すように、センスアンプSA0〜SA7の各々が、2つのメモリーセルで1ビットのデータを出力し、これにより8ビットのデータであるD0〜D7が読み出される方式となっている。
また本実施形態では、メモリーセルアレイMA1の各メモリーセル群が、1バイトのデータを記憶すると共に、当該データの誤り訂正符号を記憶し、この誤り訂正符号を用いて、記憶されたデータの誤り訂正を行うようにしている。このようにすることで書き換え回数の保証回数を更に上昇させることが可能になる。
具体的には後述の図11に示すように、不揮発性記憶装置10は誤り訂正回路54を含む。例えばEEPROMマクロ30は制御回路50を含み、誤り訂正回路54は制御回路50に設けられる。またメモリーセルアレイMA1の第1のメモリーセル群は、第1のデータと、第1のデータの第1の誤り訂正符号とを記憶する。メモリーセルアレイMA1の第2のメモリーセル群は、第2のデータと、第2のデータの第2の誤り訂正符号とを記憶する。例えば図3のA1の第1のメモリーセル群が、1バイトの第1のデータと、第1のデータの誤り訂正符号である第1の誤り訂正符号を記憶する。またA2の第2のメモリーセル群が、1バイトの第2のデータと、第2のデータの誤り訂正符号である第2の誤り訂正符号を記憶する。第1の誤り訂正符号は、図11のECCデータ生成回路52が第1のデータに基づき生成して、第1のメモリーセル群により第1のデータと共に記憶される。第2の誤り訂正符号は、ECCデータ生成回路52が第2のデータに基づき生成して、第2のメモリーセル群により第2のデータと共に記憶される。そして誤り訂正回路54は、第1のメモリーセル群から読み出した第1のデータに対して、第1の誤り訂正符号に基づいて誤り訂正を行い、第2のメモリーセル群から読み出した第2のデータに対して、第2の誤り訂正符号に基づいて誤り訂正を行う。例えば1バイトのデータに対して4ビットの誤り訂正符号を付加することで、1ビットのデータの誤り訂正が可能になる。
誤り訂正は、ECCを使用して、メモリーセルに誤った値が記憶されていることを検出し、正しい値に訂正する処理である。ECCは、データの誤りを自動的に訂正できるように付加した冗長符号である。誤り訂正の処理としては、例えばハミング符号やCRC(Cyclic Redundancy Check)を用いた処理などがある。ハミング符号は、情報に冗長ビットを付加する誤り検出訂正方式の1つであり、2ビットの誤りを検出し、1ビットの誤りを訂正することができる。CRCは、一定の生成多項式による除算の余りを検査用の冗長ビットとする方式である。
図9は、誤り訂正符号であるECC(Error Correcting Code)を付加する本実施形態の手法についての説明図である。本実施形態では書き換え単位に対してECCの情報を付加する。例えば図9では、相補セル構成の16個のメモリーセルMCにより1バイトのデータを記憶すると共に、相補セル構成の8個のメモリーセルMCにより4ビットのECCを記憶している。そしてセンスアンプSA0〜SA7を用いて、データ記憶用の16個のメモリーセルMCから、1バイトのデータであるD0〜D7を読み出す。またセンスアンプSA8〜SA11を用いて、ECC記憶用の8個のメモリーセルMCから、4ビットのECCであるECC0〜ECC3を読み出す。そしてECC0〜ECC3を用いて、D0〜D7の誤り検出や誤り訂正を行う。ECCは、一般的には不良率の低減を目的としたものであるが、本実施形態では、ECCを用いて、書き換え回数の改善を図っている。例えば8ビットのデータの1ビットの誤り訂正を行う場合には、4ビットのECCが必要になる。従って、ECCを付加すると、1.5倍の数のメモリーセルが必要になるが、書き換え回数の改善を考慮すると、回路面積の増加以上の効果が得られる。
図10はECCを用いることによる書き換え回数の向上についての説明図である。図10のC1はECCを用いない場合の不良率を示しており、C2はECCを用いた場合の不良率を示している。ECCを用いることで不良率を低減できる。そしてC1、C2の特性ラインと許容不良率との交点が、書き込み回数の許容回数である上限回数になる。図10に示すようにECCを用いることで、書き込み回数の上限回数を増やすことができる。
図11はECCを用いた場合の不揮発性記憶装置10の回路構成例である。図11では、メモリーセルアレイMA1を有するEEPROMマクロ30に対して制御回路50を設けている。制御回路50は、ドライバー回路DRC1やリードライト回路RWC1の制御などを行うロジック回路である。制御回路50は、ECCのデータの生成を行うECCデータ生成回路52と、ECCに基づいて誤り訂正を行う誤り訂正回路54と、消去・書き換えシーケンサー56と、メモリーインターフェース58を含む。
メモリーセルアレイMA1の各メモリーセル群には、ユーザデータである1バイトのデータに対して、4ビットのECCのデータが付加されて記憶される。このメモリーセルアレイMA1の消去動作や書き換え動作は、消去・書き換えシーケンサーにより制御される。またメモリーインターフェース58は、EEPROM30とプロセッサー110との間のインターフェース処理を行う。プロセッサー110は、例えばCPUであり、具体的には図16のマイクロコンピューター100のCPUコアである。
プロセッサー110は、書き込みアドレスを指定して、当該アドレスに書き込む1バイトのデータDIN[7:0]をEEPROMマクロ30に出力する。ECCデータ生成回路52は、データDIN[7:0]に基づいてECCのデータを生成する。そして、データDIN[7:0]及びECCのデータは、プロセッサー110により指示されたアドレスに対応するメモリーセル群に書き込まれる。またプロセッサー110は、読み出しアドレスを指定して、EEPROMマクロ30からのデータの読み出しを行う。この場合には、当該アドレスにより指定されるメモリーセルアレイMA1のメモリーセル群から、ユーザデータ及びECCのデータが読み出される。誤り訂正回路54は、読み出されたECCに基づいて、ユーザデータの誤り訂正を行う。これにより、誤り訂正後の1バイトのデータDOUT[7:0]がプロセッサー110に出力されるようになる。
図11では、相補セル構成にしたり、ECCを用いることで、書き換え回数の向上とデータ保持特性の向上を図っている。またECCを用いることで信頼性も向上できる。そして図11では、EEPROMマクロ30は、CPUであるプロセッサー110側から見て、EEPROMのように動作するメモリーインターフェース58を備えている。例えばプロセッサー110は、データを書き込む場合には、書き込みアドレスを指定して、書き込むデータDIN[7:0]を出力すればよい。例えば、EEPROMマクロ30は、レディー又はビジーを知らせる信号RDY/BUSYにより、書き換え等の終了をプロセッサー110に知らせる。またプロセッサー110は、データを読み出す場合には、読み出しアドレスを指定することで、対応する1バイトのデータDOUT[7:0]を読み出すことができる。従って、プロセッサー110側は、フラッシュメモリーで必要な消去動作などを意識しないで済み、例えばライトコマンドを発行することなどによりデータを書き換えることが可能になる。従ってプロセッサー110は、EEPROMマクロ30を、あたかも本当のEEPROMのように扱うことが可能になり、EEPROMとフラッシュメモリーが混載されて使用可能な不揮発性記憶装置10を実現できるようになる。
図12は本実施形態の不揮発性記憶装置10の全体的な回路構成例である。図10では、不揮発性記憶装置10は、EEPROMマクロ30、フラッシュメモリーマクロ40、ロジック電源回路60、昇圧回路62を含む。
EEPROMマクロ30は、メモリーセルアレイMA1、ドライバー回路DRC1、リードライト回路RWC1、制御回路50を含む。フラッシュメモリーマクロ40は、メモリーセルアレイMA2、ドライバー回路DRC2、リードライト回路RWC2、制御回路51を含む。EEPROMマクロ30及びフラッシュメモリーマクロ40は、不揮発性記憶装置10である集積回路装置のマクロブロックである。マクロブロックは、ハードウェアーマクロとも呼ばれ、マクロブロックを構成する回路ブロックが集積回路装置であるIC上において集積してレイアウト配置されるブロックである。ロジック電源回路60はロジック電源電圧を生成して、EEPROMマクロ30、フラッシュメモリーマクロ40に供給する。昇圧回路62は、例えばチャージポンプなどの昇圧動作を行って、昇圧電圧である高電圧を生成して、EEPROMマクロ30、フラッシュメモリーマクロ40に供給する。
例えば前述したEEPROMエミュレーションでは、EEPROMエミュレーションを実行するためのプログラムをRAMにロードして記憶する必要があり、RAMのユーザー使用記憶容量が減少してしまうという問題がある。これに対して、本実施形態では、EEPROMマクロ30、フラッシュメモリーマクロ40というように、EEPROMを擬似的に実現するマクロブロックと、フラッシュメモリーのマクロブロックとが、ハードウェアーとして設けられている。従って、RAMのユーザー使用記憶容量が減少してしまうという上述の問題の発生を防止できる。また、あたかも本当のEEPROMとフラッシュメモリーとが混載しているかのように不揮発性記憶装置10を取り扱うことが可能になり、利便性を向上できる。またEEPROMマクロ30とフラッシュメモリーマクロ40を、ハードウェアーとして別個に同時に使用できる。従って、例えばプロセッサー110が、フラッシュメモリーマクロ40に記憶されているプログラムの処理を実行しながら、その処理結果をEEPROMマクロ30に書き込むというような同時処理が可能になるという利点がある。
また本実施形態では図12に示すように、不揮発性記憶装置10は、昇圧動作を行って、消去及び書き換え用の電圧を生成する昇圧回路62を含む。そして昇圧回路62は、ドライバー回路DRC1及びドライバー回路DRC2に、消去及び書き換え用の電圧を供給する。具体的には昇圧回路62は、外部電源に基づいてチャージポンプ等の昇圧動作を行って、高電圧である昇圧電圧を生成する。そして昇圧回路62は、生成された昇圧電圧を、消去及び書き換え用の電圧として、EEPROMマクロ30、フラッシュメモリーマクロ40に供給する。EEPROMマクロ30のドライバー回路DRC1、フラッシュメモリーマクロ40のドライバー回路DRC2は、昇圧回路62からの昇圧電圧に基づいて、消去動作や書き込み動作を行う。昇圧電圧である消去及び書き換え用の電圧は、例えば図3、図4、図5のソース線電圧VSL、ワード線電圧VWLであり、例えばロジック電源電圧よりも高い7.5V等の高電圧である。
本実施形態では、メモリーセルアレイMA1とメモリーセルアレイMA2には、同一構造のメモリーセルが配置される。従って、EEPROMマクロ30とフラッシュメモリーマクロ40とで、同一の電源電圧を使用することが可能になる。即ち、昇圧回路62からの消去及び書き換え用の電圧を、EEPROMマクロ30とフラッシュメモリーマクロ40とで共用でき、それぞれの専用電源が不要になるという利点がある。これにより、例えば2つの昇圧回路62を設ける必要がなくなり、回路面積の小規模化等を図れる。
また図12に示すように本実施形態の不揮発性記憶装置10は、メモリーセルアレイMA1の複数のメモリーセルのベリファイ動作を行うベリファイ回路VRC1と、メモリーセルアレイMA2の複数のメモリーセルのベリファイ動作を行うベリファイ回路VRC2を含む。ベリファイ回路VRC1、ベリファイ回路VRC2は、各々、第1のベリファイ回路、第2のベリファイ回路であり、ベリファイシーケンサーなどにより実現される。ベリファイ動作では、例えばメモリーセルに書き込んだデータが正常か否かを確認するために、メモリーセルに書き込んだデータを読み出して、書き込みデータと比較する。具体的にはベリファイ回路VRC1、ベリファイ回路VRC2は、書き込み動作や消去動作を行う際に、都度、ベリファイ動作を行い、メモリーセルのしきい値を確認し、必要なしきい値レベルに達したら、そこで書き込み動作や消去動作を停止して、過剰に電荷が注入されないような制御を行う。このようにすることで、メモリーセルのしきい値の適切な制御が可能になり、メモリーセルのしきい値の劣化が抑制され、書き換え回数を向上できる。
そして、このようなベリファイ動作はフラッシュメモリーにおいて行われ、EEPROMにおいて行われないのが一般的である。この点、本実施形態では図12に示すように、EEPROMマクロ30とフラッシュメモリーマクロ40の両方に、ベリファイ回路VRC1、ベリファイ回路VRC2を設けている。そしてフラッシュメモリーとして用いられるメモリーセルアレイMA2に対しては、ベリファイ回路VRC2がベリファイ動作を行う。一方、擬似的なEEPROMとして用いられるメモリーセルアレイMA1に対しても、ベリファイ回路VRC1がベリファイ動作を行う。即ちEEPROMに対しては通常はベリファイ動作は行われないが、本実施形態では、擬似的なEEPROMとして用いられるメモリーセルアレイMA1に対してベリファイ動作を行う。このようにすることで、メモリーセルのしきい値の劣化が抑制され、書き換え回数を向上できるようになり、書き込み回数の保証回数を、通常のEEPROMの保証回数に近づけることが可能になる。
次に図13、図14を用いて本実施形態の効果について説明する。図13、図14は、メモリーセルの繰り返し書き換えに伴うしきい値の変化を示す図である。VTHWCは、書き込み状態のメモリーセルのしきい値であり、繰り返し書き換えに伴いしきい値VTHWCは低下して行く。VTHECは、消去状態のメモリーセルのしきい値であり、繰り返し書き換えに伴いしきい値VTHECは上昇して行く。ここで書き込み状態のメモリーセルは「0」を記憶しているメモリーセルであり、消去状態のメモリーセルは「1」を記憶しているメモリーセルである。
メモリーセルのデータの読み出し判定は、読み出し判定レベルLVDTを用いて行う。そして書き込み状態のメモリーセル及び消去状態のメモリーセルには、読み分けに必要なマージンレベルであるしきい値レベルLVMWC、LVMECがある。例えば書き込み状態のメモリーセルのしきい値VTHWCが、しきい値レベルLVMWCを下回ると、読み出し判定ができなくなり、以降の書き換えは不可になる。また消去状態のメモリーセルのしきい値VTHECが、しきい値レベルLVMECを上回ると、読み出し判定ができなくなり、以降の書き換えは不可になる。即ち、書き込み状態のメモリーセルについては、そのしきい値VTHWCが、読み出し判定レベルLVDTに対してF1に示すマージンを有するしきい値レベルLVMWCに達するまで、書き換えが可能になる。消去状態のメモリーセルについては、そのしきい値VTHECが、読み出し判定レベルLVDTに対してF2に示すマージンを有するしきい値レベルLVMECに達するまで、書き換えが可能になる。従って、図13では、F3の回数範囲でメモリーセルの書き換えが可能であり、F3の回数範囲を越えるような書き込み回数は不可となる。
例えば前述のEEPROMエミュレーションの手法では、予備セルに切り替えながら使用することで、個々のメモリーセルの書き換え頻度を減らして、メモリーセルのしきい値が劣化しない範囲で使用している。一方、本実施形態においては、個々のメモリーセルのしきい値の劣化特性は変わらないが、相補セル構成を採用しているため、図14に示すように、メモリーセルのしきい値の劣化が更に進んだ状態でも読み分けが可能になる。即ち相補セルを採用しない構成では、メモリーセルに流れる検出電流とリファレンス電流との比較により読み出し判定を行う。このため図13のF3に示す回数範囲でしか書き換えができない。これに対して相補セル構成では、書き込み状態のメモリーセルに流れる検出電流と、消去状態のメモリーセルに流れる検出電流とを比較する。即ち、「0」を記憶しているメモリーセルに流れる検出電流と、「1」を記憶しているメモリーセルに流れる検出電流とを比較する。従って図14のF4に示すように、少ないしきい値差でも読み分けが可能となり、これにより、図13に比べて書き込み回数の保証回数を上昇できる。即ち、個々のメモリーセルのしきい値の劣化特性については従来例と同じ特性であっても、より多くの回数の書き換えが許容される。
また本実施形態では、メモリーセルアレイMA1の複数のメモリーセル及びメモリーセルアレイの複数のメモリーセルアレイMA2は、同一構造のメモリーセルになっているが、このメモリーセルの構造は例えばMONOS構造である。
図15にMONOS構造のメモリーセル500の一例を示す。MONOS構造は、SONOS(Silicon Oxide Nitride Oxide Silicon)構造とも呼ばれるものである。図15のメモリーセル500は、半導体層である半導体基板510と、ソースドレイン領域520と、第1のゲート絶縁層530と、ゲート電荷蓄積層540と、第2のゲート絶縁層550と、ゲート導電層560と、絶縁層570を有する。ソースドレイン領域520の一方はソース線SLに接続され、他方はビット線BLに接続される。ゲート導電層560はワード線WLに接続される。ゲート電荷蓄積層540は、例えばSi3N4層などの窒化シリコン層により形成され、ゲート導電層560は、例えばポリシリコン層で形成される。また第1のゲート絶縁層530、第2のゲート絶縁層550及び絶縁層570は、例えばSiO2層である酸化シリコン層により形成される。これによりMONOS構造が実現される。MONOS構造のメモリーセル500では、チャネルを走行する電子の一部がホットエレクトロンとなり、第1のゲート絶縁層530の障壁を越えて、ゲート電荷蓄積層540に捕獲されることで、データの書き込みが行われる。即ち、ゲート電荷蓄積層540にトラップされた電荷の有無によって、メモリーセル500のしきい値が変化することで、記憶されたデータの0、1を判定する。
なおメモリーセルアレイMA1、MA2のメモリーセルはフローティングゲート構造のメモリーセルであってもよい。フローティングゲート構造のメモリーセルでは、半導体基板の表面にソース領域及びドレイン領域が形成されると共に、半導体基板上にトンネル酸化膜を介してフローティングゲートが形成される。そしてフローティングゲート上に絶縁膜を介してコントロールゲートが形成される。なお、フローティングゲート構造などの同一構造のメモリーセルを用いる場合に、メモリーセルアレイMA1に配置されるメモリーセルは、メモリーセルアレイMA2に配置されるメモリーセルに比べて、高耐圧のメモリーセルにしてもよい。この場合にはメモリーセルアレイMA1のメモリーセルを形成するための工程として、高耐圧デバイスを形成するための工程を追加してもよい。このようにメモリーセルアレイMA1に配置されるメモリーセルを高耐圧にすることで、消去用や書き換え用の電圧として、より高い電圧を印加できるようになり、メモリーセルアレイMA1での書き換え回数の保証回数を更に増やすことが可能になる。
3.マイクロコンピューター、電子機器
図16に本実施形態の不揮発性記憶装置10を含むマイクロコンピューター100の構成例を示す。本実施形態のマイクロコンピューター100は、図1〜図4等で説明した本実施形態の不揮発性記憶装置10と、データ処理を行うプロセッサー110を含む。またマイクロコンピューター100は、RAM120、インターフェース回路122、電源回路124、リセット回路126、タイマー128などを含むことができる。プロセッサー110は、CPUコアであり、各種のデータ処理を実行する。不揮発性記憶装置10は、EEPROM及びフラッシュメモリーとして使用可能な記憶装置となっている。例えばファームウェアのプログラムなどについては、不揮発性記憶装置10のメモリーセルアレイMA2に記憶し、ユーザデータなどについては、不揮発性記憶装置10のメモリーセルアレイMA1に記憶する。そしてプロセッサー110は、不揮発性記憶装置10に記憶されたプログラムやデータに基づいて各種の処理を実行する。RAM120は、プロセッサー110等が使用するデータが記憶され、例えばプロセッサー110のワークメモリーとして機能する。インターフェース回路122は、I2C(Inter Integrated Circuit)、SPI(Serial Peripheral Interface)、UART(Universal Asynchronous Receiver/Transmitter)などのインターフェースを実現する回路である。電源回路124は、マイクロコンピューター100等が使用する各種の電源電圧を生成する回路である。リセット回路126は、例えばパワーオンリセットなどの処理を行う回路である。タイマー128は、8ビットタイマー、16ビットタイマー、計時タイマー、ウォッチドッグタイマーなどを実現する回路である。
図16に本実施形態の不揮発性記憶装置10を含むマイクロコンピューター100の構成例を示す。本実施形態のマイクロコンピューター100は、図1〜図4等で説明した本実施形態の不揮発性記憶装置10と、データ処理を行うプロセッサー110を含む。またマイクロコンピューター100は、RAM120、インターフェース回路122、電源回路124、リセット回路126、タイマー128などを含むことができる。プロセッサー110は、CPUコアであり、各種のデータ処理を実行する。不揮発性記憶装置10は、EEPROM及びフラッシュメモリーとして使用可能な記憶装置となっている。例えばファームウェアのプログラムなどについては、不揮発性記憶装置10のメモリーセルアレイMA2に記憶し、ユーザデータなどについては、不揮発性記憶装置10のメモリーセルアレイMA1に記憶する。そしてプロセッサー110は、不揮発性記憶装置10に記憶されたプログラムやデータに基づいて各種の処理を実行する。RAM120は、プロセッサー110等が使用するデータが記憶され、例えばプロセッサー110のワークメモリーとして機能する。インターフェース回路122は、I2C(Inter Integrated Circuit)、SPI(Serial Peripheral Interface)、UART(Universal Asynchronous Receiver/Transmitter)などのインターフェースを実現する回路である。電源回路124は、マイクロコンピューター100等が使用する各種の電源電圧を生成する回路である。リセット回路126は、例えばパワーオンリセットなどの処理を行う回路である。タイマー128は、8ビットタイマー、16ビットタイマー、計時タイマー、ウォッチドッグタイマーなどを実現する回路である。
本実施形態の不揮発性記憶装置10が設けられたマイクロコンピューター100によれば、プロセッサー110が、EEPROMやフラッシュメモリーとして機能する不揮発性記憶装置10を用いた各種の処理を実現できるようになる。
図17に本実施形態の不揮発性記憶装置10を含む電子機器300の構成例を示す。電子機器300は、本実施形態の不揮発性記憶装置10を有するマイクロコンピューター100と、表示部310と、メモリー320と、操作インターフェース330と、通信インターフェース340を含むことができる。なお図17では、本実施形態の不揮発性記憶装置10がマイクロコンピューター100に設けられているが、不揮発性記憶装置10は、マイクロコンピューター100の外部に設けられていてもよい。例えばメモリー320として不揮発性記憶装置10を用いてもよい。電子機器300の具体例としては、例えばメーターパネルなどのパネル機器やカーナビゲーションシステム等の車載機器、ジャイロセンサーや加速度センサーなどのセンサーを有するセンサー機器、プロジェクター、ヘッドマウントディスプレイ、印刷装置、携帯情報端末、携帯型ゲーム端末、ロボット、或いは情報処理装置などの種々の電子機器がある。
処理装置であるマイクロコンピューター100は、電子機器300の制御処理や、種々の信号処理等を行う。表示部310は、例えば液晶パネルや有機ELパネルなどにより実現できる。表示部310はタッチパネルであってもよい。メモリー320は、例えば操作インターフェース330や通信インターフェース340からのデータを記憶したり、或いは、マイクロコンピューター100のワークメモリーとして機能する。メモリー320は、例えばRAMやROM等の半導体メモリー、或いはハードディスクドライブ等の磁気記憶装置により実現できる。操作インターフェース330は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば操作インターフェース330は、ボタンやマウスやキーボード、或いはタッチパネル等により実現できる。通信インターフェース340は、画像データや制御データの通信を行うインターフェースである。通信インターフェース340の通信処理は、有線の通信処理であってもよいし、無線の通信処理であってもよい。
以上に説明したように本実施形態の不揮発性記憶装置は、電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置される第1のメモリーセルアレイと、第1のメモリーセルアレイのワード線及びソース線を駆動する第1のドライバー回路と、第1のメモリーセルアレイのビット線に接続され、第1のメモリーセルアレイに対してデータの書き込み及び読み出しを行う第1のリードライト回路を含む。また不揮発性記憶装置は、電気的にデータの書き込み及び消去が可能であり、不揮発性の複数のメモリーセルが配置される第2のメモリーセルアレイと、第2のメモリーセルアレイのワード線及びソース線を駆動する第2のドライバー回路と、第2のメモリーセルアレイのビット線に接続され、第2のメモリーセルアレイに対してデータの書き込み及び読み出しを行う第2のリードライト回路を含む。第2のメモリーセルアレイには、第1のメモリーセルアレイの複数のメモリーセルと同一構造の不揮発性の複数のメモリーセルが配置される。そして第1のドライバー回路は、第1のメモリーセルアレイに対してバイト単位の消去動作を行い、第2のドライバー回路は、第2のメモリーセルアレイに対してバイト単位よりも大きなブロック単位の消去動作を行う。
本実施形態によれば、同一のメモリー構造の不揮発性のメモリーセルが配置される第1、第2のメモリーセルアレイが設けられる。そして第1のメモリーセルアレイに対応して、第1のドライバー回路及び第1のリードライト回路が設けられ、第2のメモリーセルアレイに対応して、第2のドライバー回路及び第2のリードライト回路が設けられる。そして第1のドライバー回路は、第1のメモリーセルアレイに対してバイト単位の消去動作を行う一方で、第2のドライバー回路は、第2のメモリーセルアレイに対してブロック単位の消去動作を行う。このようにすれば、第1のメモリーセルアレイについてはEEPROMのように用いることができ、第2のメモリーセルアレイについてはフラッシュメモリーのように用いることが可能になる。そして第1、第2のメモリーセルアレイのメモリーセルとして同一構造のメモリーセルが用いられるため、回路の小面積化や低コスト化などを実現できる。従って、回路の小面積化等を実現しながらEEPROMとフラッシュメモリーの両方の用途に対応できる不揮発性記憶装置等の提供が可能になる。
また本実施形態では、第1のドライバー回路は、バイト単位の消去動作時に、バイト単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給し、第2のドライバー回路は、ブロック単位の消去動作時に、ブロック単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給してもよい。
このようにすれば、第1のメモリーセルアレイに対するバイト単位での消去動作が可能になると共に、第2のメモリーセルアレイに対するブロック単位での一括消去動作が可能になる。
また本実施形態では、第1のメモリーセルアレイは、1バイトの第1のデータを記憶する第1のメモリーセル群と、1バイトの第2のデータを記憶する第2のメモリーセル群と、を含んでもよい。そして第1のドライバー回路は、第1のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後に第1のリードライト回路が、第1のメモリーセル群に第1のデータを書き込み、第1のドライバー回路は、第2のメモリーセル群に対してバイト単位の消去動作を行い、消去動作後に第1のリードライト回路が、第2のメモリーセル群に第2のデータを書き込んでもよい。
このようにすれば、第1のメモリーセル群に対するバイト単位での消去動作後に、第1のメモリーセル群に対して、1バイトの第1のデータを書き込むことが可能になる。また第2のメモリーセル群に対するバイト単位での消去動作後に、第2のメモリーセル群に対して、1バイトの第2のデータを書き込むことが可能になる。
また本実施形態では、第1のメモリーセル群は、第1のデータの各ビットのデータとして、互いに相補的な相補データを記憶し、第2のメモリーセル群は、第2のデータの各ビットのデータとして、互いに相補的な相補データを記憶してもよい。
このように各ビットデータとして相補データを記憶することで、書き換え回数を増加させることが可能になり、エンデュランス特性の向上を図れるようになる。
また本実施形態は、誤り訂正回路を含み、第1のメモリーセル群は、第1のデータと、第1のデータの第1の誤り訂正符号とを記憶し、第2のメモリーセル群は、第2のデータと、第2のデータの第2の誤り訂正符号とを記憶してもよい。そして誤り訂正回路は、第1のメモリーセル群から読み出した第1のデータに対して、第1の誤り訂正符号に基づいて誤り訂正を行い、第2のメモリーセル群から読み出した第2のデータに対して、第2の誤り訂正符号に基づいて誤り訂正を行ってもよい。
このようにすれば、第1のメモリーセルアレイのメモリーセルに誤った値が記憶された場合にも、これを訂正できるようになり、第1のメモリーセルアレイの書き換え回数の改善を図れる。
また本実施形態では、第1のドライバー回路は、一端に消去電圧が供給され、第1のメモリーセル群の第1のソース線に消去電圧を供給する第1のスイッチ素子と、一端に消去電圧が供給され、第2のメモリーセル群の第2のソース線に消去電圧を供給する第2のスイッチ素子を含んでもよい。
このような第1、第2のスイッチ素子を設ければ、バイト単位に対応するビット線群に接続される第1、第2のメモリーセル群の第1、第2のソース線に対して消去電圧を供給して、第1、第2のメモリーセル群に対する消去動作を行うことが可能になり、バイト単位での消去動作が可能になる。
また本実施形態では、第1のドライバー回路は、一端が第1のスイッチ素子の他端に接続され、他端が第1のソース線に接続され、第1のワード線選択信号がアクティブになったときにオンになる第3のスイッチ素子と、一端が第2のスイッチ素子の他端に接続され、他端が第2のソース線に接続され、第1のワード線選択信号がアクティブになったときにオンになる第4スイッチ素子を含んでもよい。
このような第3、第4のスイッチ素子を設ければ、第1、第2のスイッチ素子からの消去電圧を、第1のワード線選択信号によりオンになった第3、第4のスイッチ素子を介して、第1、第2のメモリーセル群の第1、第2のソース線に供給できるようになり、バイト単位での消去動作が可能になる。
また本実施形態では、昇圧動作を行って、消去及び書き換え用の電圧を生成する昇圧回路を含み、昇圧回路は、第1のドライバー回路及び第2のドライバー回路に、消去及び書き換え用の電圧を供給してもよい。
このようにすれば、第1、第2のドライバー回路に用いられる消去及び書き換え用の電圧を生成する昇圧回路を、第1、第2のメモリーセルアレイで共用できるようになり、回路の小規模化等を図れるようになる。
また本実施形態では、第1のメモリーセルアレイの複数のメモリーセルのベリファイ動作を行う第1のベリファイ回路と、第2のメモリーセルアレイの複数のメモリーセルのベリファイ動作を行う第2のベリファイ回路を含んでもよい。
このようにすれば、メモリーセルのしきい値の劣化が抑制され、書き換え回数を向上できるようになり、例えば第1のメモリーセルアレイでの書き込み回数の保証回数を、通常のEEPROMの保証回数に近づけることが可能になる。
また本実施形態では、第1のメモリーセルアレイの複数のメモリーセル及び第2のメモリーセルアレイの複数のメモリーセルは、MONOS構造又はフローティングゲート構造のメモリーセルであってもよい。
このようなMONOS構造等のメモリーセルを用いることで、不揮発性記憶装置の回路面積の小規模化等を図れるようになる。
また本実施形態は、上記に記載の不揮発性記憶装置と、データ処理を行うプロセッサーと、を含むマイクロコンピューターに関係する。また本実施形態は、上記に記載の不揮発性記憶装置を含む電子機器に関係する。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また不揮発性記憶装置、マイクロコンピューター、電子機器等の構成・動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
MA1、MA2…メモリーセルアレイ、DRC1、DRC2…ドライバー回路、
RWC1、RWC2…リードライト回路、VRC1、VRC2…ベリファイ回路、
BL00〜BL23、BL…ビット線、WL0〜WL2、WL…ワード線、
SL00〜SL22、SL0〜SL2、SL…ソース線、
WLDR0〜WLDR2…ワード線ドライバー、SA0〜SA11…センスアンプ、
NM0〜NM1…スイッチ素子、SLSW0〜SLSW2…スイッチ素子、
SDLDR00〜SLDR22、SLDR0〜SLDR2…スイッチ素子、
10…不揮発性記憶装置、30…EEPROMマクロ、40…フラッシュメモリーマクロ、
50、51…制御回路、52…ECCデータ生成回路、54…誤り訂正回路、
56…消去・書き込みシーケンサー、58…メモリーインターフェース、
60…ロジック電源回路、62…昇圧回路、100…マイクロコンピューター、
110…プロセッサー、120…RAM、122…インターフェース回路、
124…電源回路、126…リセット回路、128…タイマー、300…電子機器、
310…表示部、320…メモリー、330…操作インターフェース、
340…通信インターフェース、510…半導体基板、520…ソースドレイン領域、
530…第1のゲート絶縁層、540…ゲート電荷蓄積層、
550…第2のゲート絶縁層、560…ゲート導電層、570…絶縁層
RWC1、RWC2…リードライト回路、VRC1、VRC2…ベリファイ回路、
BL00〜BL23、BL…ビット線、WL0〜WL2、WL…ワード線、
SL00〜SL22、SL0〜SL2、SL…ソース線、
WLDR0〜WLDR2…ワード線ドライバー、SA0〜SA11…センスアンプ、
NM0〜NM1…スイッチ素子、SLSW0〜SLSW2…スイッチ素子、
SDLDR00〜SLDR22、SLDR0〜SLDR2…スイッチ素子、
10…不揮発性記憶装置、30…EEPROMマクロ、40…フラッシュメモリーマクロ、
50、51…制御回路、52…ECCデータ生成回路、54…誤り訂正回路、
56…消去・書き込みシーケンサー、58…メモリーインターフェース、
60…ロジック電源回路、62…昇圧回路、100…マイクロコンピューター、
110…プロセッサー、120…RAM、122…インターフェース回路、
124…電源回路、126…リセット回路、128…タイマー、300…電子機器、
310…表示部、320…メモリー、330…操作インターフェース、
340…通信インターフェース、510…半導体基板、520…ソースドレイン領域、
530…第1のゲート絶縁層、540…ゲート電荷蓄積層、
550…第2のゲート絶縁層、560…ゲート導電層、570…絶縁層
Claims (12)
- 電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルが配置される第1のメモリーセルアレイと、
前記第1のメモリーセルアレイのワード線及びソース線を駆動する第1のドライバー回路と、
前記第1のメモリーセルアレイのビット線に接続され、前記第1のメモリーセルアレイに対してデータの書き込み及び読み出しを行う第1のリードライト回路と、
電気的にデータの書き込み及び消去が可能であり、前記第1のメモリーセルアレイの前記複数のメモリーセルと同一構造の不揮発性の複数のメモリーセルが配置される第2のメモリーセルアレイと、
前記第2のメモリーセルアレイのワード線及びソース線を駆動する第2のドライバー回路と、
前記第2のメモリーセルアレイのビット線に接続され、前記第2のメモリーセルアレイに対してデータの書き込み及び読み出しを行う第2のリードライト回路と、
を含み、
前記第1のドライバー回路は、
前記第1のメモリーセルアレイに対してバイト単位の消去動作を行い、
前記第2のドライバー回路は、
前記第2のメモリーセルアレイに対して前記バイト単位よりも大きなブロック単位の消去動作を行うことを特徴とする不揮発性記憶装置。 - 請求項1に記載の不揮発性記憶装置おいて、
前記第1のドライバー回路は、
前記バイト単位の消去動作時に、前記バイト単位に対応するビット線群に接続されるメモリーセル群のソース線に対して消去電圧を供給し、
前記第2のドライバー回路は、
前記ブロック単位の消去動作時に、前記ブロック単位に対応するビット線群に接続されるメモリーセル群のソース線に対して前記消去電圧を供給することを特徴とする不揮発性記憶装置。 - 請求項1又は2に記載の不揮発性記憶装置おいて、
前記第1のメモリーセルアレイは、
1バイトの第1のデータを記憶する第1のメモリーセル群と、
1バイトの第2のデータを記憶する第2のメモリーセル群と、
を含み、
前記第1のドライバー回路は、前記第1のメモリーセル群に対して前記バイト単位の消去動作を行い、当該消去動作後に前記第1のリードライト回路が、前記第1のメモリーセル群に前記第1のデータを書き込み、
前記第1のドライバー回路は、前記第2のメモリーセル群に対して前記バイト単位の消去動作を行い、当該消去動作後に前記第1のリードライト回路が、前記第2のメモリーセル群に前記第2のデータを書き込むことを特徴とする不揮発性記憶装置。 - 請求項3に記載の不揮発性記憶装置において、
前記第1のメモリーセル群は、
前記第1のデータの各ビットのデータとして、互いに相補的な相補データを記憶し、
前記第2のメモリーセル群は、
前記第2のデータの各ビットのデータとして、互いに相補的な相補データを記憶することを特徴とする不揮発性記憶装置。 - 請求項3又は4に記載の不揮発性記憶装置おいて、
誤り訂正回路を含み、
前記第1のメモリーセル群は、
前記第1のデータと、前記第1のデータの第1の誤り訂正符号とを記憶し、
前記第2のメモリーセル群は、
前記第2のデータと、前記第2のデータの第2の誤り訂正符号とを記憶し、
前記誤り訂正回路は、
前記第1のメモリーセル群から読み出した前記第1のデータに対して、前記第1の誤り訂正符号に基づいて誤り訂正を行い、前記第2のメモリーセル群から読み出した前記第2のデータに対して、前記第2の誤り訂正符号に基づいて誤り訂正を行うことを特徴とする不揮発性記憶装置。 - 請求項3乃至5のいずれか一項に記載の不揮発性記憶装置において、
前記第1のドライバー回路は、
一端に消去電圧が供給され、前記第1のメモリーセル群の第1のソース線に前記消去電圧を供給する第1のスイッチ素子と、
一端に前記消去電圧が供給され、前記第2のメモリーセル群の第2のソース線に前記消去電圧を供給する第2のスイッチ素子と、
を含むことを特徴とする不揮発性記憶装置。 - 請求項6に記載の不揮発性記憶装置において、
前記第1のドライバー回路は、
一端が前記第1のスイッチ素子の他端に接続され、他端が前記第1のソース線に接続され、第1のワード線選択信号がアクティブになったときにオンになる第3のスイッチ素子と、
一端が前記第2のスイッチ素子の他端に接続され、他端が前記第2のソース線に接続され、前記第1のワード線選択信号がアクティブになったときにオンになる第4スイッチ素子と、
を含むことを特徴とする不揮発性記憶装置。 - 請求項1乃至7のいずれか一項に記載の不揮発性記憶装置において、
昇圧動作を行って、消去及び書き換え用の電圧を生成する昇圧回路を含み、
前記昇圧回路は、
前記第1のドライバー回路及び前記第2のドライバー回路に、前記消去及び書き換え用の電圧を供給することを特徴とする不揮発性記憶装置。 - 請求項1乃至8のいずれか一項に記載の不揮発性記憶装置において、
前記第1のメモリーセルアレイの前記複数のメモリーセルのベリファイ動作を行う第1のベリファイ回路と、
前記第2のメモリーセルアレイの前記複数のメモリーセルのベリファイ動作を行う第2のベリファイ回路と、
を含むことを特徴とする不揮発性記憶装置。 - 請求項1乃至9のいずれか一項に記載の不揮発性記憶装置において、
前記第1のメモリーセルアレイの前記複数のメモリーセル及び前記第2のメモリーセルアレイの前記複数のメモリーセルは、MONOS構造又はフローティングゲート構造のメモリーセルであることを特徴とする不揮発性記憶装置。 - 請求項1乃至10のいずれか一項に記載の不揮発性記憶装置と、
データ処理を行うプロセッサーと、
を含むことを特徴とするマイクロコンピューター。 - 請求項1乃至10のいずれか一項に記載の不揮発性記憶装置を含むことを特徴とする電子機器。
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