JP2004039233A - 多目的メモリチップ - Google Patents
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Abstract
【課題】多目的メモリチップを提供すること。
【解決手段】メモリアレイのためのダイは、少なくとも１つの窒化物読取り専用メモリ（ＮＲＯＭ）アレイに、フラッシュビットおよびＥＥＰＲＯＭビットを記憶することができる。各アレイは、フラッシュタイプ、ＥＥＰＲＯＭタイプまたはその両方のタイプのビットを記憶することができる。
【選択図】図２Ａ
【解決手段】メモリアレイのためのダイは、少なくとも１つの窒化物読取り専用メモリ（ＮＲＯＭ）アレイに、フラッシュビットおよびＥＥＰＲＯＭビットを記憶することができる。各アレイは、フラッシュタイプ、ＥＥＰＲＯＭタイプまたはその両方のタイプのビットを記憶することができる。
【選択図】図２Ａ
Description
本発明は一般に、埋込み不揮発性メモリを備えたデバイスに関する。
不揮発性メモリセルは、メモリへの電力がターンオフされても、その記憶情報が保存されるため、有利である。不揮発性メモリには、電気的プログラム可能読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭメモリを始めとするいくつかの種類がある。ＥＰＲＯＭは、通常、フローティングゲート中へのチャネル熱電子注入によって電気的にプログラムすることができ、また、ＵＶ光への露光によって消去することができる。従来のＥＥＰＲＯＭは、同じプログラミング機能を有しているが、光消去することができる代わりに、例えば、トラッピング媒体中への電子のトンネル化あるいはトラッピング媒体からの電子のトンネル化によって電気的に消去され、かつ、プログラムされている。したがって、これらのメモリに情報が記憶され、電力がターンオフされても情報が保存されている。また、これらのメモリは、適切な技法を使用して消去することができるため、必要に応じて再プログラミングすることができる。フラッシュＥＥＰＲＯＭも、ＥＥＰＲＯＭと同じかあるいは同様の読出し機能およびプログラミング機能を有しているが、単一ビット、単一バイトあるいは少量のバイトが選択的に消去されるＥＥＰＲＯＭとは対照的に、フラッシュＥＥＰＲＯＭでは、消去は、通常、「セクタ」あるいは「ブロック」と呼ばれている極めて多数のバイトに対して実施されている。一例として、フラッシュＥＥＰＲＯＭ中の消去セクタは、１Ｋバイトまたは１Ｍバイトであり、あるいはそれ以上である。したがって、ＥＥＰＲＯＭとフラッシュＥＥＰＲＯＭは、消去細分性(erase granularity)の点で異なっている。
消去細分性を達成するために、消去すべきビットをメモリアレイ中の他のビットから分離するべく、選択トランジスタが使用されている。フラッシュＥＥＰＲＯＭでは、これは、消去セクタ毎、すなわち極めて多数のビット毎に選択トランジスタが必要であることを意味している。一方、ＥＥＰＲＯＭデバイスでは、消去細分性がより細かいため、より多くの選択トランジスタが必要である。一例として、真バイトＥＥＰＲＯＭデバイスの場合、セル毎に１個の選択トランジスタが必要である。したがって、アレイ中のビット数が同じである場合、通常、選択トランジスタのオーバヘッドがはるかに小さいため、フラッシュＥＥＰＲＯＭアレイの方が個々のＥＥＰＲＯＭアレイよりはるかに小さく、ダイの総合サイズにはアレイ面積が直接影響するため、フラッシュＥＥＰＲＯＭデバイスを、より費用有効性の高いデバイスにしている。また、歩留まりも、もちろん影響している。
不揮発性メモリセルは、典型的には論理デバイスと呼ばれている、メモリセルと共に機能する、マイクロコントローラなどの電子コンポーネントに一般的に利用されているトランジスタとは、いくつかの面で異なっている。論理デバイスは、単一ゲート電極を使用したトランジスタで形成され、一方、不揮発性メモリは、通常、制御電極およびフローティングゲート電極として知られている、互いに重畳して配置された２つのゲート電極を備えている。また、ソース接合とドレイン接合のドーピングプロファイルが異なり、場合によっては、さらに論理トランジスタと不揮発性メモリトランジスタの局部基板ドーピングプロファイルが異なっている。これらの構造上の相異により、不揮発性メモリおよび論理デバイスは、いくつかの共通のプロセスステップおよびいくつかの異なるプロセスステップによって製造されている。さらに、フラッシュＥＥＰＲＯＭデバイスおよびＥＥＰＲＯＭデバイスに使用されている不揮発性メモリトランジスタも異なっており、いずれの場合においても、不揮発性セル構造は、特定のアプリケーション（フラッシュＥＥＰＲＯＭ対ＥＥＰＲＯ）、特定のプログラム、および使用されている消去メカニズムに対して最適化されている。これらの事実はすべて、本質的に、１つまたは複数のタイプの論理デバイスおよび不揮発性メモリデバイスを同一ダイ上に統合する場合のプロセスを複雑にし、かつ、製造コストを増加させている。
従来、ＦＬＡＳＨとＥＥＰＲＯＭを単一集積回路ダイ上に統合するための３つの手法が利用されている。１つの技法は、適切なプロセス技術を使用して、ＥＥＰＲＯＭデバイスおよびＦＬＡＳＨデバイスの両方を構築し、同一ダイ上に２つの異なるタイプのデバイスを生成することである。しかしながら、この技法は、必要なプロセスステップ数の劇的な増加をもたらし、そのために、得られるデバイスのコストが著しく増加している。したがってこの技法は、業界に受け入れられていない。
別法としては、基本ＦＬＡＳＨメモリを生成し、かつ、ＥＥＰＲＯＭメモリをエミュレートするべく、追加ＦＬＡＳＨ部分を適合させることができる。ソフトウェアは、ＦＬＡＳＨメモリでもあるブートブロックに記憶させることができる。したがってシステムには、ＦＬＡＳＨとして作用する第１のＦＬＡＳＨメモリ、ＥＥＰＲＯＭオペレーションをエミュレートするために必要なソフトウェアを記憶させるための第２のＦＬＡＳＨメモリ、およびＦＬＡＳＨに類似した能力を実際に発揮するための追加ＦＬＡＳＨメモリが必要であり、そのために極めてコストのかかる構造になり、そのオペレーションは複雑である。したがってこの技法も、経営上、受け入れられていない。
第３の技法は、ＥＥＰＲＯＭメモリを使用してＦＬＡＳＨメモリをエミュレートすることであるが、ＥＥＰＲＯＭメモリは一般にサイズが大きく、そのためにはるかに高価になる傾向がある。実際に、ＥＥＰＲＯＭメモリは、ＦＬＡＳＨメモリより３倍ないし４倍大きい。したがってこの手法は、一般的に市場性があるとは見なされておらず、同じく商業的に受け入れられていない。
米国特許第６，２５２，７９９号、第６，０７４，９１６号および第６，３２６，２６５号に、フラッシュデバイスおよびＥＥＰＲＯＭデバイスの例示的な組合せが記載されている。
本発明については、添付の図面に照らして行う以下の詳細な説明により、より完全に理解され、かつ、認識されよう。
米国特許第６，２５２，７９９号
米国特許第６，０７４，９１６号
米国特許第６，３２６，２６５号
米国特許第５，７６８，１９２号
米国特許第６，０１１，７２５号
第０９／２１１，９８１号
米国第０９／７２７，７８１号
米国第０９／７６１，８１８号
米国第０９／８４１，０５２号
米国第０９／７６１，８１８号
米国第６，２９７，０９６号
米国第１０／０２３，４６９号
米国第６，１２８，２２６号
図１Ａおよび１Ｂを参照すると、本発明に従って構築され、かつ、動作する単一集積回路ダイの２つの代替実施形態が示されている。本発明には、フラッシュビットおよびＥＥＰＲＯＭビットを記憶するダイが含まれている。ビットは、同一アレイ中にまとめて記憶される（図１Ａ参照）か、あるいはダイの個別セクション中にまとめて記憶される（図１Ｂ参照）。
図１Ａには、組合せフラッシュアレイおよびＥＥＰＲＯＭアレイ１０、およびそれぞれ個別のＥＥＰＲＯＭ周辺回路およびフラッシュ周辺回路１２、１４を備えたダイ８が示されている。ＥＥＰＲＯＭ周辺回路１２は、アレイ１０のＥＥＰＲＯＭビットにアクセスしてＥＥＰＲＯＭビットを動作させ、一方、フラッシュ周辺回路１４は、フラッシュビットにアクセスしてフラッシュビットを動作させている。ＥＥＰＲＯＭおよびフラッシュの両オペレーションのいくつかは類似しているか、あるいは同じであるため、両方のタイプのビットにアクセスし、あるいは動作させるために使用される結合周辺回路１６が存在している。
図１Ｂには、それぞれフラッシュビットおよびＥＥＰＲＯＭビットのための個別アレイ２２および２４を備えたダイ２０が示されている。図１Ａに示すダイ８と同様、ＥＥＰＲＯＭ周辺回路２６、フラッシュ周辺回路２８および結合周辺回路３０の３種類の周辺回路が存在している。電源レベルより高い電圧を生成するために使用されるチャージポンプ回路は、フラッシュアレイおよびＥＥＰＲＯＭアレイの両方を動作させるために使用される周辺回路の一例である。アレイデータを読み出すために使用されるセンス増幅器は、結合周辺回路の他の例である。一般的に、共通回路を使用して両方のタイプのアレイを動作させる能力は、デバイスの仕様によっても様々である。例えば、両方のアレイが同時に読出しを許可されても、センス増幅器を共有することはできない。
図１Ａおよび１Ｂは、その性質が例示的なものであり、相対サイズおよび１つまたは複数のアレイおよび周辺回路の位置は、特定の設計およびチップのアプリケーションによって様々なであることについては理解されよう。また、任意のタイプの複数のアレイを存在させることも可能である。さらに、フラッシュビットは、ブロック消去あるいはページモード消去することができ、同様に、ＥＥＰＲＯＭビットも、バイト消去あるいはページ消去することができる。
本発明の一例示的実施形態には、米国特許第５，７６８，１９２号、第６，０１１，７２５号、および本発明の譲受人に譲渡された、１９９８年１２月１４日出願の第０９／２１１，９８１号に記載されている窒化物読取り専用メモリ（ＮＲＯＭ）セルが利用されている。これらの特許および特許出願の開示は、参照により本明細書に組み込まれている。
次に参照する図２Ａおよび２Ｂに示すＮＲＯＭセルは、データを記憶し、かつ、以下で説明するように、セル構造あるいは動作メカニズムを何ら変更することなく、フラッシュタイプまたはＥＥＰＲＯＭタイプのいずれかのアレイ中で動作することができる。ＮＲＯＭセルは、２つの拡散領域１０２と１０４の間にチャネル１００を有している。チャネルを覆って、酸化物−窒化物−酸化物（ＯＮＯ）のサンドイッチ（層１０９、１１０および１１１）が存在している。各層の厚さは１００以下であり、サンドイッチの上をゲート１１２が覆っている。
単一ビットセル３０（図２Ａ）の場合、拡散領域１０２または１０４のいずれか一方に近い窒化物層１１０の電荷蓄積領域１０６に電荷が蓄積される。二重ビットセル４０（図２Ｂ）の場合、拡散領域１０２および１０４の各々に近い窒化物層１１０内に、個別に充電することができる２つの個別領域１０６および１０８が存在している。
各充電可能領域が、１ビットまたは複数のビットを画定している。１ビットの場合、各ビットは、２つの固有状態、すなわち「１」および「０」のみを有している。複数のビットの場合、各ビットは、複数の状態を有している。例えば、蓄積領域当たり２ビットの場合、「１１」、「００」、「１０」および「０１」の４つの状態が存在する。
以下の考察においては、「単一ビット」および「二重ビット」という用語を使用して、蓄積領域に対して画定された閾値電圧レベルの数に関係なく、電荷蓄積領域１０６および１０８のいずれか一方または両方の蓄積電荷が表されている。
単一ビットセル３０および二重ビットセル４０は同じように動作し、単一ビットセル３０の電荷領域１０６中のビットにアクセスするオペレーションが生じると、二重ビットセル４０の電荷領域１０６中のビットに対するアクセスも同時に生じる。したがって、以下、二重ビットオペレーションについて説明するが、単一ビットオペレーションについても同様であり、この場合、複数のビットのうちの１つ、例えば左側ビット１０６のみが動作することは理解されよう。
領域１０６中の左側ビットをプログラムするには、ゲート１１２が高プログラミング電圧Ｖgを受け取り、左側拡散領域１０２がドレインとして作用してドレインプログラミング電圧ＶＤを受け取り、かつ、右側拡散領域１０４が接地される（すなわち、領域１０４がソースとして作用する）ことになる。したがって、領域１０４から領域１０２へ電子が流れる（矢印１１４で示すように）。次に、領域１０６中の窒化物層にチャネル熱電子が注入され、逆方向で読み出されると、領域１０６中の負の電荷がセルの閾値電圧に上昇する。
領域１０８をプログラミングするための逆のオペレーションについても同様であり（二重ビットセル４０の場合のみ）、左側拡散領域１０２がソースになり（すなわち接地される）、右側拡散領域１０４がドレインになる（すなわち、ドレインプログラミング電圧ＶＤを受け取る）ことになる。したがってセルは逆方向にプログラムされ（図２Ｂの矢印１１３で示すように）、充電可能領域１０８に電子が飛び上がる。
ＮＲＯＭセル（単一および二重）の場合、ビットは、プログラミング方向とは反対の方向に読み出される（「逆方向読出し」）。逆方向読出しプロセスの説明については、上に挙げた米国特許第６，０１１，７２５号に記載されている。したがって、領域１０６に記憶されている左側ビットを読み出すためには、右側拡散領域１０４がドレインになり、左側拡散領域１０２がソースになる。これは、「リードスルー」方向（矢印１１３で示す）として知られている。二重ビットセル４０の領域１０８に記憶されている右側ビットを読み出すためには、セルは、逆方向に読み出される（矢印１１４で示すように）。したがって、左側拡散領域１０２がドレインになり、右側拡散領域１０４がソースになる。
領域１０６中の左側ビットを消去するには、ゲートが負の消去ゲート電圧Ｖｇｅを受け取り、左側拡散領域１０２が消去電圧Ｖeを受け取り、かつ、右側拡散領域１０４がフローティングに維持される。領域１０４中の右側ビットを消去するには、ゲートが負の消去ゲート電圧Ｖｇｅを受け取り、右側拡散領域１０４が消去電圧Ｖｅを受け取り、かつ、左側拡散領域１０２がフローティングに維持される。
本出願人は、フローティングゲートデバイスの場合とは異なり、ＮＲＯＭ ＥＥＰＲＯＭデバイスとＮＲＯＭフラッシュデバイスとの間の相異が、セルの構造にあるのではなく、ましてアレイのアーキテクチャにあるのでもなく（詳細には、フローティングゲートＥＥＰＲＯＭデバイスの場合のようなセル毎の選択トランジスタは不要である）、アクセスオペレーション（すなわち、読出し、書込み、および消去）にあることを認識した。したがってＮＲＯＭセルは、とりわけ多目的チップに適している。
次に図３を参照すると、ＮＲＯＭメモリセルを使用して実施した場合の独立フラッシュアレイ２２とそのプログラミングおよび消去オペレーションの例示的実施形態が示されている。
この実施例では、アレイは仮想接地アレイであり、セル１１６はマトリックスに形成されている。本発明の譲受人に譲渡された、参照によりその開示が本明細書に組み込まれる、２０００年１２月４日出願の米国第０９／７２７，７８１号に、このようなアレイの例示的アーキテクチャが記載されている。また、代替アーキテクチャについても、本発明に組み込まれている。
フラッシュアレイ２２は、ブロックを実施するべく、選択トランジスタ１１８によってセグメント化されている（「セクタ」または「消去セクタ」と呼ばれることもある）。選択トランジスタ１１８は、金属線１２０をブロックのビット線ＢＬに接続している。
フラッシュアレイ２２は、分離ゾーン１２０によって、分離仮想接地スライスにさらにセグメント化されている。分離ゾーン１２２は、同時にアクセスされる同一ＷＬ上の２つのビットの相互作用を防止するために必要である。分離ゾーン１２２は、厚い酸化物領域として、浅いトレッチ分離として、メモリセルの未使用列として製造することができ、あるいは他の任意の適切な分離技法を使用して製造することができる。
フラッシュアレイの場合、フラッシュアレイ２２のビットを個々に読み出し、かつ、プログラムすることができる一方で、アレイのブロックをまとめて消去することができる。図３には２つの例示的セルＰおよびＱが記されている。行のセル１１６のゲートは、ＷＬＡなどのワード線ＷＬに接続され、隣接するセル１１６の２列の拡散領域は、ＢＬＢなどのビット線ＢＬとしてまとめて接続されている。例えば、セルＰの右側拡散領域およびセルＱの左側拡散領域がビット線ＢＬＢに接続され、それらのゲートはワード線ＷＬＢに接続されている。
図には、読出し／プログラム／消去オペレーション中にワード線およびビット線に供給される電圧レベルが、その順番でリストされていることに留意されたい。したがってラベルＶｒ／Ｏ／Ｆは、読出しの間、読出し電圧Ｖｒを線が受け取り、プログラミングの間は、０（すなわち接地）電圧を受け取り、また、消去の間は、フローティング（Ｆ）に維持されるか、あるいは低電圧にドライブされることを表している。
メモリセルＰの右側ビット１０８を読み出すには、読出しゲート電圧Ｖｇｒ（典型的には２〜５Ｖの範囲の電圧、例えば３Ｖ）がワード線ＷＬＢに印加され、読出しソース電圧Ｖｓｒ（典型的には約１〜２Ｖの範囲の電圧、例えば１．５Ｖ）がビット線ＢＬＡに印加され、かつ、ビット線ＢＬＢが接地（０Ｖ）される。他のすべてのビット線は、何らかのオペレーション（読出し、プログラミングまたは消去）に先立って、接地の近くにフローティング（ＦＬ）されることが好ましい。他のすべてのワード線は接地される。
メモリセルＰの右側ビット１０８をプログラムすることが望ましい場合、プログラミングゲート電圧Ｖｇｐ（典型的には約７〜１０Ｖの範囲の電圧、例えば９Ｖ）がワード線ＷＬＢに印加され、プログラミングドレイン電圧Ｖｄｐ（典型的には約３〜６Ｖの範囲の電圧、例えば４．５Ｖ）がビット線ＢＬＢに印加され、かつ、ビット線ＢＬＡが接地（０Ｖ）される。他のすべてのビット線は、何らかのオペレーション（プログラミングまたは消去）に先立って、接地の近くにフローティング（ＦＬ）されることが好ましい。他のすべてのワード線は接地される。
消去する場合は、通常、１列、何行かの列、あるいは一度にビットのすべての列を消去することにより、フラッシュセルのブロックがまとめて消去される。列毎に消去する場合、負の消去ゲート電圧Ｖｇｅ（例えば約−２〜−７Ｖの範囲の電圧）がすべてのワード線ＷＬに印加され、かつ、正の消去ドレイン電圧Ｖｄｅ（典型的には約３〜６Ｖの範囲の電圧、例えば４Ｖ）が、消去する必要のあるビットのビット線に印加される。例えば、ビット線ＢＬＢおよびＢＬＤが正の消去ドレイン電圧Ｖｄｅを受け取り、アレイの他のビット線はフローティングされる。
両方のビットが全く同じゲート電圧およびビット線電圧を受け取るため、ビット線ＢＬＢの両側のビットが消去されることになる。したがってセルＱの左側ビット１０６も、セルＰの右側ビット１０８の消去と同時に消去され、ビット線ＢＬＢに沿った他のビットについても同様である。ドレイン電圧Ｖｄを印加するビット線を変更することにより、アレイ２２中のビットの異なる列を消去することができる。どの程度のビット線をまとめて消去するかの考察には、消去時間、消去特性および消去電流が含まれている。
次に図４を参照すると、ＮＲＯＭメモリセルを使用して実施した場合の独立ＥＥＰＲＯＭアレイ２４とそのプログラミングおよび消去オペレーションの例示的実施形態が示されている。本発明の譲受人に譲渡された、参照によりその開示が本明細書に組み込まれる、２００１年１月１８日出願の米国第０９／７６１，８１８号、および２００１年４月２５日出願の米国第０９／８４１，０５２号に、このような例示的アレイが記載されている。
ＥＥＰＲＯＭアレイ２４は、ブロックまたは非ブロックで実施することができる。ＥＥＰＲＯＭアレイを分割する場合の考察には、当分野の技術者には理解されるように、オペレーション性能および特性、妨害等が含まれている。ＥＥＰＲＯＭアレイ２４のビットは、適切な読出し電圧、プログラム電圧および消去電圧を使用して、個別に読み出され、プログラムされ、かつ、消去される。
この実施例では、ＥＥＰＲＯＭアレイ２４は、図３に示すフラッシュアレイ２２と類似しているが、分離ゾーン１２２が余分に追加され、ワード線およびビット線のスライスがそれらの間に画定されている。分離ゾーン１２２は、プログラミング中および消去中に生じる、アクセスされていないセルを部分的に消去する原因になる電圧伝搬を停止させる役割を果たしている。分離ゾーン１２２は、アレイの設計および使用電圧に応じて、アレイを複数の列あるいは１列のみのスライスに分割している。
メモリセルＰの右側ビット１０８をプログラムすることが望ましい場合、プログラミングゲート電圧Ｖｇｐ（典型的には約７〜１０Ｖの範囲の電圧、例えば９Ｖ）がワード線ＷＬＢに印加され、プログラミングドレイン電圧Ｖｄｐ（典型的には約３〜６Ｖの範囲の電圧、例えば４．５Ｖ）がビット線ＢＬＢに印加され、かつ、ビット線ＢＬＡが接地（０Ｖ）される。他のすべてのビット線は、何らかのオペレーション（プログラミングまたは消去）に先立って、接地の近くにフローティング（ＦＬ）されることが好ましい。他のすべてのワード線は接地されるか、あるいは米国第０９／７６１，８１８号に記載されているように、アクセスされたセルに対するプログラミング中および消去中に生じる非アクセスセルに対する望ましくない部分消去を禁止するプログラミング禁止電圧Ｖｉｐを受け取ることになる。プログラミング禁止電圧Ｖｉｐは、例えば１Ｖであるが、米国第０９／７６１，８１８号に記載されているように、他の禁止電圧も適切である。
メモリセルＰの右側ビット１０８を消去することが望ましい場合は、負の消去ゲート電圧Ｖｇｅ（例えば約−２Ｖ〜−７Ｖの範囲の電圧）がワード線ＷＬＢに印加され、正の消去ドレイン電圧Ｖｄｅ（典型的には約３〜５Ｖの範囲の電圧、例えば４Ｖ）がビット線ＢＬＢに印加され、かつ、残りのビット線は、消去に先立って、接地の近くにフローティングされる。他のすべてのワード線は、米国第０９／７６１，８１８号に記載されているように、消去禁止電圧Ｖｉｅを受け取ることになる。消去禁止電圧Ｖｉｅは、例えば３Ｖであるが、米国第０９／７６１，８１８号に記載されているように、他の禁止電圧も適切である。
セルＱの左側ビット１０６が同じゲート電圧、ドレイン電圧およびソース電圧を受け取ることに留意されたい。これは、セルＱの左側ビット１０６がセルＰの右側ビット１０８と同時に消去されることを意味している。したがってセルＰの右側ビット１０８が消去されると、セルＱの左側ビット１０６は、元の値に再プログラムされる。これは２ビットＮＲＯＭセルの場合であり、単一ビットオペレーションの場合は、複数のビットが共通ビット線を共有することのないようにビットを配列することが好ましい。このような配列により、例えばセルＰの右側ビット１０８を消去する際の隣接するビットの消去が回避される。
ＥＥＰＲＯＭアレイ２４は、従来技術におけるようなエミュレートアレイではなく、固有ＥＥＰＲＯＭアレイであることに留意されたい。アレイの各ビットは、直接消去することができるため、ブロックの内容を他の記憶領域にコピーし、それらを修正し、ブロック全体を消去し、最後に修正かつ記憶されている内容をアレイに再書込みする必要はない。また、ＮＲＯＭベースのＥＥＰＲＯＭアレイには、フローティングゲートデバイスに基づくＥＥＰＲＯＭアレイの場合のようなセル毎の選択トランジスタが不要であることについても留意されたい。
以上から分かるように、ＮＲＯＭベースのＥＥＰＲＯＭアレイ２４およびフラッシュアレイ２２のアレイアーキテクチャは、同じであるかあるいは極めて類似している。必要に応じて、アレイ２２および２４の両方をスライスで実施することができる。別法としては、ＥＥＰＲＯＭアレイ２４のみをスライスで実施することができる。スライスの幅は、ＮＲＯＭセルの少なくとも１つの列の幅であり、アレイのスライスの幅は一様ではない。
また、２つのアレイのオペレーションも極めて類似しているが、異なるプログラム性能および消去性能を得、かつ、異なるプログラム特性および消去特性を得るために、ＥＥＰＲＯＭオペレーションとフラッシュオペレーションの間で電圧レベルが変化する点が異なっている。また、個別消去対グループ消去を達成するために、アレイに対するアクセスも異なっている。フラッシュアレイおよびＥＥＰＲＯＭアレイ中のＮＲＯＭセルが同じであるため、また、アレイアーキテクチャが同一または類似しているため、フラッシュモードあるいはＥＥＰＲＯＭモードのいずれかで同じアレイを動作させることができる。
ＥＥＰＲＯＭセルおよびフラッシュセルは、その構造が同じであるため、フラッシュアレイ２２およびＥＥＰＲＯＭアレイ２４（図１Ｂの）を製造するための製造プロセスは同じであるか、あるいは少なくとも極めて類似している。また、組合せアレイ１０（図１Ａ）を製造するためのプロセスも同じである。本発明の譲受人に譲渡された、参照によりその開示が本明細書に組み込まれる、米国第６，２９７，０９６号に、フラッシュアレイ２２およびＥＥＰＲＯＭアレイ２４の両方を製造するために使用される例示的製造プロセスが記載されている。
次に図５Ａを参照すると、それぞれ分離仮想接地スライス１３２を備えた複数の物理セクタ１３０を備えた例示的多目的アレイ１０が示されている。物理セクタ１３０は、単一行復号器１３４によってアクセスされ、分離スライス１３２のセット毎に１つのデータが、センス増幅器１３６を使用して読み出されている。図５Ａでは、センス増幅器１３６毎に８つの分離スライス１３２が存在している。
図５Ａでは、各物理セクタ１３０は、フラッシュタイプのアレイとして、あるいはＥＥＰＲＯＭタイプのアレイとして動作している。各物理セクタ１３０の機能は、例えば所定のアドレスマッピングによって予め決定されているか、あるいは構成可能になっている。構成は、例えばワード線アドレスを復号化することによって実施される。
図５Ａでは、Ｎ個の物理セクタ１３０が存在し、そのうちのＫ個がフラッシュ物理セクタであり、Ｎ−Ｋ個がＥＥＰＲＯＭ物理セクタである。Ｋは所定の数であり、あるいは構成可能な数である。Ｋが構成可能な数である場合、それに応じて、例えば復号回路、アドレスマッピング発生器などの追加周辺回路を構成しなければならない。
各物理セクタ１３０は複数のワード線ＷＬからなり、グローバルビット線ＧＢＬは、複数の物理セクタ１３０を通って、該当するセンス増幅器１３６へ延びている。したがって各センス増幅器１３６は、起動されている、フラッシュ物理セクタの一部またはＥＥＰＲＯＭ物理セクタの一部であるワード線に応じて、フラッシュセルおよびＥＥＰＲＯＭセルからデータを読み出している。
次に図５Ｂおよび５Ｃを参照すると、図３および４に示すアレイアーキテクチャを使用した、図５Ａに示すアレイの２つの実施形態が示されている。
図５Ｂは、２つの物理セクタ１３０Ａおよび１３０Ｂを示したもので、物理セクタ１３０Ａは、Ｘ本のワード線ＷＬを有するフラッシュ物理セクタであり、物理セクタ１３０Ｂは、Ｙ本のワード線ＷＬを有するＥＥＰＲＯＭ物理セクタである。この２つのタイプの物理セクタは、動作モードが異なっているだけで、基本的に同じ物理セクタである。
図５Ｂは、２つの物理セクタ１３０Ａおよび１３０Ｂを示したもので、物理セクタ１３０Ａは、Ｘ本のワード線ＷＬを有するフラッシュ物理セクタであり、物理セクタ１３０Ｂは、Ｙ本のワード線ＷＬを有するＥＥＰＲＯＭ物理セクタである。この２つのタイプの物理セクタは、動作モードが異なっているだけで、基本的に同じ物理セクタである。
同様に、図５Ｃは、２つの物理セクタ１３０Ｃおよび１３０Ｄを示したもので、物理セクタ１３０Ｃは、Ｘ本のワード線ＷＬを有するフラッシュ物理セクタであり、物理セクタ１３０Ｄは、Ｙ本のワード線ＷＬを有するＥＥＰＲＯＭ物理セクタである。しかしながらこの実施形態では、２つのタイプのスライス１３２の幅が異なっている。例えば、フラッシュ分離スライス１３２ＡはＱ個のＮＲＯＭセルを有し、一方、ＥＥＰＲＯＭ分離スライス１３２Ｂおよび１３２Ｃは、Ｐ個のＮＲＯＭセルを有している。
また、物理セクタ内の異なる分離仮想接地スライスを、フラッシュまたはＥＥＰＲＯＭとして動作させることが意図されている。その場合、各スライスの所定の機能または構成可能な機能は、ＢＬ復号器アドレスによっても制御される。
本発明は、仮想接地アレイに適用することができるばかりでなく、アレイをブロック毎、セクタ毎あるいはスライスベース毎にフラッシュ機能およびＥＥＰＲＯＭ機能に分離する必要がない。多目的ダイ８（図１Ａ）の他の実施例として、アレイ１０は、ＮＲＯＭベースのＮＯＲフラッシュアレイとＥＥＰＲＯＭアレイが結合されている。本発明の譲受人に譲渡された、参照によりその開示が本明細書に組み込まれる、２００１年１２月２０日出願の米国第１０／０２３，４６９号に、このようなアレイが記載されている。
次に参照する図６に示す、１０’のラベルが振られたアレイのアーキテクチャは、列毎に１本のビット線ＢＬｊを有し、かつ、１本または複数本のワード線毎に共通線ＣＬｊを有するＮＯＲアレイのアーキテクチャである。Ｎｏｒアレイ１０’は、ブロックを実施し、かつ、金属線をブロックのビット線ＢＬおよび共通線ＣＬに接続するための共通線選択トランジスタ１４０およびビット線選択トランジスタ１４２によってセグメント化されている。本発明を実践するためには、分割の必要はなく、また、図６に示す特定の分割が唯一可能な分割ではないことは理解されよう。
各ＮＲＯＭセル１４４は、１本のビット線ＢＬｊと１本の列線ＣＬｊの間に接続されている。この実施形態では、各セルは、フラッシュ記憶領域およびＥＥＰＲＯＭ記憶領域の２つの記憶領域を有している。黒く塗りつぶされた円で示すフラッシュ記憶領域は、共通線ＣＬｊに接続されている方のセルのビットであり、白抜きの円で示すＥＥＰＲＯＭ記憶領域は、ビット線ＢＬｊに接続されている方のセルのビットである。つまり、フラッシュ記憶領域１４４の１つのグループ（例えば、共通線に接続されている記憶領域またはブロックのすべての記憶領域など）は、まとめて消去することができ、一方、ＥＥＰＲＯＭ記憶領域１４２は、個別に消去することができる。ＹＭＵＸ１５０は、スイッチングエレメントを備えており、関連する電源を関連するビット線ＢＬおよび／または共通線ＣＬに接続している。
読出し、プログラミングおよび消去のために使用される電圧は、図３および４に関連して上で説明した通りであり、図３に対する電圧は、フラッシュ記憶領域に適しており、また、図４に対する電圧は、ＥＥＰＲＯＭ記憶領域に適している。
読出しに際しては、読み出される記憶領域に近いターミナルが接地される。各タイプのビットは、それぞれ別様に読み出される。フラッシュ記憶領域は、クローズ−接地をセンスするＣＬセンス増幅器１４６を使用して読み出され、一方、ＥＥＰＲＯＭ記憶領域は、基準予備充電をセンスするＢＬセンス増幅器１４８を使用して読み出される。クローズ−接地読出しの実施についての詳細は、参照によりその開示が本明細書に組み込まれる、米国第６，１２８，２２６号を参照されたい。ＹＭＵＸ１５０は、所与の時間に読み出すべきビットのタイプに応じて、関連するセンス増幅器をビット線ＢＬに接続している。
プログラミング中または消去中は、プログラムまたは消去される記憶領域に近いターミナルが、プログラミング電圧Ｖｄｐまたは消去電圧Ｖｄｅにドライブされる。
最後に、ブロックのすべてのフラッシュ記憶領域がまとめて消去される。そのために、ブロックの共通線ＣＬが消去電圧Ｖｅにドライブされ、ブロックのすべてのビット線ＢＬがフローティングに設定され、かつ、ブロックのワード線ＷＬが消去電圧にドライブされる。例えば−７Ｖの消去電圧が使用される。正の消去電圧を利用することも可能である。
最後に、ブロックのすべてのフラッシュ記憶領域がまとめて消去される。そのために、ブロックの共通線ＣＬが消去電圧Ｖｅにドライブされ、ブロックのすべてのビット線ＢＬがフローティングに設定され、かつ、ブロックのワード線ＷＬが消去電圧にドライブされる。例えば−７Ｖの消去電圧が使用される。正の消去電圧を利用することも可能である。
本発明の代替実施形態では、ＮＯＲアレイが多重ダイ２０（図１Ｂ）に利用されている。フラッシュアレイ２２の場合、ＮＲＯＭセルを、ビットがフラッシュビットである単一ビットセルまたは二重ビットセルとして利用することができる。１本の共通線に接続されている記憶領域がまとめて消去され、また、１本のビット線に接続されている記憶領域がまとめて消去される。
ＥＥＰＲＯＭアレイ２４の場合、ＮＲＯＭセルは、ＥＥＰＲＯＭ記憶領域（すなわち、ビット線ＢＬｊに接続されている領域）を利用することができる単一ビットセルである。記憶領域に記憶されているビットは、上で説明したようにアクセスされるＥＥＰＲＯＭビットである。
次に図７および７Ａを参照すると、少なくとも１つのタイプの複数のアレイを備えた多目的ダイが示されている。図７には一般的なケースが示され、また、図７Ａには、特定のケースが示されている。
一般的には、本発明は、単一ダイ上のＮ個のアレイに使用することができる。Ｎ個のアレイのうちのいくつかは、フラッシュタイプのアレイであり、いくつかはＥＥＰＲＯＭタイプのアレイである。アレイのための汎用周辺回路１６０および専用周辺回路１６２が存在している。汎用周辺回路１６０は、複数のアレイが使用することができる回路を提供している。
図７Ａは、２つのフラッシュアレイ１６４、１６６および１つのＥＥＰＲＯＭアレイ１６８を備えた一実施形態を示したものである。フラッシュアレイ１６４は、固定長のワードが一度に消去されるワードモードアレイであり、めったに変更されることがなく、また、読出しおよびプログラムの量が少量であり、かつ、大量に消去されるプログラムコードを記憶する場合に有用である。フラッシュアレイ１６４のアクセス時間は、極めて高速である。フラッシュアレイ１６６は、ページ全体またはブロック全体が一度に消去されるページモードアレイであり、ビデオシーケンスなど、大量のデータを記憶する場合に有用である。このようなアレイは、長い第１バイト待ち時間および高速バーストアクセスを有している。ＥＥＰＲＯＭアレイ１６８は、バイトすなわちワードが個別に消去され、頻繁に修正される少量のデータ（例えば、セルラ電話の電話番号）を記憶する場合に有用である。
本明細書において開示した方法および装置は、特定のハードウェアおよびソフトウェアを参照することなく説明されている。本発明の方法および装置は、特定のハードウェアおよびソフトウェアを参照する代わりに、不当な実験作業を必要とすることなく、また、従来の技法を使用することなく、本発明のあらゆる実施形態の実践を少なくするために必要な市販ハードウェアおよびソフトウェアを、当分野の技術者が容易に適合させることができるように十分に説明されている。
本発明が、とりわけ図に示し、かつ、上で説明した内容に制限されないことは、当分野の技術者には理解されよう。本発明の範囲は、図に示し、かつ、説明した内容ではなく、特許請求の範囲の各請求項によって定義されるものとする。
１０ 組合せフラッシュアレイおよびＥＥＰＲＯＭアレイ
１０’ ＮＯＲアレイ
２２ フラッシュアレイ
２４ ＥＥＰＲＯＭアレイ
３０ 単一ビットセル
１００ チャネル
１０２、１０４ 拡散領域
１０６、１０８ 電荷蓄積領域
１０９、１１１ 酸化物層
１１０ 窒化物層
１１２ ゲート
１１６ セル
１１８ 選択トランジスタ
１２０ 金属線（分離ゾーン）
１２２ 分離ゾーン
１３０ 物理セクタ
１３０Ａ、１３０Ｃ フラッシュ物理セクタ
１３０Ｂ、１３０Ｄ ＥＥＰＲＯＭ物理セクタ
１３２ 分離仮想接地スライス
１３２Ａ フラッシュ分離スライス
１３２Ｂ、１３２Ｃ ＥＥＰＲＯＭ分離スライス
１３４ 単一行復号器
１３６、１４６、１４８ センス増幅器
１４２ ビット線選択トランジスタ（ＥＥＰＲＯＭ記憶領域）
１４４ ＮＲＯＭセル（フラッシュ記憶領域）
１５０ ＹＭＵＸ
１０’ ＮＯＲアレイ
２２ フラッシュアレイ
２４ ＥＥＰＲＯＭアレイ
３０ 単一ビットセル
１００ チャネル
１０２、１０４ 拡散領域
１０６、１０８ 電荷蓄積領域
１０９、１１１ 酸化物層
１１０ 窒化物層
１１２ ゲート
１１６ セル
１１８ 選択トランジスタ
１２０ 金属線（分離ゾーン）
１２２ 分離ゾーン
１３０ 物理セクタ
１３０Ａ、１３０Ｃ フラッシュ物理セクタ
１３０Ｂ、１３０Ｄ ＥＥＰＲＯＭ物理セクタ
１３２ 分離仮想接地スライス
１３２Ａ フラッシュ分離スライス
１３２Ｂ、１３２Ｃ ＥＥＰＲＯＭ分離スライス
１３４ 単一行復号器
１３６、１４６、１４８ センス増幅器
１４２ ビット線選択トランジスタ（ＥＥＰＲＯＭ記憶領域）
１４４ ＮＲＯＭセル（フラッシュ記憶領域）
１５０ ＹＭＵＸ
Claims (37)
- 少なくとも１つのフラッシュアレイと、
少なくとも１つの電気的消去可能プログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）アレイとを備え、両タイプのアレイが概ね同じプロセスステップを使用して製造されるダイ。 - 前記フラッシュアレイおよびＥＥＰＲＯＭアレイの両方が仮想接地セグメントアレイである、請求項１に記載のダイ。
- 少なくとも、少なくとも１つの前記アレイが、ワード線およびビット線、ビット線のグループ間の分離列、およびワード線のグループ間の選択トランジスタを備える、請求項２に記載のダイ。
- 前記分離列が厚い酸化物領域から形成される、請求項３に記載のダイ。
- 前記分離列が、メモリセルの未使用列から形成される、請求項３に記載のダイ。
- 前記アレイが、ブロック中に構成されたワード線およびビット線を備え、前記少なくとも１つのフラッシュアレイのブロックの複数のビットをグループ消去することができ、かつ、前記少なくとも１つのＥＥＰＲＯＭアレイのブロックの少なくとも１つのビットを個別に消去することができる、請求項２に記載のダイ。
- 前記個別に消去することができるビットを、ＥＥＰＲＯＭの機能をエミュレートする必要なく、直接消去することができる、請求項６に記載のダイ。
- 前記フラッシュアレイおよびＥＥＰＲＯＭアレイの両方が、複数の仮想接地アレイ分離スライスを備える、請求項１に記載のダイ。
- 前記複数のスライスの長さおよび幅が概ね同じである、請求項８に記載のダイ。
- 前記複数のスライスの長さおよび／または幅が異なる、請求項８に記載のダイ。
- 前記アレイの少なくとも１つが、複数の長さおよび／または幅を有するスライスを備える、請求項８に記載のダイ。
- 前記少なくとも１つのフラッシュアレイが仮想接地セグメントアレイであり、前記少なくとも１つのＥＥＰＲＯＭアレイが、ＮＯＲタイプのセグメントアレイである、請求項１に記載のダイ。
- 前記少なくとも１つのフラッシュアレイがフラッシュメモリセルを有し、前記少なくとも１つのＥＥＰＲＯＭアレイが、ＥＥＰＲＯＭメモリセルを有し、前記フラッシュメモリセルおよびＥＥＰＲＯＭメモリセルが、窒化物読取り専用メモリ（ＮＲＯＭ）セルである、請求項１に記載のダイ。
- 前記ＮＲＯＭセルが２つの個別記憶領域を備える、請求項１３に記載のダイ。
- 前記記憶領域の各々が、データの１つまたは複数のビットを記憶するようになされた、請求項１４に記載のダイ。
- 前記ＮＲＯＭセルが１つの記憶領域を備える、請求項１３に記載のダイ。
- 前記記憶領域の各々が、データの１つまたは複数のビットを記憶するようになされた、請求項１４に記載のダイ。
- 一方のアレイの前記ＮＲＯＭセルが、各セル内の１つの記憶領域にデータを記憶し、かつ、もう一方のアレイのＮＲＯＭセルが、各セル内の２つの記憶領域にデータを記憶する、請求項１３に記載のダイ。
- セル内の各記憶領域が、データの１つまたは複数のビットを記憶することができる、請求項１８に記載のダイ。
- 各アレイ内の前記ＮＲＯＭセルが実質的に同じ構造を有する、請求項１３に記載のダイ。
- いずれか一方のアレイをいつでも動作させることができる、単一ダイ上のフラッシュアレイおよびＥＥＰＲＯＭアレイ。
- 少なくとも１つのフラッシュアレイと、
少なくとも１つのＥＥＰＲＯＭアレイとを備え、両アレイを同時に動作させることができるダイ。 - 少なくとも１つのフラッシュアレイと、
少なくとも１つのＥＥＰＲＯＭアレイとを備え、実質的に同じ周辺回路によってすべての前記アレイが動作するダイ。 - アレイの一部がフラッシュアレイとして動作し、アレイの他の部分がＥＥＰＲＯＭアレイとして動作する不揮発性メモリアレイ。
- フラッシュセルとして動作するメモリセルおよびＥＥＰＲＯＭセルとして動作するメモリセルが予め決定されている、請求項２４に記載のアレイ。
- フラッシュセルとして動作するメモリセルおよびＥＥＰＲＯＭセルとして動作するメモリセルがユーザによって決定される、請求項２４に記載のアレイ。
- 前記少なくとも１つのＥＥＰＲＯＭアレイが、メモリセル毎に１つの選択エレメントを持たない、請求項１から２３のいずれかに記載のダイ。
- 前記少なくとも１つのＥＥＰＲＯＭアレイが、メモリセル毎に１つの選択エレメントを持たない、請求項２４から２６のいずれかに記載のダイ。
- 前記少なくとも１つのＥＥＰＲＯＭアレイが、メモリセル毎に１つの選択エレメントを持たない、請求項２４から２６のいずれかに記載のダイ。
- 複数のフラッシュビットと、
複数のＥＥＰＲＯＭビットとを備え、前記ビットが、ＮＲＯＭメモリセルを有する少なくとも１つのメモリアレイに記憶され、前記メモリセルの各々が、フラッシュタイプ、ＥＥＰＲＯＭタイプまたはその両方のタイプのうちのいずれか１つのタイプのビットを記憶するダイ。 - 前記少なくとも１つのアレイの少なくとも１つがＮＯＲアレイである、請求項３０に記載のダイ。
- 前記少なくとも１つのメモリアレイの少なくとも１つが仮想接地アレイである、請求項３０に記載のダイ。
- ＥＥＰＲＯＭビットおよびフラッシュビットが同一ワード線を共有する、請求項３０に記載のダイ。
- ＥＥＰＲＯＭビットおよびフラッシュビットが同一グローバルビット線を共有する、請求項３０に記載のダイ。
- 前記少なくとも１つのメモリアレイが、複数のタイプのフラッシュアレイおよび複数のタイプのＥＥＰＲＯＭアレイを備える、請求項３０に記載のダイ。
- アレイのタイプが、オペレーションの細分性、バーストオペレーション、プログラミング速度および消去細分性のうちのいずれかによって画定される、請求項３５に記載のダイ。
- 前記少なくとも１つのメモリアレイが、フラッシュビットのためのワード線およびＥＥＰＲＯＭビットのためのワード線を有する、請求項３０に記載のダイ。
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