JPH05290584A

JPH05290584A - 半導体記憶装置

Info

Publication number: JPH05290584A
Application number: JP11542392A
Authority: JP
Inventors: Tomoko Higa; 知子比嘉
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-04-08
Filing date: 1992-04-08
Publication date: 1993-11-05
Also published as: US5295108A

Abstract

(57)【要約】【目的】コマンドデータの入力に伴う書込みや一括消
去が電気的に可能な不揮発性メモリにおいて、ノイズ等
による誤動作の防止、及び回路構成の簡素化を図る。【構成】上位と下位が同じデータであるコマンドデー
タを用い、そのデータの上位と下位とを比較回路２によ
り比較一致することを確認し、その結果をコマンド検出
回路１に入力し、コマンド検出を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にコマンド検出回路に関する。

【０００２】

【従来の技術】従来の電気的一括消去可能な不揮発性メ
モリ（以後、フラッシュ・メモリという）について説明
する。従来のフラッシュ・メモリの書きこみや消去処理
において図３に示すタイミング図のように書きこみの場
合は、まず初めに書きこみコマンドデータを入力し、そ
の後に書きこむべきデータを入力すると、書きこみが行
われる。

【０００３】コマンドテータには、書きこみ，ベリファ
イ，消去等があり、８ｂｉｔのデバイスの場合、８ｂｉ
ｔのデータで与えられる。フラッシュ・メモリ内には、
そのコマンドデータを検知してメモリ内をその動作可能
な状態にするコマンド検出回路があり、書きこみ，ベリ
ファイ，消去等が正しく動作するように制御する。

【０００４】次にコマンド検出回路について説明する。
図２に、従来の８ｂｉｔ入出力のフラッシュ・メモリの
コマンド検出回路のブロック図を示す。コマンド検出回
路１は、メモリ回路５の前段に設けられ、データ入力信
号Ｄ₀〜Ｄ₇をデコードとするコマンドデコーダ回路３
と、その出力データをラッチするラッチ回路４とからな
る。コマンド検出回路は、データ入力信号Ｄ₀〜Ｄ₇によ
りコマンドが入力すると、コマンドデコーダ回路３で入
力したコマンドデータが指定した動作を活性化する信号
を選択し、各イネーブル信号を出力する。そのイネーブ
ル信号によってメモリデバイス内は入力したコマンドデ
ータが指定した、書きこみ，ベリファイ，消去などが可
能な状態になる。

【０００５】

【発明が解決しようとする課題】この従来のコマンド検
出回路を１６ｂｉｔ入出力のフラッシュ・メモリに用い
た場合、下位の８ｂｉｔのみでコマンドデータを検知す
ることもできるが、１６ｂｉｔすべて用いた方が誤動作
防止にも有効である。

【０００６】しかし、１６ｂｉｔのデータで検知する場
合、コマンド検出回路のコマンドデータ回路が１６デー
タ分デコードしなければならず、回路が大きくなりすぎ
るという問題点があった。

【０００７】本発明の目的は、回路構成を簡素化した半
導体記憶装置を提供することにある。

【０００８】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、コマンド検出回路
と、メモリ回路と、比較回路とを有する半導体記憶装置
であって、コマンド検出回路は、コマンドデータを検出
してメモリ回路内を動作可能な状態にするものであり、
比較回路は、上位と下位とが同じデータであるコマンド
データを用い、そのデータの上位と下位を比較一致する
ことを確認し、確認信号をコマンド検出回路に出力する
ものである。

【０００９】また、前記コマンド検出回路は、１６ｂｉ
ｔデータの場合に下位８ｂｉｔのみを入力するものであ
る。

【００１０】

【作用】上位と下位が同じデータであるようなコマンド
データを用い、データの上位と下位とを比較し一致する
ことを確認することにより、コマンド検出を制御する。

【００１１】

【実施例】以下、本発明の一実施例を図により説明す
る。図１は、本発明の一実施例を示すブロック図であ
る。

【００１２】図１において、本実施例では、図３に示す
メモリ回路５と、コマンドデータを検出してメモリ回路
５内を動作可能な状態にするコマンド検出回路１とに加
えて、比較回路２を有している。

【００１３】メモリ回路５は、コマンドデータを入力し
て電気的に書き込み，一括消去可能な不揮発性メモリで
ある。

【００１４】比較回路２は、上位と下位とが同じデータ
であるようなコマンドデータを用い、その上位データＤ
₈〜Ｄ₁₅と下位データＤ₀〜Ｄ₇を比較一致することを確
認するものである。

【００１５】従来の８ｂｉｔのフラッシュ・メモリで
は、８ｂｉｔのデータのコマンドで動作を制御してい
た。１６ｂｉｔのフラッシュ・メモリでも動作制御のコ
マンドは、８ｂｉｔデータでも可能である。しかし、１
６ｂｉｔデータのコマンドを用いた方がより誤動作が少
ないと考えられるが、１６ｂｉｔ分のデータを選択する
ためには検出回路が大きくなるという欠点がある。

【００１６】本発明では８ｂｉｔのコマンドデータが
“２０Ｈ”であるならば、１６ｂｉｔの場合は、上位，
下位８ｂｉｔに同じデータであるような“２０２０
（Ｈ）”にし、比較回路２で上位と下位のデータの比較
を行い一致した時のみ、下位８ｂｉｔのデータでコマン
ドの検知を行う。この場合、１６ｂｉｔのコマンドデー
タを上位と下位との８ｂｉｔデータを比較しているの
で、８ｂｉｔのコマンドデータよりノイズ等による誤動
作に強い。しかも、実際には下位８ｂｉｔのデータでコ
マンドの検知を行うので、コマンド検出回路１は従来の
回路と同じ程度ですむ。

【００１７】次に本実施例の動作を図面を参照して説明
する。比較回路２は、上位・下位のデータを比較して一
致すると、コマンド検出回路１をイネーブルする信号を
出力する。

【００１８】下位入力データＤ_nと上位入力データＤ_n+8
（ｎ＝０〜７）とのＥＸ−ＯＲをとることで、上位と下
位のデータが一致しているか否かを比較し、一致の場合
は出力Ｄ_EX0〜₇が“１”になる。次に出力Ｄ_EX0〜₇のＮ
ＡＮＤ条件をとり、コマンド検出回路１のイネーブル信
号として入力する。

【００１９】この場合、出力Ｄ_EX0〜₇がすべて“１”の
場合のみイネーブル信号ｅｎ（反転）は“０”で、コマ
ンド検出回路をアクティブにする。

【００２０】コマンド検出回路１は従来の８ｂｉｔのそ
れと同じであるが、１６ｂｉｔの場合は下位８ｂｉｔの
み入力として用いる。

【００２１】

【発明の効果】以上説明したように本発明は、１６ｂｉ
ｔのデータ長をもつフラッシュ・メモリの場合、書きこ
み，消去等のコマンドデータが８ｂｉｔの場合、“２０
（Ｈ）”であるならば、１６ｂｉｔの場合は“２０２０
（Ｈ）”のように上位８ｂｉｔと下位８ｂｉｔとの同じ
データの１６ｂｉｔのコマンドを用い、上位と下位のデ
ータを比較し一致したときのみ、コマンドの検知を可能
にする比較回路を有するため、８ｂｉｔのコマンドを用
いる場合より、ノイズ等による誤動作に強いという効果
を有する。

【００２２】また実際にコマンド検出回路に入力される
のは、下位の８ｂｉｔであるので、コマンド検出回路の
大きさが１６ｂｉｔのコマンドデータを用いても、８ｂ
ｉｔのコマンドデータの場合と変わらないという効果を
有する。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】従来例を示すブロック図である。

【図３】従来例における書込みのタイミング図である。

【符号の説明】

１コマンド検出回路２比較回路３コマンドデコーダ回路４ラッチ回路５メモリ回路

Claims

【特許請求の範囲】

【請求項１】コマンド検出回路と、メモリ回路と、比
較回路とを有する半導体記憶装置であって、コマンド検出回路は、コマンドデータを検出してメモリ
回路内を動作可能な状態にするものであり、比較回路は、上位と下位とが同じデータであるコマンド
データを用い、そのデータの上位と下位を比較一致する
ことを確認し、確認信号をコマンド検出回路に出力する
ものであることを特徴とする半導体記憶装置。
【請求項２】請求項１に記載の半導体記憶装置であっ
て、前記コマンド検出回路は、１６ｂｉｔデータの場合に下
位８ｂｉｔのみを入力するものであることを特徴とする
半導体記憶装置。