JPH08180694A - フラッシュメモリの消去コマンドラッチ回路 - Google Patents

Abstract

(57)【要約】 【目的】 複数回の消去コマンド入力にてメモリセルの
内容を消去する際に、入力ミスや誤認等によってメモリ
セルの内容が誤消去されることのないフラッシュメモリ
の消去コマンドラッチ回路を得る。 【構成】 ２回目以降の消去コマンド入力終了時間をタ
イマ４３に設定しておき、タイマカウント開始制御回路
４１が１回目の消去コマンドの入力に基づいて発生する
タイマカウント開始信号によってタイマのカウントを開
始させ、このタイマがオーバーフローするまでに２回目
以降の消去コマンドが入力されなければ、それ以前に入
力された消去コマンドを無効にするための信号を出力し
て、当該消去コマンドラッチ回路内を初期化するように
したもの。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的に書き込みお
よび消去が可能なフラッシュメモリにて、その書き込み
／読み出し／消去の動作モードを選択するコマンド制御
回路内に配置されて、消去モードを選択するための消去
用のコマンド制御信号を生成しているフラッシュメモリ
の消去コマンドラッチ回路に関するものである。

【０００２】

【従来の技術】従来の技術を説明するに先立って、この
発明が適用されるフラッシュメモリについてまず説明し
ておく。図９は一般的なフラッシュメモリを示すブロッ
ク図である。図において、１および２はこのフラッシュ
メモリのメモリブロックの外部から入力されるアドレス
を受け取るアドレス端子であり、アドレス端子１にはア
ドレスＡ０〜Ａ７が、アドレス端子２にはアドレスＡ８
〜Ａ１５がそれぞれ入力される。３は当該メモリブロッ
クの外部から内部へ、またメモリブロックの内部から外
部へデータを入出力するデータ入出力端子である。４は
当該メモリブロックの外部から入力され、このデータ入
出力端子３よりメモリブロック内部にデータを書き込む
等の動作を制御する信号（以下、ＷＥＢ信号と称す）で
ある。５はこのフラッシュメモリのメモリセルであり、
６はアドレス端子１から入力されたアドレスＡ０〜Ａ７
を解読するデコーダ（以下、Ｘデコーダと称す）、７は
アドレス端子２から入力されたアドレスＡ８〜Ａ１５を
解読するデコーダ（以下、Ｙデコーダと称す）である。

【０００３】また、８はセンスアンプおよびメモリセル
５のデータ入出力バッファとなるデータレジスタであ
る。９はデータ入出力端子３から入力されたデータ信号
をデータレジスタ８と後述するコマンド制御回路に伝達
したり、またデータレジスタ８から出力されたデータ信
号をデータ入出力端子３に伝達する信号線（以下、デー
タバスと称す）であり、ここでは、例えば８ビットのデ
ータバス９が用いられている。１０は当該フラッシュメ
モリの書き込み／読み出し／消去を制御する前述のコマ
ンド制御回路で、データバス９から入力されたデータに
より、フラッシュメモリの書き込み／読み出し／消去を
制御する信号（以下、コマンド制御信号と称す）を生成
している。１１はこのコマンド制御回路１０より出力さ
れる前記コマンド制御信号であり、１２はコマンド制御
回路１０の出力したコマンド制御信号１１により、メモ
リブロック全体を制御しているメモリ制御回路である。
１３はこのメモリ制御回路１２から出力されるメモリブ
ロック内部を制御するための信号（以下、メモリ制御信
号と称す）である。

【０００４】次にこのフラッシュメモリの動作について
説明する。ここで、フラッシュメモリとは、電気的に書
き込みおよび消去が可能なメモリのことで、主に、書き
込み／読み出し／消去という動作モードがある。これら
動作モードの選択は、コマンド制御回路１０に入力され
るデータによって決まる。データ入出力端子３より入力
されたデータ信号をデータバス９を介してコマンド制御
回路１０に入力し、コマンド制御回路１０においてその
データを解読して、コマンド制御信号１１が生成され
る。メモリ制御回路１２はそのコマンド制御信号１１に
より指定された動作モードになり、メモリ制御信号１３
を各回路に出力する。

【０００５】なお、この発明は消去モードに関するもの
であるので、以下、消去モードについてのみ説明をす
る。この消去モードでは、誤ってメモリセル５の内容を
消去してしまうことを防止するため、消去モード用のコ
マンド（以下、消去コマンドと称す）をコマンド制御回
路１０に複数回入力する。コマンド制御回路１０は入力
されたデータが全て同じであり、なおかつそれが消去コ
マンドであると判断すると、消去用のコマンド制御信号
（以下、消去信号と称す）をメモリ制御回路１２に出力
し、メモリ制御回路１２が消去モードになる。消去モー
ドになると、メモリ制御回路１２は消去用のメモリ制御
信号１３をＸデコーダ６、Ｙデコーダ７、データレジス
タ８等の各回路に出力して消去の処理を開始し、それに
よってメモリセル５の内容は消去される。ここで、この
消去信号はコマンド制御回路１０内の消去コマンドラッ
チ回路にて生成されている。

【０００６】以下図１０および図１１を参照しながら、
そのような従来のフラッシュメモリの消去コマンドラッ
チ回路について説明する。図１０は従来の消去コマンド
ラッチ回路の構成を示すブロック図であり、図１１はそ
の動作を説明するためのタイミング図である。図１０に
おいて、２１はデータバス９で送られてきたデータを解
読する解読器（以下、デコーダと称す）である。２２は
デコーダ２１から出力される信号をラッチするラッチ回
路部であり、このラッチ回路部２２は複数個のラッチ回
路によって構成されている。２３はこのラッチ回路部２
２を構成しているラッチ１回路、２４は同じくラッチ２
回路であり、それぞれフリップフロップ回路で構成され
ている。なお、このラッチ１回路２３およびラッチ２回
路２４を構成しているフリップフロップ回路において、
Ｄはデータが入力される端子、Ｑはデータが出力される
端子であり、Ｔは端子Ｄの入力のＯＮ、ＯＦＦを制御す
る信号が入力される端子、Ｒはフリップフロップ回路を
リセットする信号が入力される端子である。２５はデー
タバス９から入力されたデータを解読したときにデコー
ダ２１より出力されて、ラッチ回路部２２でラッチされ
る信号（以下、コマンド信号と称す）であり、データバ
ス９の内容が消去コマンドのときハイレベル（以下、Ｈ
レベルと称す）になる。

【０００７】２６はラッチ回路部２２を制御するための
信号を生成するラッチ制御回路であり、２７はこのラッ
チ制御回路２６より出力される、ラッチ１回路２３を制
御するための信号（以下、ラッチ１制御信号と称す）、
２８は同じくラッチ２回路２４を制御するための信号
（以下、ラッチ２制御信号と称す）である。２９はラッ
チ１回路２３から出力された信号（以下、ラッチ１信号
と称す）、３０はラッチ２回路２４から出力された信号
（以下、ラッチ２信号と称す）であり、３１はこのラッ
チ１信号２９とラッチ２信号３０とを比較する比較回路
である。この比較回路３１はＡＮＤ回路で構成されてお
り、入力された信号すべてがＨレベルのときＨレベルを
出力する。ここでは、ラッチ１信号２９はＷＥＢ信号４
の立ち下がりでＨレベル信号を出力しているが、実使用
ではＷＥＢ信号４の立ち上がりでＨレベル信号を出力し
てもよく、また、ラッチ２信号３０もＷＥＢ信号４の立
ち下がりでＨレベル信号を出力しているが、ラッチ１信
号２９と同様、実使用ではＷＥＢ信号４の立ち上がりで
Ｈレベル信号を出力してもよい。なお、このことは後述
するこの発明の実施例においても同様である。３２はこ
の比較回路３１より出力される消去信号である。

【０００８】また、前記ラッチ制御回路２６内におい
て、３３はＷＥＢ信号４を２分周している２分周回路で
あり、３４はこの２分周回路３３の出力を極性反転させ
るインバータ、３５はＷＥＢ信号４を極性反転させるイ
ンバータである。３６はこのインバータ３４の出力とイ
ンバータ３５の出力の論理積をとってラッチ１制御信号
２７を生成するＡＮＤ回路であり、３７は２分周回路３
３の出力とインバータ３４の出力の論理積をとってラッ
チ２制御信号２８を生成するＡＮＤ回路である。なお、
３８はこの消去コマンドラッチ回路およびフラッシュメ
モリ内を初期化するための信号（以下、メモリリセット
信号と称す）である。

【０００９】このように、この消去コマンドラッチ回路
は、デコーダ２１、ラッチ回路部２２、ラッチ制御回路
２６、および比較回路３１の４つのブロックから構成さ
れている。なお、ラッチ回路部２２のラッチ回路の数は
複数個であればよいが、ここではラッチ１回路２３とラ
ッチ２回路２４の２個のラッチ回路を持ったラッチ回路
部２２による消去コマンドラッチ回路について説明す
る。以下のこの発明の実施例でも同様に２個のラッチ回
路をもった消去コマンドラッチ回路について説明をす
る。

【００１０】また、図１１において、Ｔ１は１回目のコ
マンド入力時の期間、Ｔ２は２回目のコマンド入力時の
期間をそれぞれ示しており、３９はこれら１回目のコマ
ンド入力時Ｔ１、あるいは２回目のコマンド入力時Ｔ２
において入力された前述の消去コマンドを表している。

【００１１】次に、消去コマンドラッチ回路の動作につ
いて説明する。消去モードは誤消去防止のため、消去コ
マンド３９を連続して複数回（この場合には２回）入力
する。１回目のコマンド入力時Ｔ１で、ＷＥＢ信号４が
ローレベル（以下、Ｌレベルという）のときにデータバ
ス９の内容がデコーダ２１に入力され、それが消去コマ
ンド３９である場合にはコマンド信号２５をＨレベルに
して、ラッチ回路部２２にコマンド信号２５のＨレベル
信号を出力する。１回目のコマンド入力時Ｔ１にはラッ
チ１制御信号２７がＨレベルとなり、コマンド信号２５
はラッチ１回路２３にラッチされてラッチ１信号２９が
Ｈレベルになる。

【００１２】２回目のコマンド入力時Ｔ２でＷＥＢ信号
４がＬレベルのときにデコーダ２１に入力されたコマン
ドが消去コマンド３９であれば、コマンド信号２５をＨ
レベルにしてラッチ回路部２２にコマンド信号２５を出
力する。２回目のコマンド入力時Ｔ２にはラッチ２制御
信号２８がＨレベルとなり、コマンド信号２５はラッチ
２回路２４にラッチされてラッチ２信号３０がＨレベル
になる。これらラッチ１信号２９とラッチ２信号３０と
を比較回路３１で比較し、その双方がＨレベルになると
消去信号３２がＨレベルになる。このように消去信号３
２がＨレベルになってはじめて、フラッシュメモリの消
去が実行される。メモリセル５の内容の消去が終了する
と、メモリリセット信号３８がＨレベルになり、消去コ
マンドラッチ回路およびフラッシュメモリ内が初期化さ
れる。

【００１３】

【発明が解決しようとする課題】従来のフラッシュメモ
リの消去コマンドラッチ回路は以上のように構成されて
いるので、フラッシュメモリの消去時には消去コマンド
３９を複数回入力し、その内容の全てが同じかどうかを
確認することで、誤消去を防止しようとしているが、２
回目以降のコマンド入力の入力時間に対して規定してい
るものがなく、入力ミスで消去コマンド３９と認識され
たデータが１回入力されると、次に消去コマンド３９が
入力されてメモリセル５の消去が実行されるまで、また
はメモリリセット信号３８が外部から入力されるまでそ
の状態を保持しているため、実際に消去を実行しようと
したとき、消去コマンド３９を１回入力しただけで消去
が実行されてしまったり、また、同じような入力ミスや
誤認などで消去コマンド３９と認識されたデータがもう
一度入力されたときに、メモリセル５の消去が実行され
てしまうなどの問題点があった。

【００１４】この発明は上記のような課題を解消するた
めになされたもので、入力ミスや誤認等によって、誤っ
てメモリセルの内容が消去されることのないフラッシュ
メモリの消去コマンドラッチ回路を得ることを目的とす
る。

【００１５】

【課題を解決するための手段】請求項１に記載の発明に
係るフラッシュメモリの消去コマンドラッチ回路は、タ
イマに２回目以降の消去コマンド入力終了時間を設定し
ておき、タイマカウント開始制御回路が１回目の消去コ
マンドの入力に基づいて発生するタイマカウント開始信
号によってそのカウントを開始させ、このタイマがオー
バーフローするまでに２回目以降の消去コマンドが入力
されなければ、それ以前に入力されていた消去コマンド
を無効にする信号を出力するようにしたものである。

【００１６】また、請求項２に記載の発明に係るフラッ
シュメモリの消去コマンドラッチ回路は、タイマに２回
目以降のコマンド入力開始時間を設定しておき、タイマ
カウント開始制御回路が１回目の消去コマンドの入力に
基づいて発生するタイマカウント開始信号によってその
カウントを開始させ、このタイマがオーバーフローする
まで２回目以降のコマンド入力の受け付けを停止させる
信号を出力するようにしたものである。

【００１７】また、請求項３に記載の発明に係るフラッ
シュメモリの消去コマンドラッチ回路は、第１タイマに
２回目以降のコマンド入力開始時間を設定しておき、第
１タイマカウント開始制御回路が１回目の消去コマンド
の入力に基づいて発生する第１タイマカウント開始信号
によってそのカウントを開始させ、それがオーバーフロ
ーするまで２回目以降のコマンド入力の受け付けを停止
させる信号を出力するとともに、第２タイマに２回目以
降の消去コマンド入力終了時間を設定しておき、第２タ
イマカウント開始制御回路が第１タイマのオーバーフロ
ーに基づいて発生する第２タイマカウント開始信号によ
ってそのカウントを開始させ、それがオーバーフローす
るまでに２回目以降の消去コマンドが入力されなけれ
ば、それ以前に入力されていた消去コマンドを無効にす
る信号を出力するようにしたものである。

【００１８】

【作用】請求項１に記載の発明におけるタイマは、１回
目の消去コマンドが入力されるとカウントを開始して、
設定されている２回目以降の消去コマンド入力終了時間
が経過しても２回目以降の消去コマンドの入力がなかっ
た場合にオーバーフローして、以前に入力されていた消
去コマンドを無効にする信号を出力し、当該消去コマン
ドラッチ回路内を初期化することにより、入力ミスや誤
認等によって、誤ってメモリセルの内容が消去されてし
まうようなことのないフラッシュメモリの消去コマンド
ラッチ回路を実現する。

【００１９】また、請求項２に記載の発明におけるタイ
マは、１回目の消去コマンドが入力されるとカウントを
開始して、設定されている２回目以降の消去コマンド入
力開始時間が経過してオーバーフローするまでの間、２
回目以降のコマンド入力の受け付けを停止させる信号を
出力することにより、１回目の消去コマンドが入力され
てから次のコマンド入力までの間にノイズ等が入って
も、それを消去コマンド入力と誤認してしまうことのな
いフラッシュメモリの消去コマンドラッチ回路を実現す
る。

【００２０】また、請求項３に記載の発明における第１
タイマは、１回目の消去コマンドの入力に基づいてカウ
ントを開始して、設定されている２回目以降の消去コマ
ンド入力開始時間が経過してオーバーフローするまでの
間、２回目以降のコマンド入力の受け付けを停止させる
信号を出力し、また第２タイマは前記第１タイマのオー
バーフローに基づいてカウントを開始して、設定されて
いる２回目以降の消去コマンド入力終了時間が経過して
も２回目以降の消去コマンドの入力がなかった場合にオ
ーバーフローし、以前に入力されていた消去コマンドを
無効にする信号を出力することにより、入力ミスや誤認
等に起因するメモリセルの誤消去をより確実に防止する
ことができるフラッシュメモリの消去コマンドラッチ回
路を実現する。

【００２１】

【実施例】

実施例１．以下、この発明の実施例１を図について説明
する。図１はこの発明の一実施例によるフラッシュメモ
リの消去コマンドラッチ回路を示すブロック図である。
図において、４はＷＥＢ信号、９はデータバス、２１は
デコーダ、２２はラッチ回路部、２３はラッチ１回路、
２４はラッチ２回路、２５はコマンド信号、２６はラッ
チ制御回路、２７はラッチ１制御信号、２８はラッチ２
制御信号、２９はラッチ１信号、３０はラッチ２信号、
３１は比較回路、３２は消去信号、３３は２分周回路、
３４、３５はインバータ、３６、３７はＡＮＤ回路、３
８はメモリリセット信号であり、図１０に同一符号を付
した従来のそれらと同一、もしくは相当部分であるため
その説明は省略する。

【００２２】また、４１は後述するタイマのカウントの
開始を制御しているタイマカウント開始制御回路であ
り、４２はこのタイマカウント開始制御回路４１が出力
しているタイマカウント開始信号である。タイマカウン
ト開始制御回路４１は第１および第２の２つのフリップ
フロップ回路によって構成されており、ＷＥＢ信号４の
１回目の立ち上がりで出力しているタイマカウント開始
信号４２をＨレベルにする。４３はこのタイマカウント
開始信号４２がＨレベルになるとカウントを開始する前
述のタイマであり、４４はこのタイマ４３がオーバーフ
ローしたときに出力するタイマオーバーフロー信号であ
る。４５は当該消去コマンドラッチ回路を初期化する信
号（以下、消去コマンドラッチ回路リセット信号と称
す）を生成するＯＲ回路であり、４６はこのＯＲ回路４
５によって生成された前記消去コマンドラッチ回路リセ
ット信号である。なお、このＯＲ回路４５はタイマオー
バーフロー信号４４がＨレベルのとき、あるいはメモリ
リセット信号３８がＨレベルのときに消去コマンドラッ
チ回路リセット信号４６をＨレベルにする。

【００２３】４７はタイマカウント開始制御回路４１を
初期化するための信号（以下、タイマカウント開始制御
回路リセット信号と称す）を生成するＯＲ回路であり、
４８はこのＯＲ回路４７によって生成された前記タイマ
カウント開始制御回路リセット信号である。ＯＲ回路４
７は消去信号３２がＨレベルになったときと、消去コマ
ンドラッチ回路リセット信号４６がＨレベルのときにの
み、タイマカウント開始制御回路リセット信号４８をＨ
レベルにする。タイマカウント開始制御回路４１はこの
タイマカウント開始制御回路リセット信号４８がＨレベ
ルになると初期化される。

【００２４】次に動作について説明する。ここで、図
２、図３はこの実施例１によるフラッシュメモリの消去
コマンドラッチ回路の動作を説明するためのタイミング
図であり、図２は２回目の消去コマンド３９の入力があ
った場合、図３は２回目の消去コマンド３９の入力がな
かった場合についてそれぞれ示している。なお、この図
３における４９は、データバス９より入力された消去コ
マンド３９以外のデータを表している。なお、この実施
例１においてもフラッシュメモリ動作の基本原理は従来
のものと同様であるため、以下ではこの実施例１に特徴
的な動作についてのみ説明する。

【００２５】まず、図２において、２回目の消去コマン
ド入力があった場合の消去コマンドラッチ回路の動作に
ついて説明する。１回目のコマンド入力時Ｔ１で、ＷＥ
Ｂ信号４がＬレベルのときにデータバス９の内容がデコ
ーダ２１に入力され、その内容が消去コマンド３９であ
った場合には、デコーダ２１は出力しているコマンド信
号２５をＨレベルにする。この１回目のコマンド入力時
Ｔ１ではラッチ１制御信号２７がＨレベルであるため、
ラッチ１回路２３とタイマカウント開始制御回路４１の
第１のフリップフロップ回路はデータ入力状態になり、
ラッチ１回路２３にはコマンド信号２５のＨレベル信号
が、タイマカウント開始制御回路４１の第１のフリップ
フロップ回路にはラッチ１回路２３から出力されるラッ
チ１信号２９のＨレベル信号がそれぞれ入力される。こ
こで、ＷＥＢ信号４が立ち上がると、タイマカウント開
始制御回路４１の第２のフリップフロップ回路にＨレベ
ルが入力され、タイマカウント開始信号４２がＨレベル
になってタイマ４３はカウントを開始する。

【００２６】次に、２回目のコマンド入力時Ｔ２で、Ｗ
ＥＢ信号４がＬレベルのときにデータバス９の内容がデ
コーダ２１に入力され、その内容が消去コマンド３９で
あればコマンド信号２５はＨレベルになる。２回目のコ
マンド入力時Ｔ２ではラッチ２制御信号２８がＨレベル
のため、ラッチ２回路２４はデータ入力状態となって、
ラッチ２回路２４にコマンド信号２５のＨレベルの信号
が入力され、ラッチ２信号３０はＨレベルになる。この
ように、ラッチ１信号２９とラッチ２信号３０の双方が
ともにＨレベルになると、消去信号３２がＨレベルにな
ってメモリセル５の内容の消去が開始される。

【００２７】一方、消去信号３２がＨレベルになるとタ
イマカウント開始制御回路リセット信号４８がＨレベル
になり、タイマカウント開始制御回路４１は初期化され
てタイマ４３はカウントを停止する。メモリセル５を消
去中にタイマ４３が動作しないように、消去が終了する
までタイマカウント開始制御回路リセット信号４８はＨ
レベルになっている。消去が終了すると、メモリリセッ
ト信号３８がＨレベルになってフラッシュメモリ内が初
期化される。また、メモリリセット信号３８がＨレベル
になることで消去コマンドラッチ回路リセット信号４６
がＨレベルになり、消去コマンドラッチ回路が初期化さ
れて消去モードを終了する。

【００２８】次に、図３において、２回目のコマンド入
力が消去コマンド３９以外のときの消去コマンドラッチ
回路の動作について説明する。１回目のコマンド入力時
Ｔ１で、ＷＥＢ信号４がＬレベルのときデコーダ２１に
入力されたデータバス９の内容が消去コマンド３９であ
れば、コマンド信号２５はＨレベルになる。この１回目
のコマンド入力時Ｔ１ではラッチ制御１信号２７がＨレ
ベルになるため、ラッチ１回路２３とタイマカウント開
始制御回路４１の第１のフリップフロップ回路はデータ
入力状態となり、ラッチ１回路２３にコマンド信号２５
のＨレベル信号が、タイマカウント開始制御回路４１の
第１のフリップフロップ回路にラッチ１回路２３から出
力されるラッチ１信号２９のＨレベル信号がそれぞれ入
力される。ＷＥＢ信号４が立ち上がると、タイマカウン
ト開始制御回路４１の第２のフリップフロップ回路にＨ
レベルが入力され、タイマカウント開始信号４２はＨレ
ベルになってタイマ４３がカウントを開始する。なお、
ここまでの動作は、前述の２回目の消去コマンド入力が
あった場合の動作と同様である。

【００２９】次の２回目のコマンド入力時Ｔ２におい
て、データが何も入力されなかったとき、または消去コ
マンド３９以外のデータ４９が入力されたときには、コ
マンド信号２５はＬレベルのままなので、タイマ４３は
オーバーフローするまでカウントを続ける。タイマ４３
がオーバーフローするとタイマオーバーフロー信号４４
がＨレベルになるため、消去コマンドラッチ回路リセッ
ト信号４６がＨレベルになる。消去コマンドラッチ回路
リセット信号４６がＨレベルになとタイマカウント開始
制御回路リセット信号４８がＨレベルになり、タイマカ
ウント開始制御回路４１は初期化されてタイマ４３はカ
ウントを停止する。また、この消去コマンドラッチ回路
リセット信号４６がＨレベルになることでラッチ回路部
２２のラッチ１回路２３のラッチが解除され、当該消去
コマンドラッチ回路は初期化されて消去モードを終了す
る。

【００３０】以上のように、この実施例１によれば、消
去コマンド３９を複数回入力する際に、２回目以降のコ
マンド入力終了時間を設定したタイマ４３がオーバーフ
ローするまでに、２回目以降の消去コマンド３９の入力
がなかった場合、当該消去コマンドラッチ回路を初期化
して１回目の消去コマンド３９を無効にすることによっ
て、確実に誤消去を防止している。

【００３１】実施例２．以下、この発明の実施例２を図
について説明する。図４はこの発明の他の実施例による
フラッシュメモリの消去コマンドラッチ回路を示すブロ
ック図であり、相当部分には図１０と同一符号を付して
その説明を省略する。図において、５１は後述するタイ
マのカウントの開始を制御しているタイマカウント開始
制御回路であり、５２はこのタイマカウント開始制御回
路５１が出力しているタイマカウント開始信号である。
このタイマカウント開始制御回路５１は実施例１におけ
るタイマカウント開始制御回路４１と同様に２つのフリ
ップフロップによって構成され、ＷＥＢ信号４の１回目
の立ち上がりでタイマカウント開始信号５２をＨレベル
にするものであるが、メモリリセット信号３８でリセッ
トされる点でそれとは異なっている。

【００３２】５３はこのタイマカウント開始信号５２が
Ｈレベルになるとカウントを開始する前述のタイマであ
り、５４はこのタイマ５３がオーバーフローしたときに
出力するタイマオーバーフロー信号である。５５はこの
タイマオーバーフロー信号５４とタイマカウント開始信
号５２の論理和をとるＯＲ回路、５６はこのＯＲ回路５
５の出力とＷＥＢ信号４の論理和をとることにより、タ
イマカウント開始信号５２がＬレベルで、タイマオーバ
ーフロー信号５４がＬレベルのときのみ、ＷＥＢ信号４
の内容を有効にするＯＲ回路であり、５７はこのＯＲ回
路５６よりラッチ制御回路２６に出力される信号（以
下、ＷＥＢＢ信号と称す）である。

【００３３】次に動作について説明する。ここで、図５
はこの実施例２によるフラッシュメモリの消去コマンド
ラッチ回路の動作を説明するためのタイミング図であ
る。この図５において、Ｔ３はデータを何も受け付けな
い期間を示しており、Ｔ１、Ｔ２は図２、図３のそれと
同様である。また、ｔ１はこのデータを何も受け付けな
い期間Ｔ３の開始時刻、すなわち１回目のコマンド入力
の終了時刻を表しており、ｔ２はデータを何も受け付け
ない期間Ｔ３の終了時刻、すなわち２回目のコマンド入
力の受付開始時刻を表している。

【００３４】１回目のコマンド入力時Ｔ１で、ＷＥＢＢ
信号５７がＬレベルのときにデータバス９の内容がデコ
ーダ２１に入力され、その内容が消去コマンド３９であ
ればコマンド信号２５はＨレベルになる。この１回目の
コマンド入力時Ｔ１ではラッチ１制御信号２７がＨレベ
ルになるため、ラッチ１回路２３とタイマカウント開始
制御回路５１の第１のフリップフロップ回路はデータ入
力状態になり、ラッチ１回路２３にコマンド信号２５の
Ｈレベル信号が、タイマカウント開始制御回路５１の第
１のフリップフロップ回路にラッチ１回路２３から出力
されるラッチ１信号２９のＨレベル信号がそれぞれ入力
される。ＷＥＢ信号４が立ち上がるとタイマカウント開
始制御回路５１の第２のフリップフロップ回路にＨレベ
ルが入力され、それによってタイマカウント開始信号５
２がＨレベルになり、タイマ５３はカウントを開始す
る。

【００３５】ＯＲ回路５６は、タイマカウント開始制御
回路５１からのタイマカウント開始信号５２がＬレベル
で、タイマ５３のタイマオーバーフロー信号５４がＬレ
ベルのときのみ、ＷＥＢ信号４の内容を有効にするもの
であり、それ以外のときはＷＥＢ信号４を無効にする。
従って、タイマ５３がカウントを開始すると、それがカ
ウントを終了して、タイマオーバーフロー信号５４が立
ち下がるまでの期間Ｔ３においては、ＷＥＢ信号４が無
効となってデータを何も受け付けない状態になる。タイ
マ５３がカウントを終了してそのタイマオーバーフロー
信号５４が立ち下がると、ＷＥＢ信号４の内容が有効に
なり、時刻ｔ２からは２回目のコマンド入力の受け付け
を再開する。その後は、２回目に入力されるコマンドが
消去コマンド３９のとき、実施例１と同様にしてメモリ
セル５の内容の消去を開始し、消去が終了するとメモリ
リセット信号３８がＨレベルになって、フラッシュメモ
リ内を初期化する。

【００３６】フラッシュメモリの消去コマンドラッチ回
路では、消去コマンド３９を複数回入力する際に、１回
目の消去コマンド３９が入力されてから２回目以降の消
去コマンド３９の入力までの間にノイズなどが入った場
合に、それを消去コマンドと誤認してしまうと、入力す
べき回数だけ消去コマンド３９の入力操作を行う前にフ
ラッシュメモリの内容が消去されてしまう危険性があっ
たが、この実施例２によれば、消去コマンド３９を複数
回入力する際に、２回目以降のコマンド入力の受付開始
時刻を設定したタイマ５３がオーバーフローするまでの
間、２回目以降の消去コマンド３９の入力を停止させて
いるので、確実に誤消去を防止することができる。

【００３７】実施例３．以下、この発明の実施例３を図
について説明する。図６はこの発明のさらに他の実施例
によるフラッシュメモリの消去コマンドラッチ回路を示
すブロック図であり、相当部分には図１０と同一符号を
付してその説明を省略する。図において、６１は後述す
る第１タイマのカウントの開始を制御している第１タイ
マカウント開始制御回路であり、６２はこの第１タイマ
カウント開始制御回路６１が出力している第１タイマカ
ウント開始信号である。この第１タイマカウント開始制
御回路６１は実施例１におけるタイマカウント開始制御
回路４１と同等に構成されており、ＷＥＢ信号４の１回
目の立ち上がりで第１タイマカウント開始信号６２をＨ
レベルにするものである。

【００３８】６３は後述する第２タイマのカウントの開
始を制御している第２タイマカウント開始制御回路であ
り、６４はこの第２タイマカウント開始制御回路６３が
出力している第２タイマカウント開始信号である。この
第２タイマカウント開始制御回路６３はラッチ１回路２
３およびラッチ２回路２４と同じフリップフロップ回路
で構成されており、端子Ｄはデータが入力される端子、
端子Ｑはデータが出力される端子で、端子Ｔには端子Ｄ
のデータ入力を制御する信号、端子Ｒにはフリップフロ
ップ回路をリセットする信号が入力される。この第２タ
イマカウント開始制御回路６３には、第１タイマ６５が
オーバーフローしたときにラッチ１信号２９が入力され
る。

【００３９】６５はこの第１タイマカウント開始信号６
２がＨレベルになるとカウントを開始する前述の第１タ
イマであり、６６はこの第１タイマ６５がオーバーフロ
ーしたときに出力する第１タイマオーバーフロー信号で
ある。６７はこの第１タイマオーバーフロー信号６６と
第１タイマカウント開始信号６２の論理和をとるＯＲ回
路、６８はこのＯＲ回路６７の出力とＷＥＢ信号４の論
理和をとって、第１タイマオーバーフロー信号６６がＬ
レベル、第１タイマカウント開始信号６２がＬレベルの
ときに、ＷＥＢ信号４の内容を有効にするＯＲ回路であ
り、６９はこのＯＲ回路６８よりラッチ制御回路２６に
出力される信号（以下、ＷＥＢＤ信号と称す）である。

【００４０】７０は前記第２タイマカウント開始信号６
４がＨレベルになるとカウントを開始する前述の第２タ
イマであり、７１はこの第２タイマ７０がオーバーフロ
ーしたときに出力する第２タイマオーバーフロー信号で
ある。７２は当該消去コマンドラッチ回路を初期化する
ための消去コマンドラッチ回路リセット信号を生成する
ＯＲ回路であり、７３はこのＯＲ回路７２より出力され
る消去コマンドラッチ回路リセット信号である。このＯ
Ｒ回路７２は第２タイマオーバーフロー信号７１がＨレ
ベルのとき、あるいはメモリリセット信号３８がＨレベ
ルのときに消去コマンドラッチ回路リセット信号７３を
Ｈレベルにする。７４は第２タイマカウント開始制御回
路６３をリセットする第２タイマカウント開始制御回路
リセット信号を生成するＯＲ回路であり、７５はその第
２タイマカウント開始制御回路リセット信号である。こ
のＯＲ回路７４は消去開始信号６２がＨレベルのとき、
あるいは消去コマンドラッチ回路リセット信号７３がＨ
レベルのときに第２タイマカウント開始制御回路リセッ
ト信号７５をＨレベルにする。

【００４１】次に動作について説明する。ここで、図
７、図８はこの実施例３によるフラッシュメモリの消去
コマンドラッチ回路の動作を説明するためのタイミング
図であり、図７は２回目の消去コマンド入力があった場
合、図８は２回目の消去コマンド入力がなかった場合に
ついてそれぞれ示している。図７および図８において、
Ｔ１は第１回目のコマンド入力時の期間、Ｔ２は第２回
目のコマンド入力時の期間、Ｔ３はデータを何も受け付
けない期間、ｔ１は１回目のコマンド入力の終了時刻、
ｔ２は２回目のコマンド入力の受付開始時刻を表してお
り、図５のそれらと同様である。

【００４２】まず、図７において、第２回目の消去コマ
ンド入力があった場合の消去コマンドラッチ回路の動作
について説明する。第１回目のコマンド入力時Ｔ１で、
ＷＥＢＤ信号６９がＬレベルのときに、データバス９の
内容はデコーダ２１に入力され、その内容が消去コマン
ド３９である場合にはコマンド信号２５がＨレベルにな
る。１回目のコマンド入力時Ｔ１ではラッチ１制御信号
２７はＨレベルになるため、ラッチ１回路２３と第１タ
イマカウント開始制御回路６１の第１のフリップフロッ
プ回路はデータ入力状態になり、ラッチ１回路２３には
コマンド信号２５のＨレベル信号が入力され、第１タイ
マカウント開始制御回路６１の第１のフリップフロップ
回路にはラッチ１回路２３から出力されるラッチ１信号
２９のＨレベル信号が入力される。ＷＥＢ信号４が立ち
上がると第１タイマカウント開始制御回路６１の第２の
フリップフロップ回路にＨレベルが入力され、第１タイ
マカウント開始信号６２がＨレベルになって第１タイマ
６５はカウントを開始する。

【００４３】ＯＲ回路６８は第１タイマカウント開始信
号６２がＬレベルで、第１タイマオーバーフロー信号６
６がＬレベルのときのみＷＥＢ信号４を有効にし、それ
以外のときにはＷＥＢ信号４を無効にする。従って、第
１タイマ６５がカウントを開始すると、カウント終了時
に発生する第１タイマオーバーフロー信号６６が立ち下
がるまでの期間Ｔ３においては、ＷＥＢ信号４が無効と
なってデータを何も受け付けない状態になる。第１タイ
マ６５がカウントを終了して第１タイマオーバーフロー
信号６６がＨレベルになると、第２タイマカウント開始
制御回路６３は第２タイマカウント開始信号６４をＨレ
ベルにし、それによって第２カウンタ７０がカウントを
開始する。

【００４４】次に、この第１タイマオーバーフロー信号
６６が立ち下がると、ＷＥＢ信号４の内容が有効にな
り、時刻ｔ２からは２回目のコマンド入力の受け付けを
再開する。２回目のコマンド入力時Ｔ２で、ＷＥＢＤ信
号６９がＬレベルのときにデータバス９の内容はデコー
ダ２１に入力され、その内容が消去コマンド３９のとき
にはコマンド信号２５がＨレベルになる。２回目のコマ
ンド入力時Ｔ２ではラッチ２回路２４はラッチ２制御信
号２８がＨレベルになるためデータ入力状態になり、ラ
ッチ２回路２４にコマンド信号２５のＨレベルの信号が
入力されてラッチ２信号３０はＨレベルになる。ラッチ
１信号２９とラッチ２信号３０がどちらもＨレベルにな
ると、消去信号３２がＨレベルになってメモリセル５の
消去が開始される。

【００４５】消去信号３２がＨレベルになると第２タイ
マカウント開始制御回路リセット信号７５がＨレベルに
なり、第２タイマカウント開始制御回路６３が初期化さ
れて第２タイマ７０はカウントを停止する。ここで、メ
モリセルの内容を消去中に第２タイマ７０が動作しない
ように、消去が終了するまでタイマカウント開始制御回
路リセット信号７５はＨレベルになっている。消去が終
了すると、メモリリセット信号３８がＨレベルになって
フラッシュメモリ内を初期化し、またこのメモリリセッ
ト信号３８がＨレベルになることで消去コマンドラッチ
回路リセット信号７３もＨレベルになるため、当該消去
コマンドラッチ回路が初期化されて消去モードを終了す
る。

【００４６】次に、図８において、２回目の消去コマン
ド入力がなかった場合の消去コマンドラッチ回路の動作
について説明する。なお、１回目のコマンド入力時Ｔ１
から第１タイマオーバーフロー信号６６の立ち下がりま
では、前述の図７を用いて説明した消去コマンドラッチ
回路の動作と同じなのでその説明省略する。２回目のコ
マンド入力時Ｔ２にデータ４９が何も入力されなかった
とき、または入力されたデータ４９が消去コマンド３９
以外のものであったときには、コマンド信号２５はＬレ
ベルのままである。従って、第１タイマ６５のオーバー
フローによってカウントを開始した第２タイマ７０は、
オーバーフローするまでそのカウントを継続し、オーバ
ーフローすると第２タイマオーバーフロー信号７１がＨ
レベルになる。第２タイマオーバーフロー信号７１がＨ
レベルになると消去コマンドラッチ回路リセット信号７
３はＨレベルになってラッチ回路部２２のラッチ１回路
２３のラッチが解除され、当該消去コマンドラッチ回路
が初期化されて消去モードを終了する。

【００４７】以上のように、この実施例３によれば、消
去コマンド３９を複数回入力する際に、２回目以降のコ
マンド入力の受付開始時刻が設定されて、１回目の消去
コマンド入力によってカウントを開始する第１タイマ６
５がオーバーフローするまでの間、２回目以降の消去コ
マンド３９の入力を停止させるとともに、２回目以降の
コマンド入力終了時間が設定されて、第１タイマのオー
バーフローによってカウントを開始する第２タイマ７０
がオーバーフローするまでに、２回目以降の消去コマン
ド３９の入力がなかった場合、消去コマンドラッチ回路
を初期化して１回目の消去コマンド３９を無効にするこ
とでコマンド入力の確実性を高め、より確実に誤消去を
防止している。

【００４８】

【発明の効果】請求項１に記載の発明によれば、２回目
以降の消去コマンド入力終了時間をタイマに設定してお
き、１回目の消去コマンド入力に基づいてそのタイマの
カウントを開始させて、当該タイマがオーバーフローす
るまで２回目以降の消去コマンドの入力がなかった場合
に、以前に入力されていた消去コマンドを無効にするた
めの信号を出力して当該消去コマンドラッチ回路内を初
期化するように構成したので、入力ミスによって消去コ
マンドが入力された場合や、他の情報が消去コマンドと
誤認された場合に、その状態をいつまでも保持してい
て、その後に同じような入力ミスや誤認などで消去コマ
ンドと認識されたデータが入力された場合でも、誤って
メモリセルの内容が消去されてしまうようなことがなく
なり、誤消去を確実に防止できるフラッシュメモリの消
去コマンドラッチ回路が得られる効果がある。

【００４９】また、請求項２に記載の発明によれば、２
回目以降の消去コマンド入力開始時間をタイマに設定し
ておき、１回目の消去コマンド入力に基づいてそのタイ
マのカウントを開始させて、当該タイマがオーバーフロ
ーするまでの間、２回目以降のコマンド入力の受け付け
を停止させるように構成したので、１回目の消去コマン
ドが入力されてから２回目以降の消去コマンドの入力ま
での間にノイズなどが入った場合に、それを消去コマン
ドと誤認して、入力すべき回数だけ消去コマンドの入力
操作を行う前にメモリセルの内容が消去されてしまうよ
うな危険性を排除し、誤消去を確実に防止できるフラッ
シュメモリの消去コマンドラッチ回路が得られる効果が
ある。

【００５０】また、請求項３に記載の発明によれば、２
回目以降の消去コマンド入力開始時間を第１タイマに設
定して、そのカウントを１回目の消去コマンド入力に基
づいて開始させ、当該第１タイマがオーバーフローする
までの間、２回目以降のコマンド入力の受け付けを停止
させるとともに、２回目以降の消去コマンド入力終了時
間を第２タイマに設定して、そのカウントを第１タイマ
のオーバーフローに基づいて開始させ、当該第２タイマ
がオーバーフローするまでの間に２回目以降の消去コマ
ンドの入力がなかった場合に、以前に入力されていた消
去コマンドを無効にするための信号を出力して当該消去
コマンドラッチ回路内を初期化するように構成したの
で、入力ミスや誤認等に起因するメモリセルの誤消去
を、より確実に防止することができるフラッシュメモリ
の消去コマンドラッチ回路が得られる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１によるフラッシュメモリ
の消去コマンドラッチ回路を示すブロック図である。

【図２】 上記実施例における２回目の消去コマンド入
力があった場合の動作を説明するためのタイミング図で
ある。

【図３】 上記実施例における２回目の消去コマンド入
力がなかった場合の動作を説明するためのタイミング図
である。

【図４】 この発明の実施例２によるフラッシュメモリ
の消去コマンドラッチ回路を示すブロック図である。

【図５】 上記実施例の動作を説明するためのタイミン
グ図である。

【図６】 この発明の実施例３によるフラッシュメモリ
の消去コマンドラッチ回路を示すブロック図である。

【図７】 上記実施例における２回目の消去コマンド入
力があった場合の動作を説明するためのタイミング図で
ある。

【図８】 上記実施例における２回目の消去コマンド入
力がなかった場合の動作を説明するためのタイミング図
である。

【図９】 この発明が適用される一般的なフラッシュメ
モリを示すブロック図である。

【図１０】 従来のフラッシュメモリの消去コマンドラ
ッチ回路を示すブロック図である。

【図１１】 その動作を説明するためのタイミング図で
ある。

【符号の説明】

５ メモリセル、１０ コマンド制御回路、４１，５１
タイマカウント開始制御回路、４３，５３ タイマ、
６１ 第１タイマカウント開始制御回路、６３第２タイ
マカウント開始制御回路、６５ 第１タイマ、７０ 第
２タイマ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電気的に書き込みおよび消去が可能なフ
   ラッシュメモリの書き込みモード／読み出しモード／消
   去モードの選択を行うコマンド制御回路内にあって、前
   記フラッシュメモリのメモリセルの内容の消去を指示す
   る消去コマンドが複数回入力された場合に、前記消去モ
   ードを選択させるための消去用のコマンド制御信号を生
   成するフラッシュメモリの消去コマンドラッチ回路にお
   いて、前記消去コマンドを複数回入力する際の２回目以
   降の前記消去コマンドの入力終了までの時間が設定され
   て、設定された前記時間内に前記２回目以降の消去コマ
   ンドの入力がなかった場合にオーバーフローして、以前
   に入力されていた前記消去コマンドを無効にする信号を
   生成するタイマと、１回目の前記消去コマンドの入力に
   基づいて、前記タイマにカウントを開始させるタイマカ
   ウント開始信号を生成するタイマカウント開始制御回路
   とを設けたことを特徴とするフラッシュメモリの消去コ
   マンドラッチ回路。
2. 【請求項２】 電気的に書き込みおよび消去が可能なフ
   ラッシュメモリの書き込みモード／読み出しモード／消
   去モードの選択を行うコマンド制御回路内にあって、前
   記フラッシュメモリのメモリセルの内容の消去を指示す
   る消去コマンドが複数回入力された場合に、前記消去モ
   ードを選択させるための消去用のコマンド制御信号を生
   成するフラッシュメモリの消去コマンドラッチ回路にお
   いて、前記消去コマンドを複数回入力する際の２回目以
   降のコマンド入力が開始されるまでの時間が設定され
   て、設定された前記時間が経過するまで２回目以降のコ
   マンド入力の受け付けを停止させる信号を生成するタイ
   マと、１回目の前記消去コマンドの入力に基づいて、前
   記タイマにカウントを開始させるタイマカウント開始信
   号を生成するタイマカウント開始制御回路とを設けたこ
   とを特徴とするフラッシュメモリの消去コマンドラッチ
   回路。
3. 【請求項３】 電気的に書き込みおよび消去が可能なフ
   ラッシュメモリの書き込みモード／読み出しモード／消
   去モードの選択を行うコマンド制御回路内にあって、前
   記フラッシュメモリのメモリセルの内容の消去を指示す
   る消去コマンドが複数回入力された場合に、前記消去モ
   ードを選択させるための消去用のコマンド制御信号を生
   成するフラッシュメモリの消去コマンドラッチ回路にお
   いて、前記消去コマンドを複数回入力する際の２回目以
   降のコマンド入力が開始されるまでの時間が設定され
   て、設定された前記時間が経過するまで２回目以降のコ
   マンド入力の受け付けを停止させる信号を生成する第１
   タイマと、前記消去コマンドを複数回入力する際の２回
   目以降の前記消去コマンドの入力終了までの時間が設定
   されて、設定された前記時間内に前記２回目以降の消去
   コマンドの入力がなかった場合にオーバーフローして、
   以前に入力されていた前記消去コマンドを無効にする信
   号を生成する第２タイマと、１回目の前記消去コマンド
   の入力に基づいて、前記第１タイマにカウントを開始さ
   せる第１タイマカウント開始信号を生成する第１タイマ
   カウント開始制御回路と、前記第１タイマのオーバーフ
   ローに基づいて、前記第２タイマにカウントを開始させ
   る第２タイマカウント開始信号を生成する第２タイマカ
   ウント開始制御回路とを設けたことを特徴とするフラッ
   シュメモリの消去コマンドラッチ回路。