JP2551029B2

JP2551029B2 - インターフェース回路

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Publication number: JP2551029B2
Application number: JP62246973A
Authority: JP
Inventors: 克美山岡
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Current assignee: Sony Corp
Priority date: 1987-09-30
Filing date: 1987-09-30
Publication date: 1996-11-06
Anticipated expiration: 2011-11-06
Also published as: JPS6488858A

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

Ａ産業上の利用分野Ｂ発明の概要Ｃ従来の技術Ｄ発明が解決しようとする問題点Ｅ問題点を解決するための手段（第１図及び第３図）Ｆ作用Ｇ実施例 G₁リセット信号作成回路（第１図、第２図） G₂インクリメント信号作成回路（第３図、第４図）Ｈ発明の効果Ａ産業上の利用分野本発明は入出力ポート回路、入力ポート回路、出力ポ
ート回路等に適用して好適なインターフェース回路に関
する。

Ｂ発明の概要本発明は、複数のデータ蓄積手段へのアクセスを計数
手段によって選択するようになし、その計数手段を中央
処理装置からのアドレス信号に基づいて制御して、複数
のデータ蓄積手段に複数種類のシリアルデータを書き込
むか又は複数のデータ蓄積手段から複数種類のシリアル
データを読み出すようにしたインターフェース回路にお
いて、アドレス信号に基づいて作られた、計数手段を制
御すべき第１の制御信号の継続時間が所定時間以上であ
るか否かを検出し、第１の制御信号の継続時間が所定時
間以上であったときに、第２の制御信号を発生し、この
第２の制御信号によって、計数手段を制御するようにし
たことにより、IC化に好適であって、あるタイミングの
データが誤ったデータの蓄積手段に書き込まれ又はある
タイミングのデータが誤ったデータ蓄積手段から読み出
されるのを回避することができるようにしたものであ
る。

Ｃ従来の技術以下に、図面を参照して、従来の技術について説明す
る。第５図は、従来のCPUとこれに接続された周辺ICを
示し、以下これについて説明する。第５図において、
（１）は中央処理装置〔CPU（セントラル・プロセッシ
ング・ユニット）〕（マイクロプロセッサ）、（２）は
アドレスデコーダ、（３）は周辺ICを夫々示す。尚、こ
の周辺IC（３）は、ここでは磁気ディスク（２インチフ
ロッピーディスク）駆動装置のADC（アドバンスド・デ
ィスク・コントローラで、インターフェース回路（I/O
ポート回路）と、このインターフェース回路を介してCP
U（１）に接続されるマイクロプログラム制御部及びバ
ッファメモリと、マイクロプログラム制御部及びバッフ
ァメモリに接続されたエラー訂正処理部、命令実行部、
データ変調回路及びデータ復調回路とを備えている。そ
して、この周辺IC（３）の命令実行部によって、メカデ
ッキシステムコントローラ及びデータ変調回路及びデー
タ復調回路に接続された記録・再生・消去回路を制御す
るようにしている。又、メカデッキシステムコントロー
ラによって、磁気ヘッド送りモータ及びスピンドルモー
タが制御され、記録・再生・消去回路が磁気ヘッドに接
続される。

そして、この周辺IC（３）内のインターフェース回路
は、例えば夫々１バイトのリセットレジスタ、ステータ
スレジスタ、コマンドレジスタ、データレジスタ及び４
バイトのパラメータレジスタを備えている。

CPU（１）は、８ビットのデータD7〜D0の双方向デー
タバス、８ビットのアドレス信号A7〜A0の出力端子並び
にストローブ信号、即ち読み出し進及び書込み信号▲
▼、▲▼の出力端子を備えている。

周辺IC（３）は、そのインターフェース回路（I/Oポ
ート回路）において、CPU（１）に直接接続される８ビ
ットのデータD7〜D0の双方向データバス、２ビットのア
ドレス信号A1〜A0の入力端子、ストローブ信号、即ち読
み出し信号、書込み信号及びチップセレクト信号▲
▼、▲▼、▲▼の各入力端子を備えている。

CPU（１）からのアドレス信号A7〜A2は、アドレスデ
コーダ（２）に供給され、アドレス信号A1、A0は、直接
周辺IC（３）のインターフェース回路に供給される。CP
U（１）からのストローブ信号▲▼、▲▼は、
周辺IC（３）のインターフェース回路に供給される。ア
ドレスデコーダ（２）は、CPU（１）からのアドレス信
号A7〜A2をデコードし、そのデコード結果が負論理のス
トローブ信号▲▼として周辺IC（３）のインターフ
ェース回路に供給される。この結果、CPU（１）から周
辺IC（３）を見た場合、この周辺IC（３）は、連続した
４つのアドレスを持つ周辺デバイスと成る。

ストローブ信号▲▼が、▲▼＝「０」のとき
は、アドレス信号A1、A0で指定された周辺IC（３）のイ
ンターフェース回路からのデータD7〜D0が、双方向デー
タバスを介して、CPU（１）に供給される。又、ストロ
ーブ信号が▲▼が、▲▼＝「０」のときは、ア
ドレス信号A1、A0で指定された周辺IC（３）のインター
フェース回路に対し、双方向データバスを介して、CPU
（１）からのデータD7〜D0が供給される。

ストローブ信号▲▼、▲▼が、▲▼＝▲
▼＝「０」のとき、周辺IC（３）のインターフェー
ス回路は、アドレス信号A1、A0で指定された内部の機能
ブロックからデータD7〜D0を出力し、双方向データバス
を介して、CPU（１）に供給し、▲▼＝▲▼＝
「０」のとき、双方向データバスを介して、CPU（１）
からのデータD7〜D0を受けて、アドレス信号A1、A0で指
定された内部の機能ブロックにデータを入力する。

アドレスデコーダ（２）が、例えば、上位ビットから
順に「100000」をデコードするものとすれば、CPU
（１）が、周辺IC（３）のインターフェース回路の例え
ばアドレス80H〜83H（Ｈは16進を意味する）のレジスタ
に対してアクセスを行ったとき、周辺IC（３）のインタ
ーフェース回路に供給されるストローブ信号▲▼は
「０」に成って、周辺IC（３）のインターフェース回路
におけるデータの入出力が可能と成る。

CPU（１）が２インチフロッピーディスクに対し、デ
ータの書込み及び読み出しを行うとき、CPU（１）は、
前以ってこの周辺IC（３）のインターフェース回路に対
し、読み出し及び書き込み行うトラック及びセクタの位
置を指定する。又、周辺IC（３）が特別仕様の場合は、
そのインターフェース回路において、書込み時と同時に
記録された２バイトのコピープロテクショクコードの指
定を行ない得るようになされている。

一方、この周辺IC（３）を使用して、２インチフロッ
ピーディスクからデータを読み出した後で、このデータ
と併せて、そのデータの記録されていたトラック及びセ
クタの番号並びに２バイトのコピープロテクションコー
ドが、周辺IC（３）のインターフェース回路内のレジス
タ（パラメータレジスタ）に格納されるが、CPU（１）
は検証のために、その格納されたデータを読み出すこと
ができる。

これらのデータを、CPU（１）が入出力するには、CPU
（１）は周辺IC（３）のインターフェース回路に対し、
ストローブ信号▲▼＝「０」、アドレス信号A1＝
「０」、A0＝「１」を供給すると共に、ストローブ信号
▲▼＝「０」又は▲▼＝「０」を供給すれば良
い。周辺IC（３）のインターフェース回路のレジスタに
格納するデータは、最大４バイトであるが、同じアドレ
スに対して連続して入力又は出力することによって、次
に示す内容のデータをそのレジスタに入出力することが
できる。

セクタ番号 ……１バイトトラック番号 ……１バイトコピープロテクションコード（下位バイト）……１バ
イトコピープロテクションコード（上位バイト）……１バ
イトこれらデータは組で表れることが多いので、夫夫のバ
イトに独立したアドレスを割り当てなくても、実用上問
題に成ることはなく、又、このようにすることにより、
CPU（１）のアドレス空間を無駄に消費してしまうこと
を回避できるばかりではなく、周辺IC（３）のアドレス
ピンを少なくすることができる。

最大４バイトのデータの入出力を途中で停止してしま
った場合、次ぎに再び、パラメータレジスタをアクセス
しようとするときに、入出力されるデータは最初のセク
タ番号ではなくなってしまうが、この周辺IC（３）のイ
ンターフェース回路では、CPU（１）から周辺IC（３）
に、ストローブ信号▲▼＝「０」、アドレス信号A1
＝「０」、A0＝「０」及びストローブ信号▲▼＝
「０」を供給することによって、順序は初期化できる。
これは、CPU（１）が周辺IC（３）のインターフェース
回路のステータス情報を入力する操作で、２インチフロ
ッピーディスクのアクセ中に頻繁に行われる動作であ
る。

周辺IC（３）のインターフェース回路の内部には、セ
クタ番号、トラック番号及び２バイトのコピープロテク
ションコードを格納するためのレジスタ（パラメータレ
ジスタ）が、入力用及び出力用と各別に、計８バイト分
用意されていて、これらの切換えは、入力用及び出力用
に共通な４進カウンタ及びデコーダによって行われる。

以下に、第６図を参照して、このパラメータレジスタ
について説明する。（42）〜（45）は夫々入力レジスタ
（入力パラメータレジスタ）、（34）〜（37）は出力レ
ジスタ（出力パラメータレジスタ）で、夫々データバス
DBに接続されている。

次ぎに、これらレジスタ（34）〜（37）及び（42）〜
（45）に対する制御回路（46）について説明する。スト
ローブ信号▲▼が、インバータ（25）及び ANDゲ
ート（27）を通じ、更に、各別のANDゲート（38）〜（4
1）を夫々通じて、入力レジスタ（42）〜（45）に供給
される。

ストローブ信号▲▼が、インバータ（21）及びAN
Dゲート（26）を通じ、更に各別のANDゲート（30）〜
（33）を通じて、出力レジスタ（34）〜（37）に供給さ
れる。

ストロープ信号▲▼がインバータ（22）を通じ
て、ANDゲート（24）に供給され、アドレス信号A1がイ
ンバータ（23）を通じて、ANDゲート（24）に供給さ
れ、アドレス信号A0が直接ANDゲート（24）に供給され
る。そして、このANDゲート（24）の出力が、ANDゲート
（26）、（27）に供給されると共に、インクリメント信
号Ｃとして４進カウンタ（28）に供給される。

４進カウンタ（28）の出力は、デコーダ（29）に供給
される。そして、デコーダ（29）から、デコード信号S
0、S1、S3が出力される。そしてデコード信号S0はANDゲ
ート（30）、（38）に供給され、デコード信号S1はAND
ゲート（31）、（39）に供給され、デコード信号S2はAN
Dゲート（32）、（40）に供給され、デコード信号S3はA
NDゲート（33）、（41）に供給される。

次ぎに、第７図を参照して、制御回路（46）の具体構
成について説明するも、この第７図において、第６図と
対応する部分には、同一符号を付して重複説明を省略す
る。

先ず、４進カウント（28）について説明する。４進カ
ウンタ（28）は縦続接続された２段のＴフリップフロッ
プ回路（11）、（12）から構成される。そして、第６図
で説明したANDゲート（24）の出力たるインクリメント
信号Ｃがフリップフロップ回路（11）のＴ入力端子に供
給される。このフリップフロップ回路（11）の反転出力
が、次段のフリップフロップ回路（12）のＴ入力端子に
供給される。

更にANDゲート（９）及びNORゲート（10）が設けられ
る。そして、ストローブ信号▲▼、アドレス信号A
1、A0及びストローブ信号▲▼が、夫夫インバータ
（22）、（23）、（６）及び（21）を通じて、ANDゲー
ト（９）に供給される。このANDゲート（９）の出力
と、電源投入時に発生するリセット信号RSとが、NORゲ
ート（10）に供給される。そして、NORゲート（10）の
出力たるリセット信号が、フリップフロップ回路（1
1）、（12）のリセット入力端子に供給される。

尚、電源投入後、又は、CPU（１）が周辺IC（３）の
インターフェース回路のパラメータレジスタ以外のレジ
スタをアクセスした後に、パラメータレジスタをアクセ
スする場合に、上述のリセット信号がカウンタ（28）
に供給される。

次ぎに、デコーダ（29）について説明する。これはAN
Dゲート（13）〜（16）から構成される。そして、フリ
ップフロップ回路（11）の非反転出力が、ANDゲート（1
3）、（15）に供給され、その反転出力がANDゲート（1
4）、（16）に供給される。フリップフロップ回路（1
2）の非反転出力が、ANDゲート（13）、（14）に供給さ
れ、その反転出力がANDゲート（15）、（16）に供給さ
れる。

しかして、ANDゲート（13）、（14）、（15）及び（1
6）から、夫々デコード信号S1、S2、S3、S4が得られ
る。そして、４進カウンタ（28）の計数値が０、１、
２、３のとき、夫々デコード信号S1、S2、S3、S4の出力
論理が真と成る。

第８図は、これら第６図及び第７図の各部の信号の波
形を示す。尚、インクリメント信号Ｃは、４進カウント
（28）に供給されて計数される信号であるが、この信号
Ｃを論理式で示すと、Ｃ＝CS・▲▼・A0に成る。４
進カウンタ（28）は、この信号Ｃの後端のエッジで計数
（カウントアップ）される。リセット信号は、４進カ
ウンタ（28）をリセットする信号であるあが、この信号
を論理式で示すと、Ｒ＝CS・▲▼・▼▼０・
RDに成る。

Ｄ発明が解決しようとする問題点かかる従来のインターフェース回路は、次のような欠
点がある。即ち、CPU（１）から出力されるアドレス信
号A7〜A0の内、アドレス信号A7〜A2をアドレスデコーダ
（２）に供給して、ストローブ信号▲▼を得て、周
辺IC（３）のインターフェース回路に供給するようにし
ているため、ストローブ信号▲▼は、CPU（１）か
ら直接出力される信号に比べて時間遅れが生じる。この
ため、次のように２つの問題が生じる。

先ず、CPU（１）が周辺IC（３）のインターフェース
回路のパラメータレジスタ以外のレジスタをアクセスし
たときに、４種のパラメータレジスタのうち一つをポイ
ントするための４進カウンタがカウントアップしてしま
う。即ち、第９図に示す如く、※の期間にアドレス信号
A1、A0が、夫々A1＝「０」、A0＝「１」であると、イン
クリメント信号Ｃ（▲▼・▲▼・A0）が真に成
って、４進カウンタ（28）がカウントアップしてしま
う。かくすると、あるタイミングのデータが、本来書き
込まれる（読み出される）べきレジスタとは異なるレジ
スタに書き込まれる（から読み出される）ことに成る。

この問題の対策としては、CPU（１）の処理速度を向
上させることによって、ストローブ信号▲▼が終了
する時刻を早めることが考えられるが、これはあまり効
果はない。又、タイミング補正回路を設けて、アドレス
信号A1、A0を遅くすることも考えられるが、かかる回路
は外付回路と成って、IC化に適さない。

次ぎに、CPU（１）が、周辺IC（３）のインターフェ
ース回路内の４種のパラメータレジスタの内の一つから
データの入力を受けた場合、４進カウンタ（28）がリセ
ットされてしまう。即ち、第10図に示す如く、※の期間
にアドレス信号A1、A0が夫々A1＝「０」、A0＝「０」
で、且つこの時期までストローブ信号▲▼が、▲
▼＝「０」だったとすると、リセット信号Ｒ（＝CS・
▲▼・▲▼・RDが）が真に成って、４進カウン
タ（28）がリセットされてしまう。かくすると、この場
合も、あるタイミングのデータが、本来書き込まれる
（読み出される）べきレジスタとは異なるレジスタに書
き込まれる（から読み出される）ことに成る。

この問題の対策としては、上述と同様に、CPU（１）
の処理速度を向上させることによって、ストローブ信号
▲▼を早めることが考えられるが、やはりあまり効
果はない。又、タイミング補正回路を設けて、アドレス
A1、A0を遅くすることも考えられるが、やはりかかる回
路は外付回路と成って、IC化に適さない。

かかる点に鑑み、本発明は、複数のデータ蓄積手段へ
のアクセスを計数手段によって選択するようになし、そ
の計数手段を中央処理装置からのアドレス信号に基づい
て制御して、複数のデータ蓄積手段に複数種類のシリア
ルデータを書き込むか又は複数のデータ蓄積手段から複
数種類のシリアルデータを読み出すようにしたインター
フェーク回路において、IC化に好適であって、計数手段
の誤動作によって、あるタイミングのデータが誤った蓄
積手段に書き込まれ又はあるタイミングのデータが誤っ
た蓄積手段から読み出されるのを回避することができ
る。

Ｅ問題点を解決するための手段本発明は、複数のデータ蓄積手段（42）〜（45）又は
（34）〜（37）と、この複数のデータ蓄積手段（42）〜
（45）又は（34）〜（37）へのアクセスを選択する計数
手段（28）とを有し、中央処理装置（１）からのアドレ
ス信号に基づいて計数手段（28）を制御して、複数のデ
ータ蓄積手段（42）〜（45）に複数種類のシリアルデー
タを書き込むか又は複数のデータ蓄積手段（34）〜（3
7）から複数種類のシリアルデータを読み出すにしたす
るようにしたインターフェース回路において、アドレス
信号に基づいて作られた、計数手段（28）を制御すべき
第１の制御信号の継続時間が所定時間以上であるか否か
を検出し、第１の制御信号の継続時間が所定時間以上で
あったときに、第２の制御信号を発生する制御信号発生
回路を設け、第２の制御信号を計数手段（28）に供給し
て制御するようにしたものである。

Ｆ作用かかる本発明によれば、制御信号発生回路によって、
中央処理装置（１）からのアドレス信号に基づいて作ら
れた、第１の制御信号の継続時間が所定時間以上である
か否かを検出し、第１の制御信号の継続時間が所定時間
以上であったときに、第２の制御信号を発生して、計数
手段（28）に供給する。

Ｇ実施例上述した従来の技術では、カウンタをインクリメント
又はリセットする要因が一瞬でも起これば、それが有効
に成ってしまう点に問題があった。そこで、この実施例
では、カウンタをインクリメント又はリセットする要因
が一定時間以上連続して起こらないと、それが有効とな
らないようにしたものである。これによって、デコーダ
等の回路素子が原因に成って生ずる短時間のパルスは無
視することができるように成り、誤動作が生じないこと
に成る。

以下に、図面を参照して、本発明の実施例を詳細に説
明する。この実施例は、上述した第５図の周辺IC（３）
のインターフェース回路（I/Oポート回路）の第６図及
び第７図について説明したパラメータレジスタの制御回
路に、本発明を適用した場合である。

G₁リセット信号形成回路先ず、第６図及び第７図の４進カウンタ（28）に供給
するリセット信号の作成回路（制御信号発生回路）を、
第１図を参照して説明しよう。この回路は、ANDゲート
（52）、（54）、NANDゲート（55）及びJKフリップフロ
ップ回路（53）、（56）を有する。

リセット信号Ｒ（＝CS・▲▼・▲▼・RD）
が、ANDゲート（52）、（54）及びNANDゲート（55）に
供給される。例えば、14MHzのクロック信号CKが、フリ
ップフロップ回路（53）、（56）の各クロック入力端子
に供給される。リセット信号（電源投入直後の初期設定
を行うためのリセット信号）MRが、フリップフロップ回
路（53）、（56）のリセット入力端子に供給される。

ANDゲート（52）の出力J0が、フリップフロップ回路
（53）のＪ入力端子に供給される。フリップフロップ回
路（53）のＫ入力端子に電源電圧“H"が供給される。フ
リップフロップ回路（53）の非反転出力Q0がANDゲート
（54）に供給され、反転出力がNANDゲート（55）に供給
される。ANDゲート（54）の出力J1が、フリップフロッ
プ回路（56）のＪ入力端子に供給され、NANDゲート（5
5）の出力K1が、フリップフロップ回路（56）のＫ入力
端子に供給される。フリップフロップ回路（56）の反転
出力が、ANDゲート（52）、（54）に供給される。フリ
ップフロップ回路（56）の非反転出力が、NANDゲート
（55）に供給される。そして、フリップフロップ回路
（56）の非反転出力が、リセット信号として第６図、第
７図の４進カウンタ（28）に供給される。

かかるリセット信号作成回路は、第５図の周辺IC
（３）のインターフェース回路内に形成される。

第２図に、このリセット信号作成回路の各部の信号の
波形を示す。

次ぎに、このリセット信号作成回路の動作を第２図を
参照して説明しよう。カウンタ（28）をリセットする要
因、即ちリセット信号Ｒ（＝CS・▲▼・▲▼・
RD）が真に成っている間に２回又はそれ以上連続してク
ロックCKが検出された場合、フリップフロップ回路（5
6）の非反転出力端子から、カウンタ（28）をリセット
するリセット信号が発生する。

G₂インクリメント信号形成回路次ぎに、第３図を参照して、第６図及び第７図の４進
カウンタ（28）に供給するインクリメント信号の作成回
路（制御信号発生回路）について説明する。この回路
は、ANDゲート（61）、（63）、（65）、（67）、JKフ
リップフロップ回路（62）、（64）、（66）、（68）及
びインバータ（69）を有する。

上述の第６図及び第７図において、４進カウンタ（2
8）に供給されるべきインクリメント信号Ｃ（＝CS・▲
▼・A0）が、ANDゲート（61）、（63）に直接供給
されると共に、インバータ（69）を通じてANDゲート（6
5）、（67）に供給される。又、上述と同様の14MHzのク
ロック信号CKが、フリップフロップ回路（62）、（6
4）、（66）及び（68）の各クロック入力端子に供給さ
れる。上述と同様のリセット信号（電源投入直後の初期
設定を行うためのリセット信号）MRが、フリップフロッ
プ回路（62）、（64）、（66）及び（68）の各リセット
入力端子に供給される。

ANDゲート（61）の出力J0が、フリップフロップ回路
（62）のＪ入力端子に供給される。電源電圧“H"が、フ
リップフロップ回路（62）のＫ入力端子に供給される。
フリップフロップ回路（62）の非反転出力Q0が、ANDゲ
ート（63）に供給される。ANDゲート（63）の出力J1
が、フリップフロップ回路（64）のＪ入力端子に供給さ
れる。フリップフロップ回路（64）の反転出力が、AND
ゲート（61）、（63）に供給される。

フリップフロップ回路（64）の非反転出力Q1が、AND
ゲート（65）、（67）に供給される。ANDゲート（65）
の出力J2が、フリップフロップ回路（66）のLJ入力端子
に供給される。電源電圧“H"が、フリップフロップ回路
（66）のＫ入力端子に供給される。フリップフロップ回
路（66）の非反転出力Q2が、ANDゲート（67）に供給さ
れる。ANDゲート（67）の出力J3が、フリップフロップ
回路（68）のＪ入力端子に供給される。フリップフロッ
プ回路（68）の反転出力が、ANDゲート（65）、（67）
に供給される。フリップフロップ回路（68）の非反転出
力が、フリップフロップ回路（64）、（68）の各Ｋ入力
端子に供給される。

そして、フリップフロップ回路（68）の非反転出力
が、インクリメント信号として第６図、第７図の４進カ
ウント（28）のフリップフロップ回路（11）のＴ入力端
子に供給される。

かかるインクリメント信号作成回路は、第５図の周辺
IC（３）のインターフェース回路内に形成される。

この第３図の各部の信号と波形を、第４図に示す。

次ぎに、かかるインクリメント信号作成回路の動作
を、第４図を参照して説明しよう。インクリメント信号
Ｃ（＝CS・▲▼・A0）が真に成っている間に、２回
又はそれ以上連続してクロック信号CKが検出された場合
は、これをフリップフロップ回路（64）で記憶してお
き、その後４進カウンタ（28）をインクリメントする要
因が真でなくなってから、真ではない間に２回又はそれ
以上連続してクロック信号CKが検出された場合に、記憶
されていた情報が以前に真の間に２回又はそれ以上連続
してクロック信号CKが検出されたことを表していれば、
フリップフロップ回路（68）の非反転出力端子に、４進
カウンタ（28）をインクリメントするインクリメント信
号を発生すると共に、そのインクリメント信号でフリッ
プフロップ回路（64）を制御して、先の記憶を消去す
る。

このように２段階の亙る処理が必要な理由は、CPU
（１）から周辺IC（３）へのアクセスが比較的長時間に
行われた場合に、アクセスしている最中に４進カウンタ
（28）がインクリメントしてしまっては困るからであ
る。

上述の実施例においては、データ蓄積手段が、レジス
タであったが、ラッチ回路でも良く、あるいは複数の記
憶エリアを有するメモリのその個々の記憶エリアであっ
ても良い。このデータ蓄積手段は、そこに記憶すべきデ
ータに応じた蓄積容量を有する。

Ｈ発明の効果上述せる本発明によれば、複数のデータ蓄積手段への
アクセスを計数手段によって選択するようになし、その
計数手段を中央処理装置からのアドレス信号に基づいて
制御して、複数のデータ蓄積手段に複数種類のシリアル
データを書き込むか又は複数のデータ蓄積手段から複数
種類のシリアルデータを読み出すようにしたインターフ
ェース回路において、IC化に好適であって、あるタイミ
ングのデータが誤った蓄積手段に書き込まれ又はあるタ
イミングのデータ誤った蓄積手段から読み出されるのを
回避するとができる。

【図面の簡単な説明】

第１図はリセット信号作成回路、第２図はその説明に供
するタイミングチャート、第３図はインクリメント信号
作成回路、第４図はその説明に供するタイミングチャー
ト、第５図は従来のCPUと周辺ICとの回路のブロック線
図、第６図は周辺IC内のパラメータレジスタを示す回路
図、第７図はそのパラメータレジスタの制御回路を示す
回路図、第８図はそのパラメータレジスタの動作説明の
ためのタイミングチャート、第９図及び第10図は従来例
の欠点を説明する説明図である。（１）はCPU、（２）はアドレスデコーダ、（３）は周
辺IC、（28）は計数手段、（29）はデコーダである。

Claims

(57)【特許請求の範囲】

【請求項１】複数のデータ蓄積手段と、該複数のデータ
蓄積手段へのアクセスを選択する計数手段とを有し、中
央処理装置からのアドレス信号に基づいて上記計数手段
を制御して、上記複数のデータ蓄積手段に複数種類のシ
リアルデータを書き込むか又は上記複数のデータ蓄積手
段から複数種類のシリアルデータを読み出すようにした
インターフェース回路において、上記アドレス信号に基づいて作られた、上記計数手段を
制御すべき第１の制御信号の継続時間が所定時間以上で
あるか否かを検出し、上記第１の制御信号の継続時間が
上記所定時間以上であったときに、第２の制御信号を発
生する制御信号発生回路を設け、上記第２の制御信号を上記計数手段に供給して制御する
ようにしたことを特徴とするインターフェース回路。