KR0185186B1 - 최소 리셋 타임 홀드 회로 - Google Patents

최소 리셋 타임 홀드 회로 Download PDF

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이.토마Ⅲ 로이
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제이. 데이비드 카벨로
콤파크 컴퓨터 코오포레이숀
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Abstract

내용없음.

Description

최소 리셋 타임 홀드 회로
제1도는 본 발명을 구현하는 컴퓨터 시스템의 블록도.
제2도는 제1도의 컴퓨터 시스템의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10: 프로세서 12 : 어드레스 버스
14 : 제어 버스 16 : 데이터 버스
18 : 슬럿(slot) 20: 플로피 디스크 제어기
22 : 어드레스 디코더 24 : 플립플롭
26 : 인버터 28 : 어드레스 PAL
32 : 레지스터 34 : 버스 제어기
본 발명은 컴퓨터 시스템에 관한 것이다. 더 구체적으로 말하자면, 허용 가능한 시간이 경과하기 전에 다른 동작 실행의 요구가 있는 경우 프로세서를 홀딩(holding)하기 위한 회로에 관한 것이다.
개인용(퍼스널) 컴퓨터는 마이크로프로세서 제조업자들이 지금까지의 것보다 빠르고 보다 강력한 장치를 개발함에 따라 점차 성능이 좋아지고 있다. 캐시(cache)방식과 같은 고속 메모리 기술을 이용함으로써, 마이크로프로세서는 가능한 최대의 속도로 동작할 수 있게 되었다.
개인용 컴퓨터에서의 일부 동작은 그 동작 발생에 최소한의 고정된 시간이 소요되고 있으며, 이들 동작에 걸리는 시간은 프로세서의 속도가 증가하더라도 변하지 않는다. 예컨대, 표준 플로피 디스크 제어기 칩은 International Business Machines Corporation(IBM)에서 제조한 IBM PC/AT와 호환 가능한 개인용 컴퓨터에 사용된다. 표준 플로피 디스크 제어기의 한 제조회사는 NEC Electronics. Inc. 는 제품명 μPD765A(간단히. 765)를 제조하였다. 시스템 리셋 타임이나 소프트웨어 명령에 의해플로피 디스크 제어기를 리셋할 필요가 있는 경우가 있다. 제품명 765의 경우는 하드웨어 리셋 입력만을 제공하며, 그 자신이 소프트웨어 명령을 제공하지는 못한다. 이러한 문제점을 해결하기 위해, 프로세서에 의해 액세스(접근) 가능한 플립플롭이 제공되는데, 이 플립플롭의 출력은 제품명 765의 리셋 입력에 접속된다. 이 플립플롭은 시스템 리셋 신호에 의해 클리어 된다.
제품명 765에 대한 리셋 신호는 제품 사양에 따라 적어도 3.5 마이크로초동안 하이(High) 상태를 홀드하여야 하므로, 이에 다른 문제점이 발생한다. 상기 하이 상태를 홀드하여야 하는 시간은 Microsoft Corporation 및 IBM 의 OS/2와 같은 운영 체제를 사용하는 종래의 컴퓨터 시스템에서는 문제가 되지 않았다. 왜냐하면, OS/2에서는 소프트웨어에 의해 플로피 디스크의 소프트웨어 리셋이 수행되기 때문이다. 소망의 위치. 즉 IBM과 호환 가능한 시스템에 사용되는 입출력(I/O) 포트의 3F2 또는 372번지의 바이트 중 비트 2에 '0'값이 기록된다. 간단한 일련의 동작이 수행되고 나서, 리셋을 클리어하기 위해 '1'값이 상기 위치에 기록되어 플로피 디스크 제어기를 인에이블시킨다. 종래 시스템에서, 위치를 클리어 및 세팅하는 다양한 소프트웨어 동작의 실행 시간은 제품명 765가 리셋되는 것을 보장할 만큼 충분하였다. 그러나, 프로세서의 속도가 예컨대, Intel Corporation에서 제조된 80386 시스템의 속도인 33MHz까지 증가하게 되자, 명령 시퀀스는 캐시 메모리와 페이징 방식의 주 메모리를 갖는 33MHz 의 80386시스템에 대해 측정된 1.6 내지 2.0마이크로초의 수배인 3.5 마이크로초 이하에서 수행되었다. 그러므로 제품명 765는 고속 마이크로프로세서를 이용하는 시스템에서의 OS/2 운영 체제와 같은 표준 소프트웨어에 의해서는 신뢰성 있게 리셋될 수 없다.
본 발명은 플로피 디스크 제어기 리셋 위치에 '0' 값이 기록되는 때를 판정하여 카운터를 개시시킨다. 만일 미리 정해진 시간이 경과하기 전에 프로세서가 플로피 디스크 리셋 위치에 '1'을 기록하려고 한다면, 프로세서는 상기 정해진 시간이 경과하여 기록 사이클이 완료될 때까지 그 상태를 홀드한다. 따라서 플로피 디스크 제어기는 어떠한 프로세서 속도에서도 신뢰성 있게 리셋을 실행할 수 있으며, 소프트웨어 타이밍 루프 의존성을 제거할 수 있다.
본 발명의 전술한 내용과, 기타의 목적 및 특징은 첨부 도면을 참조한 하기 설명을 통해 더욱 명확해질 것이다.
제1도에 있어서, 문자 C는 본 발명을 구현하는 컴퓨터 시스템을 나타낸다. 컴퓨터 시스템(C)은 어드레스 버스(12), 제어 버스(14) 및 데이터 버스(16)가 접속된 프로세서(10)를 포함한다. 이들 버스(12, 14, 16)를 통해, 직접 또는 다양한 버퍼, 래치 및 제어기를 거쳐, 프로세서(10)는 컴퓨터 시스템(C)에 있는 여러 장치들 사이에서 데이터를 전송하는데 필요한 어드레스 및 제어 정보를 제공한다. 이 프로세서(10)는 Intel Corporation에서 제조한 80386인 것이 바람직하다. 어드레스 버스(12), 제어 버스(14) 및 데이터 버스(16)는 일련의 슬럿(18)에 연결되며, 이 슬럿(18)에는 다양한 부가적인 특징 및 성능이 제공될 수 있도록 교체 가능한 다양한 회로 기판(도시 안됨)이 결합된다.
플로피 디스크 제어기(20)는 어드레스 버스(12)와 데이터 버스(16)에 연결되어 있어서, 프로세서(10)와 정보 전달이 가능하고, 플로피 디스크 유닛(도시 안됨)에 결합되어 있다. 그러므로 프로세서(10)는 개인용 컴퓨터에 일반적으로 사용되는 대용량 저장 장치에 접근하는 수단을 포함하게 된다. 플로피 디스크 제어기(20)를 인에이블시키는 것은 어드레스 디코드 회로(22)에 의해 생성되는 신호이다. 이 어드레스 디코드 회로는 플로피 디스크 제어기(20)에 어드레스 지정되는 주기를 판정하기 위해 어드레스 버스(12)와 제어 버스(14)를 판정 및 분석한다. 플로피 디스크 제어기(20)에 어드레스 지정되는 주기인 경우, 이 주기가 엑티브되어야 한다는 것을 나타내기 위해 어드레스 디코드 회로(22)가 플로피 디스크 제어기(20)에 신호를 보낸다. IBM과 호환 가능한 개인용 컴퓨터 시스템에 있어서, 플로피 디스크 제어기(20) 및 이와 관련된 회로는 I/O 포트의 3F0-3F7 또는 370-377 번지에 제공되며, 이들 번지는 16진수로 표기한 것이며, 본 명세서에서 어드레스나 포트값으로 특정된 다른 숫자들도 마찬가지로 16진수로 표기될 것이다. 3F0어드레스 블록은 플로피 디스크 제어기의 1차 어드레스이고, 370어드레스 블록은 플로피 디스크 제어기의 2차 어드레스이다. 플로피 디스크 제어기(20)는 NEC Electronics. Inc. 에서 제조된 μPD765A인 것이 바람직하다. 본 발명은 다른 동등한 또는 호환 가능한 플로피 디스크 제어 장치의 사용도 가능하다.
상기 언급된 바와 같이, 소프트웨어 리셋은 임의의 운영체제하에서 요구되고 필요한 것이다. 이 플로피 디스크 제어기(20)는 하드웨어 리셋 입력만을 허용하기 때문에 소프트웨어 리셋 조건을 제어하기 위한 부가적인 수단이 제공되어야 한다. 이러한 기능을 수행하기 위해 플립플롭(24)이 제공된다. 이 플립플롭(24)은 데이터 버스(16)의 비트 2에 접속된 D 입력과, 시스템 리셋 신호인 RST*신호에 접속된 클리어 입력을 갖는다. 본 명세서에서 신호를 참조할 때 신호 기호 표시 다음에 붙어 있는 별표(*)는 저전압 레벨이 존재할 때 논리적 참이라는 것을 나타내며, 신호 기호 표시 다음에 숫자를 포함하는 각 괄호는 데이터 또는 어드레스 필드와 같은 광범위의 논리 신호에서 단일 또는 다중 비트 위치를 나타내는 데 사용된다. 플립플롭(24)은 어드레스 디코드 회로(22)가 제공되는 신호에 의해 클록킹(clocking)된다. 이러한 클록킹 신호는 플로피 디스크 제어기(20)에 대해 1차 또는 2차 위치가 사용되었는지에 따라 I/O 포트 3F2 또는 372 에서 수행되는 기록 동작의 끝에 상승 에지를 갖는다. 어드레스 디코드 회로에 의해 제공되는 클록 신호는 IBM과 호환 가능한 개인용 컴퓨터에서 이용되는 신호에 따라 IOWC*신호의 처음 부분에서는 로우(Low)가 되고, IOWC*의 끝 부분에서는 하이가 됨으로써, 데어터 버스(16)에 있는 데이터를 I/O 기록 사이클이 완료될 때 플립플롭(24)에 클록시키는 적절한 타아밍을 갖는 것이 바람직하다.
플립플롭(24)의 비반전 출력은 인버터(26)의 입력에 제공되며, 이 인버터(26)의 출력은 플로피 디스크 제어기(20)의 리셋 입력에 연결된다. 그러므로 프로세서(10)는 비트 2의 데이터 값 '0'을 I/O 포트 3F2 또는 372에 기록할 수 있으며, 이 값은 플립플롭(24)에 의해 래치된다. 이 데이터 값 '0'은 인버터(26)에 의해 반전되어, 플로피 디스크 제어기(20)의 리셋 동작이 개시되도록 한다. 소정의 시간이 경과한 후에, 데이터 값 '1'을 갖는 비트 2의 위치 값은 I/O 포트 3F2 또는 372에 기록될 수 있어서, 플립플롭(24)에는 보수 값이 입력된다. '1'값은 인버터(26)에 의해 반전되고 플로피 디스크 제어기(20)의 리셋 입력에 제공되어 리셋동작을 종료시키게 된다.
'0'을 기록하는 동작과 '1'을 기록하는 동작 사이의 기간이 충분히 길다면, 즉 바람직한 실시예에서와 같이 3.5 마이크로초라면, 플로피 디스크 제어기(20)가 적절하게 리셋되어 동작이 개시된다. 그러나, 이 주기가 상기 기술된 것과 같이 특정 플로피 디스크 제어기(20)에서 필요한 주기보다 짧다면, 플로피 디스크 제어기(20)는 적절하게 리셋될 수 없기 때문에 데이터 오류가 발생하게 될 것이다. 보수 값을 플립플롭(24)에 기록하는 주기가 너무 짧은 조건은 필요로하는 소망의 최소값이 항상 제공될 수 있게 하기위하여 반드시 극복되어야만 한다.
이것을 달성하기 위해, 어드레스 버스(12)에 접속되어 비트 9-0을 수신하고, 제어 버스(14)에 접속되어 IOWC*, IORE*및 DMA 신호를 수신하는 어드레스 프로그램 가능한 어레이 로직(어드레스 PAL) 장치(28)가 제공된다. IOWC*신호는 I/O 포트 기록 동작이 발생하였다는 것을 나타내기 위해 IBM과 호환 가능한 표준 장치를 이용하는 컴퓨터 시스템에서 제공된 신호이며, IOWC*신호의 에지는 데이터 버스(16)의 데이터의 유효와 관련하여 적절하게 타이밍 처리된다. IORD*신호는 I/O 포트 판독 동작이 발생하였다는 것을 나타내며, 이 신호는 I/O 기록 동작만이 이용된다는 것을 보증하기 위해 IOWC*신호와 조합되어 이용된다. DMA 신호는 DMA 동작이 발생하였다는 것을 나타내며, 복호화는 DMA 동작에서는 제공되지 않고 프로세서 동작 동안에만 제공된다. 어드레스 PAL(28)은 ADDWR*신호로 표시된 출력 신호를 제공한다. 이 ADDWR*신호는 I/O 포트 어드레스 3F2 또는 372가 포로세서 I/O 기록 동작에서 적절하게 제공되었을 때 로우가 된다. ADDWR*신호를 제공할 때 이용된 어드레스 PAL(28) 공식은 다음과 같다.
Figure kpo00002
그러므로, 어드레스 PAL(28)은 플립플롭(24)에 대해 기록 동작이 수행되는 때를 결정하게 된다.
ADDWR*신호는 EX_IOD PAL(30)에 입력되는 하나의 신호이다. EX_IOD PAL(30)에는 2개의 다른 입력, 즉 데이터 버스(16)의 비트 2와 CLK8로 표시된 신호가 제공된다. CLK8 신호는 본 발명의 바람직한 실시예에서 약 833MHz의 주파수를 갖는 클록 신호이다. EX_IOD PAL(30)은 카운터로서의 기능을 수행하도록 구성되어 있으며, BUSRDY 신호 출력을 갖는다. EX_IOD PAL(30)은 자신에게 제공된 다양한 신호들을 궤환시켜서, 카운터로서의 기능을 하고 BUSRDY 라인에 로우 값을 인가한다. BUSRDY 라인은 3-상태(tri-state) 또는 오픈 콜렉터 소자에 의해 구동되고 저항(32)에 의해 +5 볼트까지 풀업되는 것이 바람직하다. 이렇게 구성된 BUSRDY 라인에 의해, 슬럿(18)에 위치한 어떠한 회로 기판이라도 이 BUSRDY 라인을 로우로 하여 장치는 준비 상태가 아닌 대기 상태가 이용될 것이라는 것을 나타낼 수 있다. BUSRDY 신호는 버스 제어기(34)에 제공된 지연되고, 버스 제어기(34)는 RDY 신호를 프로세서(10)에 제공하여, 프로세서(10)가 다음 동작을 개시할 수 있다는 것을 나타내게 된다. 그러므로, BUSRDY 신호가 로우인 동안, 버스 제어기(34)는 RDY 신호를 홀드함으로써 프로세서(10)는 홀드 상태 또는 지연 상태를 갖게 된다.
BUSRDY 신호는 카운터 값에 기초하여 제공되기 때문에, 이 카운터는 플로피 디스크 제어기의 리셋 입력의 변화 동안의 미리 정해진 시간이 플립플롭(24)에 '0'값이 기록된 후, 그리고 플립플롭(24)에 '1'값이 기록되기 전에 반드시 경과되어야 하는 값으로 설정된다. EX_IOD PAL(30)에 이용된 공식은 다음과 같다.
Figure kpo00003
CNT4-0 신호는 이진수 00000에서 다시 이진수 00000으로 하나씩 계수하는 사이클을 갖는 5비트의 카운터를 나타낸다. CNT4-0 값은 플립플롭(24)이 어드레스 지정되지 않을 때, 즉 비트 2값이 '1'로 기록될 때만 증가한다. CNT0은 2가지 조건하에서 변화한다. 제1조건은 카운터 값이 00000이 아닌 경우 그리고 플립플롭(24)이 어드레스 지정되지 않을 때, 즉 비트 2 값이 '1'인 경우이다. 이 때는 카운터가 00000에서 중단될 때를 제외하고는 정상적으로 계수를 하게된다. 제2조건은 카운터가 00000으로부터 계수를 시작하여, 플립플롭(24)에 어드레스 지정이 될 때, 즉 비트 2값이 '0'이 될 때 참이되는 경우이다. 이 제2조건은 카운터를 트리거(trigger)하여 동작시키며, 계수는 플립플롭(24)에 대한 동작이 완료될 때까지 계속된다. NONZ 신호는 00001부터 11100까지 하이가 되고, 00000 및 11101부터 11111까지 로우가 되며, 00001부터 11101까지의 간격은 바람직한 실시예에서 3.5 마이크로초가 된다. NONZ 신호는 ADDWR*및 SD2 신호와 조합되어, BUSRDY 라인에 '0' 즉, 로우 값을 인가하여 3-상태 버퍼를 인에이블시킨다. 이 3-상태 버퍼는 NONZ 신호가 참인 동안, 즉 3.5 마이크로초가 경과되지 않은 동안 인에이블되고 플립플롭(24)에는 현재 기록되어 있는 '1'값이 유지된다. 그래서, 프로세서(10)는 3.5 마이크로초가 될 때까지 홀드 상태로 유지된다. 이 때 동작은 계속되며, '1'값이 플립플롭(24)에 클록킹된다.
카운터의 동작은 제2도의 타이밍도를 참조하여 용이하게 알 수 있다. 타임 T1에서, 프로세서(10)는 어드레스 3F2 또는 372의 기록 동작의 요청을 개시하고, SD2 신호인 데이터 버스(16)의 비트 2값은 '0'이 된다. 타임 T2에서, IOWC*신호 및 ADDWR*신호는 로우로 되어, 상기 기록 동작이 플립플롭(24)에 어드레스 지정되고 있다는 것을 나타낸다. 또한 타임 T2에서, 카운터는 '0'값을 갖는 CNT4-0 신호에 의해 지시된 카운터 값 '0'으로부터 '1'값을 갖는 CNT0 신호에 의해 지시된 카운터 값 '1'까지 계수된다. 타임 T2의 바로 다음에, NONZ 신호가 하이로 되어, 카운터는 더 이상 '0'값을 갖지 않으며, 시간 구간이 경과하기 전에 프로세서(10)가 플립플롭(24)에 '1'값을 기록하기 위해 지연이 필요할 것이라는 것을 나타내게 된다. 타임 T3에서, I/O 포트의 기록 동작은 완료되고 프로세서는 다른 동작의 수행을 계속한다. 이 시간이 경과된 후, 카운터는 도시된 바와 같이 CLK8 신호에 따라 계속 계수한다. 타임 T4에서, 프로세서(10)는 플립플롭(24)에 '1'값의 기록을 시도하며, 이 조건에 의해 ADDWR*및 IOWC*신호가 로우로 되고 SD2 신호가 하이로 된다. 이 조건과 NONZ 신호가 하이로 된 사실에 기초하여, BUSRDY 신호는 로우가 된다. BUSRDY 신호는 타임 T5까지 로우 상태를 홀드하며, 이 때 카운터는 11100값을 넘어 11101값까지 계수한다. 이 때, NONZ 신호는 로우로 되어, 요구된 시간 지연 구간이 완료되었다는것을 나타내게 된다. 그래서 BUSRDY 신호는 풀업 저항(32)에 의해 하이로 된다. 이어서, 버스 제어기(34)는 필요할 때 RDY 신호를 프로세서(10)로 전달하고, 타임 T6에서, I/O 포트 기록 동작이 완료된다. 이것은 IOWC*및 ADDWR*신호가 하이로 됨으로써 알 수 있다. 그러나 카운터는 시간 T7 에서 '0' 값에 이를 때까지 계수를 계속한다. 카운터는 '0' 값을 가지게 되고, '0' 값이 플립플롭(24)에 기록될 때까지 계수를 중단한다.
그러므로, 카운터는 플로피 디스크 제어기(20)의 제1또는 리셋 동작이 개시된 후, 경과 시간 주기(elapsed time period)를 제공한다. EX_IOD PAL(30)의 카운터 및 이와 관련된 논리 회로는 조합되어, 프로세서(10)가 필요한 경과 시간이 완료될 때, 즉 플립플롭(24)에 '1'값을 기록하는 제2보수 동작이 완료되어, 그 결과 플로피 디스크(20)에 대한 리셋 동작이 종료될 때까지 홀드 또는 지연되도록 한다. 플로피 디스크 제어기의 소프트웨어 리셋에 대해 설명되어 있지만, 어떤 어드레스 위치 또는 일련의 어드레스 위치들과 단일 또는 다중 비트 값이 본 발명에 사용될 수 있다는 것을 알 수 있을 것이다.
본 발명이 비록 일부 특정 실시예에 대해서만 설명되었지만 적절한 변경을 가하여 다른 태양으로도 실시 가능하다. 즉, 첨부된 청구범위의 개념과 범위는 본 명세서에 개시된 실시예에만 한정되지 않는다.

Claims (12)

  1. 제1동작에 의해 개시된 시간 주기가 경과될 때까지 상기 제1동작과 상보적인 제2동작의 완료를 지연시키는 회로에 있어서, 상기 제1동작이 발생되었는지를 판정하는 수단과; 상기 제1동작의 발생을 판정하는 수단에 응답하도록 연결되어, 상기 제1동작의 발생에 의해 트리거되는 경과 시간 신호를 제공하는 수단과; 상기 제2동작이 개시되었는지를 판정하는 수단과; 상기 경과 시간 신호 및 상기 제2동작 개시 판정 수단에 응답하도록 연결되고 상기 경과 시간 신호에 의해 제어되어, 상기 경과 시간 신호가 소정 값으로 될때까지 상기 제2동작의 완료를 금지시키는 지연 신호를 제공하는 수단을 포함하는 것을 특징으로 하는 회로.
  2. 제1항에 있어서, 상기 경과 시간 신호 제공 수단은 카운터를 포함하는 것을 특징으로 하는 회로.
  3. 제1항에 있어서, 상기 지연시키는 회로는 컴퓨터 회로이고, 상기 제1 및 제2동작은 선택된 어드레스 위치를 액세스하는 것을 특징으로 하는 회로.
  4. 제3항에 있어서, 상기 제1동작 발생 판정 수단과 상기 제2동작 개시 판정 수단은 상기 선택된 어드레스 위치가 액세스되었는지를 판정하는 수단을 포함하는 것을 특징으로 하는 회로.
  5. 제1항에 있어서, 상기 제1동작은 특정 값의 기록 동작을 포함하고, 상기 제2동작은 상기 특정 값과 논리적으로 상보인 값의 기록 동작을 포함하는 것을 특징으로 하는 회로.
  6. 제5항에 있어서, 상기 특정 값의 기록 동작에 의해 상기 리셋 동작이 개시되며, 상기 논리적 상보 값의 기록 동작에 의해 상기 리셋 동작이 종료되는 것을 특징으로 하는 회로.
  7. 프로세서, 어드레스 버스, 데이터 버스, 제어 신호 및 입출력 장치를 갖는 컴퓨터 시스템에 사용되는 지연 회로에 있어서, 소정의 제1데이터 값이 상기 프로세서에 의해 상기 입출력 장치에 기록되었는지를 판정하는 수단과; 상기 제1데이터 값 판정 수단에 응답하도록 연결되어, 상기 소정의 제1데이터 값의 기록 시 트리거되는 경과 시간 신호를 제공하는 수단과; 상기 제1데이터 값이 기록된 후 상기 제1데이터 값의 보수인 소정의 제2데이터 값이 상기 프로세서에 의해 상기 입출력 장치에 기록되었는지를 판정하는 수단과; 상기 제2데이터 값의 기록 판정 수단에 응답하도록 연결되고 상기 경과 시간 신호의 제어하에서, 상기 경과 시간 신호가 소정의 값으로 될 때까지 상기 프로세서가 사익 제2데이터 값의 기록 동작을 완료하는 것을 금지시키는 지연 신호를 제공하는 수단을 포함하는 것을 특징으로 하는 지연 회로.
  8. 제7항에 있어서, 상기 제1 및 제2데이터 값은 동일한 어드레스에 기록되는 것을 특징으로 하는 지연 회로.
  9. 제8항에 있어서, 상기 제1데이터 값을 기록하는 동작에 의해 상기 입출력 장치의 리셋 동작이 개시되며, 상기 제2데이터 값을 기록하는 동작에 의해 상기 리셋 동작이 종료되는 것을 특징으로 하는 지연 회로.
  10. 제9항에 있어서, 상기 제1데이터 값의 기록은 상기 리셋 동작을 개시시키기 위해 래치에 입력되고, 상기 제2데이터 값의 기록은 상기 리셋 동작을 종료시키기 위해 래치에 입력되는 것을 특징으로 하는 지연 회로.
  11. 제7항에 있어서, 상기 지연 신호는 상기 입출력 장치가 준비되지 않았다는 것을 프로세서에게 통지하는 신호인 것을 특징으로 하는 지연 회로.
  12. 제7항에 있어서, 상기 경과 시간 신호를 제공하는 수단은 카운터를 포함하는 것을 특징으로 하는 지연 회로.
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