JPS5852714A - 周辺処理装置 - Google Patents
周辺処理装置Info
- Publication number
- JPS5852714A JPS5852714A JP15172681A JP15172681A JPS5852714A JP S5852714 A JPS5852714 A JP S5852714A JP 15172681 A JP15172681 A JP 15172681A JP 15172681 A JP15172681 A JP 15172681A JP S5852714 A JPS5852714 A JP S5852714A
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- JP
- Japan
- Prior art keywords
- input
- output
- counter
- peripheral
- firmware
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データ処理システムに於ける周辺処理装置に
関する。
関する。
データ処理システムにおいて、システムの信頼性向上と
周辺装置の有効活用等の目的で、複数の中央処理装置と
有するシステム構成がとられる。
周辺装置の有効活用等の目的で、複数の中央処理装置と
有するシステム構成がとられる。
このような構成においては、周辺処理装置には、複数の
入出力インタフェースが接続され、周辺装置ｉｌｉは、
周辺“処理装置の有効な排他制御のもとに複−数の中央
処理装置から共用される。周辺処理装置に故障が発生し
た場合、ソフトウェアにより、周辺処理装置をリセット
し直し、回復を計ることが有効である。一般には、入出
力インタフェース上のリセット信号を出すことにより、
周辺処理装置のリセ、トヲ行うが、１台の中央処理装置
からのリセット信号だけで周辺処理装置がリセットされ
ると、他の中央処理装置のもとて正常に動作中の入出力
動作が非同期的に中断されるため、周辺処理装置全体の
リセットを行うことができない欠点があ−）ｆｃ。
入出力インタフェースが接続され、周辺装置ｉｌｉは、
周辺“処理装置の有効な排他制御のもとに複−数の中央
処理装置から共用される。周辺処理装置に故障が発生し
た場合、ソフトウェアにより、周辺処理装置をリセット
し直し、回復を計ることが有効である。一般には、入出
力インタフェース上のリセット信号を出すことにより、
周辺処理装置のリセ、トヲ行うが、１台の中央処理装置
からのリセット信号だけで周辺処理装置がリセットされ
ると、他の中央処理装置のもとて正常に動作中の入出力
動作が非同期的に中断されるため、周辺処理装置全体の
リセットを行うことができない欠点があ−）ｆｃ。
本発明の目的は、同期的にリセットが行われるようにす
ることにより、上記欠点を解決し、書込み可能々記憶手
段上にマイクロ命令が置かれるような周辺処理装置にお
いては、マイクロ命令の再読込みを含む完全なリセット
動作全可能にし九周辺処理装置を提供することにある。
ることにより、上記欠点を解決し、書込み可能々記憶手
段上にマイクロ命令が置かれるような周辺処理装置にお
いては、マイクロ命令の再読込みを含む完全なリセット
動作全可能にし九周辺処理装置を提供することにある。
本発ｉ辺処理装置ｔＶｉ、複数の入出力インタフェース
上のリセット信号を検出する手段と、前記入出力インタ
フェース上の新しい入出力動作の開始を抑止する手段と
、実行中の入出力動作の有無を検出する手段と、実行中
の入出力動作が１つ以上あれば、その終了を待合わせる
手段と、入出力動作が無くなるかタイムアウトになった
時、自身のリセ、トヲ実行する手段とを有する。
上のリセット信号を検出する手段と、前記入出力インタ
フェース上の新しい入出力動作の開始を抑止する手段と
、実行中の入出力動作の有無を検出する手段と、実行中
の入出力動作が１つ以上あれば、その終了を待合わせる
手段と、入出力動作が無くなるかタイムアウトになった
時、自身のリセ、トヲ実行する手段とを有する。
次に本発明の一実施例について、図面を参照して詳細に
説明する。
説明する。
第１図に示すデータ処理システムは、中央処理装置（Ｃ
ＰＵ）群１と周辺処理装置（ＰＣＵ）群２と、さらに周
辺装置（デバイス）群３とで構成される。第２図に２台
の中央処理装置１′およ゛び１“と、１台の周辺処理装
置２′と、２台の周辺装置３′および３“全例示する。
ＰＵ）群１と周辺処理装置（ＰＣＵ）群２と、さらに周
辺装置（デバイス）群３とで構成される。第２図に２台
の中央処理装置１′およ゛び１“と、１台の周辺処理装
置２′と、２台の周辺装置３′および３“全例示する。
中央処理装置と周辺処理装置は、入出力インタフェース
４および４′で接続される。入出力インタフェースはリ
セット信号線（Ｒ８０線）５および５′と処理待の人出
要求が中央処理装置に存在することを示す処理待信号線
（ｃｐｗ線）６および６′を含んでｂる。
４および４′で接続される。入出力インタフェースはリ
セット信号線（Ｒ８０線）５および５′と処理待の人出
要求が中央処理装置に存在することを示す処理待信号線
（ｃｐｗ線）６および６′を含んでｂる。
データ処理システムでは、中央処理ｉｔと周辺装置との
間で行われる入出力動作を規定するのにチャンネルプロ
グラムを使用するのが一般である。
間で行われる入出力動作を規定するのにチャンネルプロ
グラムを使用するのが一般である。
ソフトウェア命令は、逐行される入出力動作が行われな
ければならない周辺処理装置および周辺装置のアドレス
と対応するチャネルプログラム’に指示する。中央処理
装置に該当する周辺処理装置への入出力インタフェース
のＣＰＷ＠ｆ論理＠ｌ”にすることにより、遂行される
べき入出力動作の存在を示す０周辺処理装置は、ＣＰＷ
線が論理″′１”になった手金検出して、周辺装置のア
ドレスとチャネルプログラムの最初の命令を転送するよ
うＣＰＵに要求する。もし指示されたアドレスの周辺装
置が動作可能であれば、チャネルプログラムの実行が開
始され、最終の命令が遂行されるまで行われる。ＣＰＷ
線は、最初の命令が周辺処理装置に送られたとき、さら
に実行待ちのチャネルプログラムがなければ論理″′０
″にされる。
ければならない周辺処理装置および周辺装置のアドレス
と対応するチャネルプログラム’に指示する。中央処理
装置に該当する周辺処理装置への入出力インタフェース
のＣＰＷ＠ｆ論理＠ｌ”にすることにより、遂行される
べき入出力動作の存在を示す０周辺処理装置は、ＣＰＷ
線が論理″′１”になった手金検出して、周辺装置のア
ドレスとチャネルプログラムの最初の命令を転送するよ
うＣＰＵに要求する。もし指示されたアドレスの周辺装
置が動作可能であれば、チャネルプログラムの実行が開
始され、最終の命令が遂行されるまで行われる。ＣＰＷ
線は、最初の命令が周辺処理装置に送られたとき、さら
に実行待ちのチャネルプログラムがなければ論理″′０
″にされる。
第３図は周辺処理装置を詳細に示すが、本発明を説明す
るのに必要なノ１−ドウエア素子のみを示している。第
４図、第５図はこの装置の動作フロー１−示す１周辺処
理装置は、複数の入出力インタフェース接続部ｌＯおよ
び２０と、インタフェース制御部３０と処理部４０から
構成される６人出カインタフェースｙ−は各々番号が与
えられ、処理ＦｆｉＳ４０Ｏポート番号レジスタ４９か
らの出力によ“ リインタフエース制御部３０のデコ
ード回路３２を通じて選択される０選択されたインタフ
ェースは、ｃｐｗ線、Ｒ８Ｏ線を入力として、ゲート１
１゜１２．３１．４１．４２の順に伝えられ、次のマイ
クロ命令のアドレスを計算する演算回路４３に加えられ
、割込みを発生する。処理部４０ｔ；ｊマイクロプログ
ラムと制御用各種テーブルを記憶するメモリ４５と、出
力されたマイクロ命令管格納するレジスタ４６と、その
内容により演算を行う演算部４７と、データを記憶する
レジスタバンク４８と、前述のインタフェース番号を記
憶するレジスタ４９と、次のマイクロ命令のアドレスを
計算する演算回路４３とマイクロ命令アドレスレジスタ
４４とから主に構成される。
るのに必要なノ１−ドウエア素子のみを示している。第
４図、第５図はこの装置の動作フロー１−示す１周辺処
理装置は、複数の入出力インタフェース接続部ｌＯおよ
び２０と、インタフェース制御部３０と処理部４０から
構成される６人出カインタフェースｙ−は各々番号が与
えられ、処理ＦｆｉＳ４０Ｏポート番号レジスタ４９か
らの出力によ“ リインタフエース制御部３０のデコ
ード回路３２を通じて選択される０選択されたインタフ
ェースは、ｃｐｗ線、Ｒ８Ｏ線を入力として、ゲート１
１゜１２．３１．４１．４２の順に伝えられ、次のマイ
クロ命令のアドレスを計算する演算回路４３に加えられ
、割込みを発生する。処理部４０ｔ；ｊマイクロプログ
ラムと制御用各種テーブルを記憶するメモリ４５と、出
力されたマイクロ命令管格納するレジスタ４６と、その
内容により演算を行う演算部４７と、データを記憶する
レジスタバンク４８と、前述のインタフェース番号を記
憶するレジスタ４９と、次のマイクロ命令のアドレスを
計算する演算回路４３とマイクロ命令アドレスレジスタ
４４とから主に構成される。
メモリ４５に記憶されたマイクロプログラムによって、
ボート番号レジスタ４９に入出力インタフェースの番号
を順次格納して、ＣＰＷ線ないし、Ｒ８Ｏ＃が論理″″
１″になっていないか調べる。
ボート番号レジスタ４９に入出力インタフェースの番号
を順次格納して、ＣＰＷ線ないし、Ｒ８Ｏ＃が論理″″
１″になっていないか調べる。
ＣＰＷ線が論理１１″になると、前記の如くマイクロ命
令に割込みを発生し、ファームウェアは入出力動作を開
始する。この時ファームウェアはマイクロ命令によりボ
ート番号レジスタ４９で選択されたインタフェース接続
部１０内のカウンタ１６ｉｌｌする。入出力動作が終了
し、ＣＰＵに終了報告を行う時、ファームウェアはカウ
ンタ１６を−１する。このようにカウンタ１６は実行さ
れている入出力動作の数を示す。
令に割込みを発生し、ファームウェアは入出力動作を開
始する。この時ファームウェアはマイクロ命令によりボ
ート番号レジスタ４９で選択されたインタフェース接続
部１０内のカウンタ１６ｉｌｌする。入出力動作が終了
し、ＣＰＵに終了報告を行う時、ファームウェアはカウ
ンタ１６を−１する。このようにカウンタ１６は実行さ
れている入出力動作の数を示す。
Ｒ８Ｏ線にパルス信号が発生し、フリ、ブフロ、プ１５
に記憶されると、前記の如くマイクロ命令に割込みを発
生する。ファームウェアは、ボート番号レジスタ４９で
他のインタフェース接続部２０ｔ−選択し、マイクロ命
令でフリ、ブフロップ２４全セ、トする。その出力はゲ
ート２３によりＣＰＷ信号の検出を抑止する０次にファ
ームウェアはインタフェース接続部１０から起動された
入出力動作を強制打切りし、カウンタ１６全リセ。
に記憶されると、前記の如くマイクロ命令に割込みを発
生する。ファームウェアは、ボート番号レジスタ４９で
他のインタフェース接続部２０ｔ−選択し、マイクロ命
令でフリ、ブフロップ２４全セ、トする。その出力はゲ
ート２３によりＣＰＷ信号の検出を抑止する０次にファ
ームウェアはインタフェース接続部１０から起動された
入出力動作を強制打切りし、カウンタ１６全リセ。
トする。続かて、タイマ回路５０ｔ−起動し、インタフ
ェース接続部２０内のカウンタ２６の出力と演算部４７
経出で読み取り、インタフェース接続部２０から起動さ
れた入出力動作が全て終了し、カウンタ２６の内容が零
になるのを待つ。カウンタ２６の内容が零になると、フ
ァームウェアは、フリップフロ、ブ５１金セ、トする。
ェース接続部２０内のカウンタ２６の出力と演算部４７
経出で読み取り、インタフェース接続部２０から起動さ
れた入出力動作が全て終了し、カウンタ２６の内容が零
になるのを待つ。カウンタ２６の内容が零になると、フ
ァームウェアは、フリップフロ、ブ５１金セ、トする。
フリ、プフロ、プ５１はセットされると、本周辺処理装
置の初期設定を開始する。一方何らかの原因により、カ
ウンタ２６の内容が零にならな込場合、タイマ回路５０
は所足の時間経過後、タイムアウト信号７を発生し、マ
イクロ命令アドレス演算回路４３ｔ−通じて割込みを起
こす、ファームウェアは、７す、プフロ、ブ５１をセ、
トシて、初期設定動作全開始する。
置の初期設定を開始する。一方何らかの原因により、カ
ウンタ２６の内容が零にならな込場合、タイマ回路５０
は所足の時間経過後、タイムアウト信号７を発生し、マ
イクロ命令アドレス演算回路４３ｔ−通じて割込みを起
こす、ファームウェアは、７す、プフロ、ブ５１をセ、
トシて、初期設定動作全開始する。
本発明は以上説明したように、インタフェース接続部毎
に新しい入出力動作の開始全抑止する手段と、実行中の
入出力動作が全て終了した事を検出できる手段を持たせ
ることにより、周辺処理装置の初期設定動作を、入出力
動作の終了と同期を取って行い、他のインタフェース上
の動作に影響を与えないようにする効果がある。
に新しい入出力動作の開始全抑止する手段と、実行中の
入出力動作が全て終了した事を検出できる手段を持たせ
ることにより、周辺処理装置の初期設定動作を、入出力
動作の終了と同期を取って行い、他のインタフェース上
の動作に影響を与えないようにする効果がある。
纂１図、第２図は、一般のデータ処理システムを例示す
るブロック図、第３図は本発明による周辺処理装置の実
施例を示すブロック図、第４図および第５図は、第３図
の動作を示すフローチャートである。 １・・・・・・中央処理装置群、２・・・・・・周辺処
理装置群、３・・・・・・周辺ｖｃ置群％ １’ 、１
“・・・・・・中央処理装置、２′・・・・・・周辺処
理装置、３’ 、３“・・・・・・周辺装置、４．４′
・・・・・入出力インタフェース、５．５’１．・・・
・リセット信号線、６，６′・・山・ＣＰＷ線、１０゜
２０・・・・・・入出力インタフェース接続部、１１，
１２゜１．３，２１，２２，２３・・印・ゲート、１４
，１５゜２４．２５・・・・・・フリ、プフロップ、１
６，２６・・・・・・カウンタ、３０・・・・・・イン
タフェース制御部、３１・・・−・・ゲート、３２・・
・・・・デコード回路、４０・・・・・・処理部、４１
．４２・・・・・・ゲート、４３・・・・・・アドレス
演算回路、４４・・・・・・マイクロ命令アドレスレジ
スタ、４５・・・・・・メモリ、４６・−・・・−マイ
クロ命令レジスタ、４７・・・・・・演算部、４８・・
・・・・レジスタバンク、４９・・・・・・ポート番号
レジスタ、５０・・・・・・タイマ回路、５１・・・・
・・初期設足フリッグフロ、ブ。 第Ｎｉｌ 第２図 第４Ｉ２１１ 第５図
るブロック図、第３図は本発明による周辺処理装置の実
施例を示すブロック図、第４図および第５図は、第３図
の動作を示すフローチャートである。 １・・・・・・中央処理装置群、２・・・・・・周辺処
理装置群、３・・・・・・周辺ｖｃ置群％ １’ 、１
“・・・・・・中央処理装置、２′・・・・・・周辺処
理装置、３’ 、３“・・・・・・周辺装置、４．４′
・・・・・入出力インタフェース、５．５’１．・・・
・リセット信号線、６，６′・・山・ＣＰＷ線、１０゜
２０・・・・・・入出力インタフェース接続部、１１，
１２゜１．３，２１，２２，２３・・印・ゲート、１４
，１５゜２４．２５・・・・・・フリ、プフロップ、１
６，２６・・・・・・カウンタ、３０・・・・・・イン
タフェース制御部、３１・・・−・・ゲート、３２・・
・・・・デコード回路、４０・・・・・・処理部、４１
．４２・・・・・・ゲート、４３・・・・・・アドレス
演算回路、４４・・・・・・マイクロ命令アドレスレジ
スタ、４５・・・・・・メモリ、４６・−・・・−マイ
クロ命令レジスタ、４７・・・・・・演算部、４８・・
・・・・レジスタバンク、４９・・・・・・ポート番号
レジスタ、５０・・・・・・タイマ回路、５１・・・・
・・初期設足フリッグフロ、ブ。 第Ｎｉｌ 第２図 第４Ｉ２１１ 第５図
Claims (1)
- 複数の入出力インタフェース上のリセット信号を検出す
る手段と、前記入出力インタフェース上の新しい入出力
動作の開始を抑止する手段と、実行中の入出力動作の有
無を検出する手段と、実行中の入出力動作が１つ以上あ
れば、その終了を待合わせる手段と、入出力動作が無く
なるかタイムアウトにな−）′ｆｃ時、自身のリセット
を実行する手段とを有する周辺処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15172681A JPS5852714A (ja) | 1981-09-25 | 1981-09-25 | 周辺処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15172681A JPS5852714A (ja) | 1981-09-25 | 1981-09-25 | 周辺処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5852714A true JPS5852714A (ja) | 1983-03-29 |
Family
ID=15524938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15172681A Pending JPS5852714A (ja) | 1981-09-25 | 1981-09-25 | 周辺処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852714A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257868A (ja) * | 1984-06-06 | 1985-12-19 | Furukawa Mining Co Ltd | 高圧水噴射装置 |
| JPS6353665A (ja) * | 1986-08-22 | 1988-03-07 | Fuji Xerox Co Ltd | コンピユ−タシステムの周辺制御装置 |
| JPS6456169A (en) * | 1987-08-26 | 1989-03-03 | Matsushita Electric Works Ltd | Production of heat-insulating building sheet |
| EP0398194A2 (en) * | 1989-05-19 | 1990-11-22 | Compaq Computer Corporation | Minimum reset time hold circuit |
-
1981
- 1981-09-25 JP JP15172681A patent/JPS5852714A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257868A (ja) * | 1984-06-06 | 1985-12-19 | Furukawa Mining Co Ltd | 高圧水噴射装置 |
| JPS6353665A (ja) * | 1986-08-22 | 1988-03-07 | Fuji Xerox Co Ltd | コンピユ−タシステムの周辺制御装置 |
| JPS6456169A (en) * | 1987-08-26 | 1989-03-03 | Matsushita Electric Works Ltd | Production of heat-insulating building sheet |
| EP0398194A2 (en) * | 1989-05-19 | 1990-11-22 | Compaq Computer Corporation | Minimum reset time hold circuit |
| US5247654A (en) * | 1989-05-19 | 1993-09-21 | Compaq Computer Corporation | Minimum reset time hold circuit for delaying the completion of a second and complementary operation |
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