JPS6112298B2

JPS6112298B2 -

Info

Publication number: JPS6112298B2
Application number: JP56039268A
Authority: JP
Inventors: Edowaado Baroozu Jeemusu; Rojaa Gurinnauei Aiban
Original assignee: AI SHII ERU PLC
Current assignee: AI SHII ERU PLC
Priority date: 1980-03-19
Filing date: 1981-03-18
Publication date: 1986-04-07
Also published as: BE888012A; JPS56153455A; IN155448B; AU6847981A; AU542187B2; ZA811693B; FR2478845A1; DE3110378C2; FR2478845B1; DE3110378A1; US4392208A

Description

【発明の詳細な説明】本発明は、データ処理システムに関し、特に診
断装置を含むデータ処理システムに関する。診断
装置の目的は、データ処理システムの動作をモニ
ターして、それが正確に機能しているかをチエツ
クし、もしそうでなければ欠陥に関する情報を与
えることである。

この機能を実行する場合に、診断装置は普通デ
ータ処理装置の部分の現在の状態を示す信号を受
取るように接続される。この状態はそれが正しい
ということを確実にするためにモニターできる。
更に、診断装置によつて決定される幾つかの動作
を実行させるためにデータ処理システムのプリ・
エンプテイング（pre−empting）制御の可能な
診断装置を製造することが提案されてきた。これ
らの動作のコース又は結果はモニターされる。

本発明は、主プロセツサ・システム及び診断装
置より成るデータ処理システムを提供し、主プロ
セツサ・システムは中央プロセツサの動作を制御
するためのマイクロプログラム用の書込可能制御
記憶を有する中央プロセツサを含み、診断装置は
中央プロセツサの動作をモニターし且つ制御する
ことができ、その配置は、動作中に中央プロセツ
サがそれ自体によつて選択されたデータを、制御
記憶の予定の位置にデータを書込むことによつて
診断装置に与えるようなものであり、診断装置
は、該当位置への書込み動作の実行を検出し、そ
の後に該当位置に書込まれた情報を読出させ、そ
れ自体に転送させる。

従つて、診断装置に転送された情報は、データ
処理システムに生じている事象の表示に限定され
ず、データ処理システムによつて選択されたメツ
セージを含むことができる。欠陥動作の場合のエ
ラー・メツセージの他に、それは例えば動作シー
ケンスの実行に達した段階を知らせるためにその
正確な機能に関する情報を伝えることができる。
本発明による転送は資財をかなり節約して実行す
ることが可能である。

本発明によるシステムを以下図面を参照して詳
細に説明する。

全体システム第１図を参照すると、全データ処理システムは
主プロセツサ・システム１を含み、そこにはオペ
レータ・ユニツト３の制御下にある診断ユニツト
２が接続される。主システム１は、中央プロセツ
サ５、主記憶装置６、及び種々の周辺装置を有
し、その周辺装置のうちデイスク記憶装置７及び
ビデオ・コンソール８が図示されている。通常の
動作に於いて主システムは、主記憶装置６に保持
されたプログラムを遂行し、ビデオ・コンソール
８を使用するオペレータによつて制御される。

診断ユニツト２及びオペレータ・ユニツト３
は、主プロセツサ・ユニツトをモニターし且つ検
査してそれが正確に機能しているかをチエツクす
る場合に、発生し得る欠陥の原因を決定する場合
に、また制御された方法で、例えばその日のはじ
めに、全システムを動作させる場合に、使用され
る。診断ユニツト２はマイクロプロセツサ・シス
テム１０を含む。このシステムは、読出専用メモ
リ（ROM）１２のフアームウエアによつて制御
されるマイクロプロセツサ１１を含み、記憶を行
わせるランダム・アクセス・メモリ（RAM）１
３を使用している。マイクロプロセツサ・システ
ム１０は、インターフエース・ユニツト１４を介
して主システムの中央プロセツサ５に接続され、
インターフエース・ユニツトは中央プロセツサ５
の種々のコンポーネントの状態をモニターし且つ
制御することができる。実際に実行される動作
は、ROM１２内に保持されたルーチンによつて
特定される。

診断ユニツト２は、それがユニバーサル同期／
非同期・受信機／送信機（USART）１６を介し
て接続される標準的な連続ビツト・リンク１５を
介してオペレータ・ユニツト３と通信する。

オペレータ・ユニツトオペレータ・ユニツトはまたマイクロプロセツ
サ・システムを含む。それは、ROM１９に保持
されるフアームウエアによつて制御されるマイク
ロプロセツサ１８を有し、記憶を行わせるRAM
２０を使用している。リンク１５はUSART２１
に接続され、全システムの遠隔的な診断又は制御
を行うために外部通信リンク２３に接続されるオ
プシヨナルな第２のUSART２２がある。

オペレータ・ユニツト３はまたオペレータ・パ
ネル２４を備え、該パネルはユニツトに入力され
及びユニツトから出力される情報を許す。パネル
２４は、中央プロセツサ５がプログラム、又はパ
リテイー・エラー；多重デイジツト・デイスプレ
イ；キイパツドの様なタイプの欠陥を遂行してい
るようなシステムの状態、及び“ロード”又は
“ダンプ”の様なフアンクシヨン・キーを示す表
示を有する。

オペレータ・ユニツト３は、リンク１５を介し
て、命令及びデータを診断ユニツト２に伝送す
る。命令は、診断ユニツトの動作を制御するため
にROM１２内のルーチンを呼び出し、データ
は、主システム１に伝送される。反転方向に於い
て、主システム１又は診断ユニツト２からのデー
タは、リンク１５を介してオペレータ・ユニツト
３に伝送され、そこでデータはオペレータ・パネ
ル２４に表示される。

主プロセツサ中央プロセツサ５はマイクロプログラムされ
る。即ち、その動作を支配する制御信号は制御記
憶装置に含まれるマイクロ指令をデコードするこ
とによつて発生される。第２図を参照すると、制
御記憶装置２５は、書込み可能であり、アドレ
ス・バス２６及びデータ・バス２７に接続され
る。該装置の出力はデータ・バス２７を介してマ
イクロ指令レジスタ２８に与えられ、制御ユニツ
ト２９によつてデコードされる。このユニツト
は、適当なシーケンスで中央プロセツサ５の種々
の部分に制御信号を出力させる。

制御記憶アドレスを処理する場合に関連する操
作を含む全てのデータ操作はミル３０内で生じ
る。このミルは、その多くが一般の目的に使用さ
れるがその１つ、レジスタ３２がステータス情報
を保持するレジスタ群のフアイル３１と、マイク
ロプログラム・カウンタを含む。これらのレジス
タの任意の内容は、レジスタ３３及びレジスタ３
４への２つの出口のいずれかを介して供給され
る。これらのバス・レジスタは演算論理ユニツト
（ALU）３５用のソース・レジスタであり、この
ユニツトは普通の操作を実行し、例えば演算動作
の符号を示す状態信号を発生する。レジスタ３３
及び３４はまた、必要な数のシフトを実行するた
めに単一の再循環レジスタとして端と端とが接続
されている。ALU３５の出力は、フアイル３１
内の選択されたレジスタに戻される。

データは、データ・バス２７又はマイクロ指令
レジスタ２８のいずれかからミル３０に入力され
る。それはレジスタ３４からのパス内のマルチプ
レクサ３６を介してALU３５に直接伝送され
る。データは、ミル３０から、レジスタ３７から
のデータ・バス２７に出力され、このレジスタ
は、レジスタ３３へ伝送されるレジスタ・フアイ
ル３１の出力を受ける。更に、データは、レジス
タ３４への入力又はレジスタ３３からの出力のい
ずれかよりアドレス・バス２６に出力される。こ
れらのソースのいずれか、或いはマイクロ指令レ
ジスタ２８は、マルチプレクサ３８によつて選択
される。

アドレス・バス２６及びデータ・バス２７は、
主ハイウエイ４１用のインターフエース・ユニツ
ト４０と通信し、このユニツトには、主記憶装置
６及び、デイスク記憶装置７及びビデオ・コンソ
ール８用のユニツト４２及び４３の如き周辺制御
ユニツトが付設される。

中央プロセツサ５から他の装置に伝送されるデ
ータは、その指定アドレスと共にインターフエー
ス・ユニツト４０に供給され、その伝送は自動的
に行われる。中央プロセツサ５が主記憶装置６又
は周辺装置に読出し動作を要求すると、その要求
はインターフエース・ユニツト４０に与えられ、
該ユニツトは、何時要求が満足するかを中央プロ
セツサに知らせ、それは中央プロセツサ５に伝送
される情報を保持する。このユニツトはまた、イ
ンターラプトを送ることによつて、それが何時入
力周辺装置からの情報を受けるかを中央プロセツ
サ５に知らせる。

主プロセツサ・システム１の動作は、その大部
分が本発明には関係ないので、ここでは部分的に
詳述する。システム１によつて遂行されるプログ
ラムは主記憶装置６に保持される。既知の方法
で、このプログラムの指令及びオペランド３は中
央プロセツサ５及び遂行される指令によつて検索
される。

中央プロセツサ５の動作は、制御記憶装置２５
に保持されたマイクロ指令より発生する制御信号
によつて支配される。通常のシーケンスはマイク
ロ指令フエツチでスタートする。レジスタ３２内
のマイクロプログラム・カウンタに保持された値
は制御記憶装置をアドレスするために使用され、
読出されたマイクロ指令はマイクロ指令レジスタ
２８に与えられ、そこでこの指令は、マイクロ指
令の遂行を制御するために制御ユニツト２９によ
つてデコードされる。これは一般にマイクロ指令
内の２つのフイールドによつて定められる２つの
ステージで発生する。第１のステージは、ALU
３５を介して、フアイル３１内の特定のレジスタ
又はマイクロ指令レジスタ２８から得られる２つ
のオペランドを通過させ、これらのオペランドは
マイクロ指令によつて特定された方法で伝送され
る。第２のステージは、レジスタ３１、制御記憶
装置２５及びインターフエース・ユニツト４０の
間でデータを伝送する。制御記憶装置アクセスの
ためのアドレスは、マイクロ指令、マイクロ指令
によつて特定されたフアイル・レジスタ３１、或
いはインターフエース・ユニツト４０によつて供
給できる。

マイクロ指令フエツチが生じている間に、レジ
スタ３２内のマイクロプログラム・カウンタは１
だけ増加し、この値は通常次の指令フエツチに使
用される。しかしながら、条件付の又は無条件ブ
ランチのマイクロ指令がそれを変更させる。

主記憶装置６から読出されたデータが主プログ
ラム内の指令のときに、その動作コードは、レジ
スタ３２内のマイクロプログラム・カウンタを、
特定の指令を遂行するマイクロプログラム・シー
ケンスのスタートを示す適当な値にセツトするた
めに、マイクロプログラム・シーケンスによつて
分析される。

インターラプトは、入力・出力装置からの情報
を入力するために、ハードウエア欠陥及びリクエ
ストに対して、インターフエース・ユニツト４０
によつて発生される。これらのインターラプト
は、各マイクロ指令フエツチの後で直ちに検査さ
れ、そして制御記憶装置２５に記憶され且つイン
ターラプトの原因に依存する値で置換されている
中央プロセツサ５の現在の状態を定めるレジスタ
３２の内容となる。

制御記憶装置２５内の位置４４は以下に説明す
る目的に使用される。

中央プロセツサ５は、特にエミユレーシヨンに
適当なように設計され、従つて、主記憶装置６内
のプログラムは、既に稼動しているコンピユータ
の機械コードで書込まれ得る。

診断ユニツト第３図を参照すると、診断ユニツトのマイクロ
プロセツサ・システム１０は、アドレス・バス・
４５及びデータ・バス４６を有する。アドレス・
バス４５はROM１２及びRAM１３へアドレスを
与え、データはこれらメモリからデータ・バス４
６に出力され（またデータ・バスからRAM１３
に入力され）、データ・バスは双方向性であり且
つ２つの３状態バス・ドライバ４７及び４８を有
する。データ・バス４６はマイクロプロセツサ１
１と通信する。それはまた、流出バス４９及び流
入バス５０の２つの単方向性バスに分離された後
に、診断インターフエース・ユニツト１４と通信
する。アドレス・バス４５は、マイクロプロセツ
サ１１から直接高順位のアドレス・ビツトを受
け、データ・バス４６から低順位のアドレス・ビ
ツトを受ける。低順位のデータ・ビツトは、デー
タ・バス４６をデータのために使用するため、伝
送が生じている間にレジスタ５２にラツチされ
る。

USART１６は、データ・バス４６からのデー
タと、バス４９からのデータによつてセツトされ
るボー速度発生器５３からのクロツク信号と、を
受ける。USART１６は、第１図のリンク１５を
形成する流入ライン５４及び流出ライン５５を有
する。USART１６はマイクロプロセツサに２つ
のインターラプト信号を出力し、ライン５６上の
その一方はキヤラクタがUSART１６によつて受
取られたということを示し、優先順位の低いライ
ン５７上の他方は、USARTが伝送用のキヤラク
タを受取る用意ができているということを示す。

マイクロプロセツサ１１は、種々のデバイス内
の全ての位置に対して単一のアドレス・スペース
を使用し、そこへ又はそこからデータを伝送する
ことができる。即ちそれらはメモリ・マツプされ
る。デコーダ５８は、最高位のアドレス・ビツト
をデコードし、選択されたデバイスに付勢信号を
供給し、またバツフア４７に供給して必要な方向
にデータが流れるのを可能にする。

マイクロプロセツサ１１はまた、例えば伝送が
読出しであるか書込みであるかを決定するため
に、種々のデバイスに制御信号を出力する。

マイクロプロセツサ・システム１０は、診断イ
ンターフエース・ユニツト１４を介して主プロセ
ツサ・システム１に接続され、該ユニツト１４は
データ・バス４９及び５０とアドレス・バス４５
とに接続される。それはまたデコーダ５８からの
制御信号を受取る。それは、一対のライン６０及
び６１でインターラプト信号をマイクロプロセツ
サ１１に戻す。

診断インターフエース・ユニツト第４図を参照すると、診断インターフエース・
ユニツト１４は診断プロセツサ・システム１０と
中央プロセツサ５との間を通過するデータをバツ
フアし、このデータに関する幾つかの論理動作を
実行する。

インターフエース・ユニツト１４は、診断プロ
セツサ・システム１０のデータ・バス４９からの
データでロードされる種々のレジスタを有する。
これらのレジスタは、データ出力レジスタ６２、
アドレス出力レジスタ６３、基準アドレス・レジ
スタ６５、指令カウンタ６６である。これらのレ
ジスタもまたメモリ・マツプされ、即ちマイクロ
プロセツサ１１のアドレス・スペースにアドレス
を分配され、そしてマイクロプロセツサ１１は、
書込み制御信号を送り且つアドレス・バス４５に
そのアドレスを与えることによつて、適当なレジ
スタをロードする。書込み信号及びアドレスはア
ドレス・デコーデイング回路によつて受取られ、
該回路は、データ・バス４９からロードされるよ
うに適当なレジスタを付勢する。これらのレジス
タの幾つかはデータ・バスより広いので、１つの
レジスタを完全にロードすることは実際にはこの
動作を繰返すことによつてステージ内で行われ
る。

これらのレジスタはマイクロプロセツサ１１に
よる書込み専用として理解されるが、そのアドレ
スはRAM１３内に複製され、従つてこのRAMは
マイクロプロセツサ１１による検索に対してその
内容のイメージを保持する。

中央プロセツサ５からのデータは、インターフ
エース・ユニツト１４に於いて、３つのレジスタ
でバツフアされ、これらのレジスタは、中央プロ
セツサ５のデータ・バス２７にあるデータを受取
ることができるデータ入力レジスタ６８と、中央
プロセツサ５のアドレス・バスにあるアドレスを
受取ることができるアドレス入力レジスタ６９
と、中央プロセツサ５からの１組の状態ライン７
１の状態をバツフアする状態レジスタ７０、であ
る。これらのレジスタもまたメモリ・マツプさ
れ、マイクロプロセツサ１１はそれらのいずれか
を適当なアドレス及び読出し信号をアドレス・デ
コーダ６７に送ることによつて読出すことがで
き、該デコーダはデータ・バス５０へ選択された
データを通過させるためにマルチプレクサ７２を
付勢する。同時に、アドレス・デコーダ６７はラ
イン７３の制御信号を３状態バツフア４８に伝送
し、マイクロプロセツサ１１の方向にデータを流
す。再度、読出しが幾つかのステージで生じる。

基準アドレス・レジスタ６４及びアドレス入力
レジスタ６９の内容はアドレス比較回路７４によ
つて比較され、この比較回路は、等値を検出する
と、ライン７５上の１つの信号と、マイクロプロ
セツサ１１をインターラプトするライン６０上の
別の信号とを出力する。

マイクロプロセツサ１１は、データを制御レジ
スタ６５に書込むことによつてインターフエース
ユニツト１４の多くの動作を制御する。このレジ
スタの各ビツトは、特別の意味を示し、制御回路
７６及びホルト回路７７の２つの回路に於ける普
通のデイジタル論理に供給される。

状態レジスタ７０からの中央プロセツサ５に関
連の状態情報と、ライン７５上の比較回路７４の
出力と、を受取る制御回路７６は、インターフエ
ース・ユニツト１４の種々の素子の動作を制御
し、ライン７８上の制御信号を中央プロセツサ５
に供給するために、２つの主な機能を有する。第
１の機能は、アドレス出力レジスタ６３からアド
レス・バス２６又はデータ出力レジスタ６２から
データ・バス２７へのデータ出力、或いはこれら
のバスからアドレス入力レジスタ６９又はデータ
入力レジスタ６８へのデータ入力、を制御するた
めに、信号を出力することを含む。

ホルト回路７７は、制御レジスタ６５からの信
号の他に、ライン８０の指令カウンタ６６からの
信号、ライン７５のアドレス比較器７４からの信
号、ライン９６の制御回路７６からの信号、を受
取る。ホルト回路は、各マイクロ指令フエツチの
前に中央プロセツサ５によつて検査されるライン
８１の信号を出力し、セツト中にフエツチの発生
を妨げ、マイクロ指令の遂行を停止させる。

ホルト回路７７及びアドレス比較回路７４は、
第５図に関連して以下詳細に記載される。

アドレス比較回路７６の機能は、基準アドレ
ス・レジスタ６９にセツトされるアドレスと制御
記憶装置２５をアクセスするのに使用されるアド
レスとの間の等値を検出することである。この機
能を実行する場合に、それは制御レジスタ６５の
２つのビツト位置を使用する。ビツト６５(1)は比
較を行うためにセツトされ、ビツト６５(2)は、検
出されるアクセスが読出しか書込みかを示すため
にセツトされる。ホルト回路７７はビツト６５(3)
を使用し、このビツトは、所望のタイプの等値が
検出されるときに中央プロセツサ５が停止される
ということを示すためにセツトされる。

ビツト６５(2)の状態はアドレス比較回路７４に
出力され、そこで状態レジスタ７０のビツト７０
(1)の出力も受ける比較素子８５を通過する。この
ビツト７０(1)は、中央プロセツサ５の制御回路２
９が読出し又は書込みに対してセツトされるかど
うかを示すために、状態ライン７１の一方によつ
てセツトされる。従つて比較回路７４は、伝送が
所望のタイプのものにセツトされるときに、出力
を発生する。この出力は、制御記憶装置２５への
各アクセス中にストローブされる状態レジスタ７
０内の別のビツト７０(2)の出力によつて、AND
ゲート８６でゲートされる。この出力はまた、ア
ドレス・バス２６の内容がアドレス入力レジスタ
６９にクロツクされるように使用され、従つてこ
のレジスタは現在の制御記憶装置のアクセスのア
ドレスを保持する。

ゲート８６の出力は双安定回路８７に保持さ
れ、該回路の出力は、比較素子９３の出力と共に
ANDゲート８８によつてゲートされる。従つ
て、ANDゲート８８の出力は、アドレス等値が
所望のタイプのアクセスで生じたということを示
す。ビツト６５(1)が比較を行うためにセツトされ
たとすると、ゲート８８の出力は双安定回路８９
によつてラツチされ且つ維持される。この素子は
ライン６０に信号を出力し、このラインはマイク
ロプロセツサ１１への第２の次の最優先順位のイ
ンターラプト・ラインであり、所望のタイプの等
値が検出されたということをマイクロプロセツサ
１１に知らせる。

双安定回路８９からの信号はまた、ホルト回路
７７へのライン７５を通過し、それはビツト６５
(3)の出力と共にANDゲート９０でゲートされ、
該ビツトは、セツト時に、等値が検出されたとき
に中央プロセツサ５が停止されるべきであるとい
うことを示す。ゲート９０の出力はORゲート９
１を介してラツチ９２に与えられ、このラツチは
中央プロセツサ５へのライン８１にホルト信号を
与える。ORゲート９１はまた、ライン８０に指
令カウンタ６６からの信号を受けることができ、
ホルト信号を出力させる。

ビツト６５(4)は、マイクロプロセツサがデータ
入力レジスタ６８に与えられるようにデータ・バ
ス２７にデータを必要とするとき、制御レジスタ
６５内にセツトされる。このビツトの状態は、セ
ツト時に所望の伝送を行うように、制御回路７６
によつてデータ入力レジスタ６８に直接与えられ
る。

指令カウンタ６６はマイクロプロセツサ１１に
よるカウントで負荷できる。このカウンタは制御
記憶装置２５への各指令フエツチに対する状態ラ
インからカウント・ダウン信号を受け、それがゼ
ロに達するときに、ホルト信号がライン８１で中
央プロセツサに送られるようにする信号をライン
８０に出力する。この方法で、中央プロセツサ
は、予定数のマイクロ指令を遂行したときに停止
できる。

ORゲート９１への制御レジスタ・ビツト６５
(5)からの付加的入力によつて、マイクロプロセツ
サ・システムが中央プロセツサ５に停止を課すこ
とを可能にする。

ジエネラル・リセツト及びパリテイー・エラー
検出器９４は、主システム１のジエネラル・リセ
ツトが生じた（例えば組込まれた監視チユーナ
ー：ａ built−in watchdog tunerを動作し損う
ことによつて）ということ、或いは制御記憶装置
パリテイー・エラーのような欠陥が生じたという
ことを示す状態ラインに応答する。この検出器が
これらの事象のいずれかを検出すると、それは最
優先順位を有する信号をインターラプト・ライン
６１に出力することによつてマイクロプロセツサ
１１に与える。欠陥を検出すると、それは、マル
チプレクサ７４を介してマイクロプロセツサ・シ
ステム１０に供給される欠陥の性質に関する情報
を保持し、またアドレス入力レジスタ６９のクロ
ツキングを禁止し、それにより現在の制御記憶位
置のアドレスは、欠陥が生じるときに、それを置
くのを助長するためにセーブされる。

中央プロセツサ５への制御信号７８は、サイク
ル・スチーリングによつて中央プロセツサ５のメ
モリ・リソースにアクセスを生じさせる信号を含
む。従つて、ビツト６５(6)は、アクセスが制御記
憶装置に対するものであるということを示すため
にセツトされ、アクセスがレジスタ・フアイルに
対するものである場合にクリアされる。ビツト６
５(7)は書込みを示すためにセツトされ読出しを示
すためにクリアされる。ビツト６５(8)は制御回路
７６の動作を開始させるためにセツトされる。制
御回路７６は論理素子を含み、該素子は初めにホ
ルト回路７７がホルト・ライン８１をセツトする
ようにライン８６に信号を発生させ、次いで、プ
ロセツサが停止したということを示す状態ライン
７１の１つに応答することによつて付勢されると
きに、アクセスを生じさせる制御信号を与える。
このアクセスが完了すると、ホルト・リクエスト
はクリアされる。付加的な信号（図示せず）によ
り、マイクロ指令レジスタが負荷される。

診断インターフエース・ユニツト１４及び中央
プロセツサ５は、ECLの様な論理の高速形式で
構成できる。マイクロプロセツサ・システム１０
は、TTLの様な低速形式で構成できる。レベ
ル・チエンジヤー（図示せず）がインターフエー
ス・ユニツト１４からマイクロプロセツサ・シス
テム１０へのラインに設置され、信号の通過時に
信号のレベルを１つの論理形式から他の論理形式
に変換する。

全システムの動作診断ユニツト２は、主プロセツサ・システム１
の動作を２つのモードでモニターし且つ制御す
る。第１の単一ステツプ・モードに於いて、該ユ
ニツトは、中央プロセツサ５のクロツクを停止さ
せ、次いで中央プロセツサ５が１又はそれ以上の
サイクルを実行するように制御ライン７８にそれ
自体のクロツク信号を出力する。このモードに於
いて、中央プロセツサ５内のメモリ・リソースは
書込まれ又は読出され、システム動作の極めて融
通性のある且つ広汎な検査を許す。

第２のモードに於いて、診断ユニツト２は、そ
れが通常の速度で動作している間、主システム１
をモニターする。この場合に、主システム１によ
つて検出されるジエネラル・リセツト又はパリテ
イー・エラー、或いは他のハードウエア欠陥は説
明の如くマイクロプロセツサに対するインターラ
プトを生じさせる。更に、指令カウンタをロード
し且つ付勢することができるので、所望の数のマ
イクロ指令が遂行されたときに、中央プロセツサ
５は停止される。アドレス比較回路は、必要に応
じて読出し又は書込みが制御記憶装置２５内の特
定の位置に対して何時なされたかを検出するよう
に、また中央プロセツサ５に対してビツト６５(1)
乃至６５(3)のセツテイングに依存して、必要に応
じて停止されるように、診断システムを許す。

診断プロセツサ１０はROM１２内のフアーム
ウエアによつて制御され、ROM１２はオペレー
タ・ユニツト３又はインターフエース・ユニツト
１４からインターラプト駆動される。オペレー
タ・パネルは命令又はデータを送ることができ
る。命令は、特定の動作をインターフエース・ユ
ニツト１４及びUSART１６に生じさせ、或いは
フアームウエアの動作を制御する。データは非同
期的に又は同期的に供給され得る。第１の場合
に、データはキヤラクタ形式で供給され且つ
RAM１３内のデータ・バツフアにロードされ、
そこからデータは別の命令によつてRAM１３内
のアドレス・バツフアに転送される。次にこれら
の値は、他の命令によつてインターフエース・ユ
ニツト１４に伝送され得る。従つて、インターフ
エース・ユニツト１４の制御及び他のレジスタを
ロードすることによつて、それは所望の方法で中
央プロセツサ５を操作するために発生させること
ができる。他方、USARTは命令によつて同期モ
ードにリセツトでき、この場合に、２進情報はオ
ペレータ・ユニツト３から制御記憶装置２５に直
送され、情報は特定のアドレスから開始して連続
的にロードされる。

診断ユニツト２は通常、命令が中央プロセツサ
５に制御信号を出力するような動作を実行させる
ときに、“完全”又は“フエイル”メツセージを
戻す。それはまた、例えばインターフエース・ユ
ニツト１４内の入力レジスタを読出すために命令
に応答して、中央プロセツサ５からデータを戻す
こともできる。

診断ユニツト２はRAM１３に診断状態ワード
を維持し、RAM１３は、実行されている動作及
び遭遇した欠陥に関する情報を保持する。診断イ
ンターフエース・ユニツト１４からのインターラ
プトは、このワードのエントリーを生じさせる。
従つて、ライン６０のインターラプトはセツトさ
れるビツトを発生させ、特定のタイプのアドレス
等値が検出されたということを示す。

診断ユニツト２はマスターとしてのオペレー
タ・ユニツトにより主従ベースで情報をオペレー
タ・ユニツト３へ与えるので、診断ユニツトは、
オペレータ・ユニツトへのインターラプトに関す
る情報を自発的に与えることはできない。従つ
て、オペレータ・ユニツトは、例えば１秒に１度
のような規則的なインターバルでポール命令を出
力し、かわりに診断状態ワードを受取る。それは
次に状態ワードに記録された任意のインターラプ
ト又は欠陥に関する別の情報を求める。

診断ユニツトは主プロセツサ・システム１の動
作をチエツクするために任意の時間に使用でき
る。しかしながら、最も重要な時間は、例えばそ
の日の始まりでシステムが動作するときである。
何故なら、これは任意の欠陥が特にそれらを示す
可能性のある時であるからである。全システムが
スイツチ・オンされると、オペレータ・ユニツト
３及び診断ユニツト２はそれ自体及びその間のリ
ンクをテストし、そして有効にはオペレータ・パ
ネル２４にその事実を表示する。この点に於い
て、制御記憶装置２５及び主記憶装置６はクリア
な状態であり、それが含むべきマイクロプログラ
ムはデイスク８のような周辺記憶装置に保持され
る。次に、オペレータは、ロードキーを押下し、
マイクロプログラムがロードされる装置に関する
キーボードからパラメータを入力し、入力キーを
押下する。これにより、オペレータ・ユニツト３
はROM１９に保持された２進データを診断ユニ
ツト２に伝送し、そこから２進データは制御記憶
装置２５にロードされる。次に、診断ユニツト２
は、記憶情報を読出し、それが正確に入力されて
いるかをチエツクする。そのように入力されてい
ると、制御記憶装置２５内の初めの５つの指令は
単一ステツプ・モードで機能する。これらの指令
は、レジスタ３２内のマイクロプログラム・カウ
ンタの増加及びブランチ動作をチエツクする。有
効であれば、これらのステツプは、通常の速度で
動作する中央プロセツサ５によつて繰返される。
選択された周辺装置からの第２レベルのブートス
トラツプ・プログラムを初めに主記憶装置６に、
次いで制御記憶装置２５にロードするために、主
システムがオペレータ・ユニツト３に入力される
パラメータを使用できるまで、マイクロプログラ
ムは主システムの装置をテストするために累進的
に継続する。装置に依存し、別のチエツクを実行
していたこのプログラムは、実際のマイクロプロ
グラムを主記憶装置を介して制御記憶装置にロー
ドする。システムは次いで主記憶装置６へのロー
ドプログラムをスタートさせるように準備され
る。

本発明によれば、主システムによつて選択され
た情報は、主システムの制御のもとで、診断ユニ
ツト２及びオペレータ・ユニツト３に伝送でき
る。第２図に位置４４として示された制御記憶装
置２５の位置は、中央プロセツサから診断ユニツ
ト及びオペレータ・ユニツトへの通信に割当てら
れる。この位置のアドレスは、RAM１３内のデ
ータ・バツフアから基準アドレス・レジスタ６４
にロードされ、ビツト６５(1)、(2)、(3)は、アドレ
ス等値が制御記憶装置２５への書込みに関して検
出されるときに、ライン６０に出力される信号を
発生するが、中央プロセツサ５を停止しないよう
に、即ちライン８１にホルト信号を出力しないよ
うにセツトされる。次にオペレータ・ユニツト３
が診断ユニツトをポール（指定）するときに、そ
れは、診断状態ワードに於ける適当なビツトをチ
エツクし、所望のタイプの等値が検出されたとい
うことを検討する。それは次に、制御記憶装置２
５に書込まれた位置４４の内容を診断ユニツト２
にまたそこからそれが表示されるオペレータ・ユ
ニツトに読出す。

更に詳細には、最後のステツプは、読出しが制
御記憶装置に必要であるということを示すために
ビツト６５(6)及び６５(7)をセツトすることによつ
て生じ、RAM１３内のデータ・バツフアからア
ドレス出力レジスタ６３に位置４４のアドレスを
与え、アクセスを実行するために制御回路７６の
動作を開始させるようにビツト６５(8)をセツトす
る。検索されたデータはデータ入力レジスタ６８
に保持される。そこから、データはオペレータ・
ユニツト３に伝送される。

この機構により中央プロセツサ５はメツセージ
をオペレータ・ユニツトに送る。それはシーケン
スの進行をオペレータに知らせるために初期のロ
ードシーケンスで使用される。シーケンスはステ
ージに分割され、そして付勢され且つ出力位置４
４のアドレスを保持するアドレス比較回路７４に
より、中央プロセツサ５は、それがスタートされ
たというステージと事実を確認する各ステージの
スタートでメツセージを送る。このメツセージ
は、オペレータ・パネル２４によつて表示され、
またRAM２０に記憶されたログに記録される。
ステージが有効に完了すると、メツセージは再度
送られて、そのステージを確認し且つその有効な
完了を知らせる。ステージが有効でないと、確認
と同様に、エラーに関する情報を含むメツセージ
が送られる。これらのメツセージはまた表示され
且つログされる。

ステージが有効に完了しない場合、システムは
それを再審査し、それが有効なものになると、メ
ツセージはその効果に対して送られる。そうでな
ければ、更にエラーの性質を決定する試みがなさ
れ、その結果もまたメツセージによつて伝送され
る。エラーが危急のものでなければデータ処理は
継続し、危急の場合には処理が停止され、RAM
２０内のログは読出され、ロードシーケンスのコ
ースが検査される。そして、診断ユニツト２は、
レジスタ３２及び３８と制御記憶装置２５との内
容が検査のために読出されるように動作できる。
主プロセツサ・システム１は、それが決定した情
報を診断ユニツト２にまたそこからオペレータ・
ユニツト３に与えることができるということが理
解されよう。診断システムは、処理が継続する
間、主システム１に於ける事象の進行を知らせ続
ける。

前述のシステムに関する可能な変形のうちで、
それは診断システムに出力されるメツセージに対
して１以上の位置を使用するように中央プロセツ
サ５に対して調整できる。このメツセージは比較
的長いかも知れない。例えば、位置４４に追従す
る位置も使用できる。この場合、位置４４への書
込みの検出及び診断ユニツトによるその内容の読
出しに続いて、アドレス出力レジスタ６３が１だ
け増加し、制御記憶装置２５はこのアドレスを用
いて読出される。アドレス比較回路７４を変更す
る必要はなく、該回路は元の位置４４に対する次
の書込みに準備されたまゝである。

前述のシステムは、アドレス等値が検出された
ときにインターラプトを受け、続いて制御記憶装
置内の出力位置を読出すマイクロプロセツサ・シ
ステムを使用しているが、代りに、ライン６０の
信号に応答して所望の読出しを生じさせるライン
ターフエース・ユニツト１４内のハードウエア論
理素子を使用可能であることを理解できる。

前述の診断プロセツサの融通性のために、メツ
セージは、診断プロセツサから中央プロセツサ５
に一様に与えることができ、インターフエース・
ユニツトにより制御記憶装置に於けるデエデイケ
ーテツド位置又はシーケンス位置に書込まれてい
る。

【図面の簡単な説明】

第１図は、全システムのブロツク図である。第
２図は、主プロセツサ・システムのブロツク図で
ある。第３図は、診断ユニツトのブロツク図であ
る。第４図は、診断インターフエース・ユニツト
のブロツク図である。第５図は、診断インターフ
エース・ユニツトの一部の論理回路図である。（符号説明）、１：主プロセツサ・システム、
２：診断ユニツト、３：オペレータ・ユニツト、
５：中央プロセツサ、６：主記憶装置、７：デイ
スク記憶装置、８：ビデオ・コンソール、１０：
マイクロプロセツサ・システム、１１：マイクロ
プロセツサ、１２，１９：ROM、１３，２０：
RAM、１４：インターフエース・ユニツト、１
５：リンク、１６，２１，２２：USART、１
８：マイクロプロセツサ、２３：外部通信リン
ク、２４：オペレータ・パネル。

Claims

【特許請求の範囲】１中央プロセツサを制御するためのマイクロプ
ログラムを有する書込可能な制御記憶装置を備え
た前記中央プロセツサ；該中央プロセツサの診断
演算を実行する診断装置；前記中央プロセツサが
前記制御記憶装置の予め定められたロケーシヨン
に対する書込アクセスを何時実行するかを検出
し、かかる書込アクセスの検出時に前記予め定め
られたロケーシヨンの内容を前記診断装置に転送
する手段；より成るデータ処理システム。２前記検出手段は、前記制御記憶装置に与えら
れるアドレスとプリセツトされた基準アドレスと
の間の等値を検出する比較器と、前記制御記憶装
置に対する現在のアクセスが書込アクセスである
場合に限つて、前記比較器の出力を付勢する手段
と、より成る特許請求の範囲第１項に記載のシス
テム。