JPS601643B2 - デジタルコンピュ−タ用の初期化回路 - Google Patents

Description

【発明の詳細な説明】 本発明は一般にデータ処理システムに用いるためのデジ
タルコンピュータに係り、特にか）るデジタルコンピュ
ータの初期作動状態の確立に係るものである。

従来のデータ処理システムはプログラムの一連の命令に
応答してデータを処理するためのデジタルコンピュータ
と、データ及び命令をストアするランダムアクセスメモ
リと、周辺装置とを備えており、該周辺装置はデジタル
コンピュータやランダムアクセスメモリや他の周辺装置
との間で情報をやり取りする。

更にデジタルコンピュータは一般的にオペレータのコン
ソールを備えている。このコンソールはアドレス及びデ
ータ信号をデジタルコンピュータにロードするためのス
イッチであって、コンソールとデジタルコンピュータと
の間のデータ及びアドレスの転送を制御するためのスイ
ッチを一般に備えている。又、コンソールは種々の位置
の内容やデジタルコンピュータの状態に関する他の情報
を表示するためのライトをも備えている。従来型のデー
タ処理システムを初期的に付勢することが所望される時
には、デジタルコンピュータを導いていくための命令が
ランダムアクセス〆モ１′‘こは一般的に存在しない。

同様に、電源が消される時にメモリが情報を保持しなけ
ればメモリの内容は本質的に消去されてしまう。いずれ
の場合に於いても、システムのオペレータがコンソール
のスイッチを用いて、、ブートストラツプ″プログラム
をメモリへ手でロードする。このブートストラッププロ
グラムは通常は若干の命令を含んでおり、これら命令は
第２のプログラムにある他の命令又はデータを持つて来
る様にデジタルコンピュータに依って処理され得る。上
記第２のプログラムはキーボードやテープ読取装置の様
な特定の周辺装置から情報を読み取るための命令を含ん
だ”ブートストラップローダ″から成ってもよい。ラン
ダムアクセスメモリがこの情報を含むと、その後デジタ
ルコンピュータはその周辺装置を介して他のプログラム
をメモリへ転送する様にその周辺装置と共働することが
できる。又、オペレータはスイッチ及びライトを用いて
コンピュータの作動を診断する。

或る制御スイッチはオペレータが識別された位置のデー
タを検査したり変更したりできる様にする。他のスイッ
チはオペレータがステップバイステツプベースでコンピ
ュータプログラムの実行を分析できる様にする。コンソ
ールは一般にあらゆるデジタルコンピュータに見られる
ものであるが、これはデータ処理システムの利用者に対
して多数の欠点を招く。

例えば、コンソールを介してデジタルコンピュータを始
動させたり診断動作を実行したりするためにはオペレー
タがデジタルコンピュータの場所に物理的に存在しなけ
ればならない。電源故障やその他の動作の問題が生じた
場合には、デジタルコンピュータを始動したりその問題
を補正したりするのはオペレータしかできない。この場
合も、オペレータは一般的にデジタルコンピュータの場
所に物理的に存在しなければならない。更に、このコン
ソールパネルはコンソール素子として非常に多数のスイ
ッチ及びライトを備えている。

これらの素子はデジタルコンピュータの製造経費を高め
る。なぜならば、これらの素子を支持する様にパネルを
製造しなければならず且つ又これらの素子をデジタルコ
ンピュータの回路に適正に配線しなければならないから
である。デジタルコンピュータの電子回路のコストは大
規模及び超大規模集積製造技術の導入と共に減少し続け
ているので、コンソールの製造経費がデジタルコンピュ
ータの総計コストのうちの相当の部分を占めることにな
る。そこで本発明の目的はコンピュータの始動及び診断
が簡単化されたデジタルコンピュータを提起することで
ある。

本発明の別の目的は始動及び診断動作がデジタルコンピ
ュータに関して離れた位置から達成できる様なデジタル
コンピュータを提起する事である。

本発明の更に別の目的は従来型のデジタルコンピュータ
のコンソールに用いられていた複雑なスイッチ及びライ
ト構成体の必要性を排除する事である。

本発明に依れば、実際の乃至はやむおえない電源故障及
びその後の電源再付勢を指示する信号がロード回路をし
てアドレス信号を送出せしめ、該アドレス信号がデジタ
ルコンピュータを、電源の付勢に対するその通常の応答
から、回路に永久的にストアされた始動ルーチンへ向け
させる。

この始動ルーチンは遠隔位置にある別の周辺装置がコン
ソールをェミュレートできる様にすることに依り従来型
コンソールに見られた多数のスイッチやライトを必要と
せずに次々の動作を実行することができる様にする診断
及びブートストラッププログラムを含んでいる。本発明
は特許請求の範囲に特に指摘されている。

本発明の上記目的及び更に別の目的並びに効果は添付図
面を参照した以下の詳細な説明により理解されよう。第
１図に示されたデータ処理システムはデジタルコンピュ
ータ１０と、バス１２に接続された初期化回路又は始動
回路１１とを備えている。

メモリ装置１３及び周辺装置１４も又、これらの間でデ
ータ及び命令を直接転送できる様にするためバス１２に
接続されている。第１図に示されたラインに沿って構成
され、そしてデジタルコンピュータ１０とメモリ装置１
８と周辺装置１４とを備えた１つのデータ処理システム
は本発明の譲受人が製造し且つ販売しているＰＤＰ１１
データ処理システムである。ＰＤＰＩＩデータ処理シス
テムの構成及び動作は１９７１年１０月１９日付の米国
特許第３，６１４，７４０号及び第３，６１４，７４１
号と、１９７３王１月９日付の米国特許第３，７１０，
３２４号に詳しく述べられている。上記特許に説明され
た実施例に於いては、デジタルコンピュータ１０が複数
個の接続を介してバス１２に接続されている。

その主たる接続はバスアドレスレジスタ１６とバスイン
ターフエイスユニット１７と割込み優先順位ユニット１
８とから成るバスィンターフェイスユニット１５を経て
なされる。データ又は命令の形態の情報はメモリ装置１
３及び周辺装置１４とによって構成される位置へ伝送さ
れ或いは該位置から受け取られる。各々の位置はバスア
ドレスレジスタ１６のアドレスによって定められそして
データ又は命令はバス１２を経て転送される。一般的に
は、バスアドレスレジスタ１６はバス１２に結合された
コンソールュニツトへ表示の目的で情報を転送すること
ができる。

或いは又、テストやその他の目的でアドレスをコンソー
ルュニツトに依ってバス１２に伝送することができる。
然し乍ら、第１図に示された始動回路が追加された場合
には従来のコンソールュニットは不要である。第１図に
はコンソールュニット２０が示されているが、これは以
下で詳細に説明する様に簡単で然も安価なユニットであ
り、始動回路１１に接続されている。レジスタメモリ２
１は制御区分と複数個のストレージレジスタとを備えて
いる。

Ｒ７則ちＰＣレジスタ２２のみが第１図には示されてい
る。このレジスタはプログラムカウンタであり、その機
能によってＲ７レジスタ又はＰＣレジスタとする。演算
・論理ユニット２３はしジスタメモリ２１のレジスタか
らの入力をバス２４を経て受け取り且つバスインターフ
エイスユニット１７からの入力をバス２５を経て受け取
る。この演算・論理ユニット２３からの出力信号はバス
２６に依ってレジスタメモリ２１、／ゞスアドレスレジ
スタ１６、バスインターフェイスユニット１７、割り込
み優先順位ユニット１８又は状態ユニット２７へ送り戻
される。この状態ユニット２７は状態ワードレジスタ２
８を備えておりそして制御回路３川こ位置されている。
第１図に示された状態ワードレジスタ２８は手前の動作
のプロセッサ優先順位を定める多数のビット、即ち或る
命令及び他の情報の後にデジタルコンピュータ１０をス
トップ乃至はいトラツプ″することができるかどうかを
定める多数のビットをストアしている。

例えば、ビット５，６及び７が８つの作動優先順位のう
ちの１つを定める。Ｔ，Ｎ，Ｚ，Ｖ及びＣビットは各々
トラッピング、負の結果、零の結果、オーバーフロー状
態、及び桁上げビットの存在を指示する。制御回路３０
はデジタルコンピュータ１０内の情報転送を監視する。

一般的に、命令はバスィンターフェイスユニット１７か
らバス２５に依って制御回路３０の命令レジスタ３１へ
結合される。制御回路３０の図示されていない他の要素
が命令をデコードし、そしてデジタルコンピュータ１０
内のデータ転送を制御するためのタイミング信号を発生
する。デジタルコンピュータ１川ま一連の作動サイクル
で命令を実行する。

い命令取り出し″サイクル中に、制御回路３０はＰＣレ
ジスタ２２のプログラムカウントを演算・論理ユニット
２３を経てバスアドレスレジスタ１６へ変更せずに転送
する。このプログラムカウントは増加もされそしてＰＣ
レジスタへ戻される。更に、制御回路３川まバスアドレ
スレジスタ１６に依ってアドレスされた位置の内容をバ
ス１２を経、バスィンターフェィスユニット１７を通し
て命令レジスタ３１へ命令として転送するため読み取り
動作を行なう。制御回路３０がこの命令をデコードした
後、オペランドを必要とする場合には何らかのオペラン
ドをレジスタメモリ２１又は演算・論理ユニット２３へ
転送するため制御回路３０は更に別の読み取り動作を行
なう。命令取り出しサイクルが完了した後、デジタルコ
ンピューター０１まＬい実行″サイクルを行なう。

この実行サイクル中、デジタルコンピュータ１０はオペ
レーションコード！こ応答し、そして必要ならば、デー
タを指定の位置へ転送するため書き込み動作を行なう。
次に続く日時間″則ちハサービス″サイクル中は、制御
回路３０は割り込みルーチン乃至はいトラップ″ルーチ
ンへの転何を必要とする状態が存在するかどうかを決定
する。読み取り及び書き込み動作はか）るルーチン中に
行なわれてもよい。その後、デジタルコンピュータ１川
ま別の命令の処理を開始する。読み取り又は書き込み動
作中には、動作を制御するためのいマスター″ユニット
と該マスターユニットからの信号に応答して作動するい
スレーブ″ユニットとが指定される。

一般にデジタルコンピュータ１０と周辺装置１４とはマ
スターユニットになることもスレーブユニットになるこ
ともでき、一方メモリ装置１３は通常はスレーフュニッ
トとしてのみ作動する。読み取り動作又は書き込み動作
中は、指定されたマスターユニットがＢＵＳＹ信号を発
しそしてスレーフュニットの位置を識別するためのアド
レス信号と、読み取り又は書き込み動作のいずれかが行
なわれるのかを決定するための方向制御信号と、マスタ
ー同期信号とを伝送する。

書き込み動作が行なわれる場合には、マスターユニット
はアドレス及び制御信号と同時にデータを伝送する。バ
ス１２に接続された全てのユニットがアドレス信号を受
け取るが、これらのアドレス信号を適正にデコードする
ユニットのみがその後スレープュニツトとしてマスター
ユニットに応答する。このスレーブュニットがマスター
同期信号を受け取ると、該スレーブュニツトはバス１２
上のデータを指定の位置へロードするか又は指定の位置
からのデータを検索し、そしてこのデータを方向制御信
号に応答してバスに転送する。次いでこのスレープユニ
ツトはマスターユニットをしてマスター同期信号を終了
させるスレーブ同期信号を送出する。スレープュニット
はマスター同期信号の終了を感知しそしてスレーブ同期
信号を終わらせて読み取り又は書き込み動作を完了する
。制御回路３０はベクトル発生器３２又はこれと等価な
手段、交流電源回路３３及び直流電源回路３４をも備え
ている。

交流電源回路３３はデジタルコンピューター１０へ印加
される交流電圧を監視し、そしてこの交流電圧が所定値
よりも下がった時にはＢＵＳＡＣＬＯ 信号を送出する
。同様に、直流電源回路３４は種々の論理信号に印加さ
れる直流論理電圧が安全信号レベルよりも低下した時に
ＢＵＳＤＣＬＯ 信号を送出する。オペレータが第１図
に示されたデジタルコンピュータ１０を初めに付勢する
時はＢＵＳＡＣＬＯ及びＢＵＳＤＣＬＯの両信号が発せ
られる。電源が安定すると、ＢＵＳＤＣＬＯ信号が終了
して直流電圧が作動レベルにある事を示す。次いでＢＵ
ＳＡＣＬＯ信号が終了し、交流電圧が作動レベルになり
、電源が充分な容量を持った事を示す。次いで制御回路
３０はい電力アップ″動作を開始し、この間に２つの次
々の読み取り動作が２つのデータワードをベクトル発生
器３２により識別された２つの次々の位置から移動させ
そしてこの２つのデータワードをＰＣレジスタ２２及び
状態ワードレジスタ２８へロードする。ＰＤＰＩＩデジ
タルコンピュータに於いては、上記２つの位置は２４８
及び２６８である。これがデジタルコンピュータ１０を
始動させ、そして制御回路３０が”時間″則ちサービス
サイクルを達成する。通常、制御回路３０‘ま次の命令
（即ちい電力アップ″ルーチンに於ける初めの命令）を
位置２４８の内容により識別された位置から取り出す。
然し乍ら本発明に依れば、始動回路１１も又ＢＵＳＡＣ
ＬＯ及びＢＵＳＤＣＬＯ信号に応答する。

これら信号が終了すると、制御回路３５がＥＮＢＡＤＲ
信号を送出する。アドレス発生器３６は高位のオーバー
ラィドアドレスビットをバス１２のアドレス導体に送出
する事によって応答する。アドレス発生器３６からのこ
れらのアドレス信号はベクトル発生器３２からの信号と
同時にバス１２のアドレス導体に現われる。従ってアド
レス信号の両方の組が包含的オア動作に於いて結合され
る。バス上のアドレス信号によって識別されたスレーブ
ュニットのみが読み取り動作中に応答できるので、ベク
トル発生器３２からのアドレスに依ってのみ識別された
位置にストアされている情報は検索されない。この場合
にはアドレス回路３７が上記結合されたアドレス信号に
応答してＶＡＬＩＤＡＤＲ信号を発生し、この始動回路
１ １をスレーブュニツトとして指定する。

制御回路３５がバス１２からマスター同期信号を受け取
りそしてＶＡＬＩＤＡＤＲ信号が発せられた時には、始
動回路１１が読み取り動作を達成する。

従ってこの電力アップ動作中にデジタルコンピュータ１
０はプログラムカゥンタ２２及び状態ワードレジス夕２
８のための新しいデータをリードオンリメモリ４０から
データゲート回路４１を経て受け取り、通常指定されて
いる位置い２４８″及び，い２６８″からは受け取らな
い。その後リードオンリメモリ４０の命令が、メモリに
ストアされたルーチンが実行されてしまうまでデジタル
コンピュータ１０を制御する。リードオンメモリ４０は
始動手順の間に種々の機能を達成する多数の色々なルー
チンを含んでいる。

例えば、デジタルコンピュータ１０の動作を診断するた
めのルーチンがある。このルーチンはあらゆる命令に対
するデジタルコンピュータの応答を順次にテストする。
欠陥が生じた場合にはメッセージを印字するが如きによ
ってこのルーチンが警報器をトリガさせる。あらゆる診
断テストに合格した時には、始動回路１１は入出力タイ
プラィタ又は陰極線管表示装置及びキーボードの様な入
出力周辺装置を介して一般のコンソールュニットを“ェ
ミュレート”するため別のルーチンに入る。上言己動作
は入出力周辺装置をして一般のコンソールュニツトをェ
ミュレートできる様にするが、他の型式の周辺装置例え
ばディスクメモリや磁気テープメモリや紙テープ謙取装
置をブートストラップすることもできる。

これらの周辺装置は自動的にブートストラツプされても
よいし、又は一般のコンソールュニツトをェミュレート
する入出力周辺装置を介してブ−トストラツプされても
よい。デジタルコンピュータを始動するための全ての動
作がいったん完了されてしまうと、周辺装置をヱミュレ
ートするコンソールュニットを介して更に別の制御をで
きる様にするためデジタルコンピュータの制御はブート
ストラップされた周辺装置のプログラムへ進むか、又は
メモリ４０１こストアされたプログラムへ戻される。

第１図のバス１２の部分は回路図を簡単化するため第２
図にはバス１２ａ及びバス１２ｂとして２つの位置に示
されている。

各バスは上記した特許に説明されている様にデータ導体
とアドレス導体と制御導体とを備えている。本発明を説
明するためにバスの信号は“接地断定”信号であるもの
とする。即ち、信号は真である時は接地電位でありそし
て真でない時は正の電位である。第１図に示された始動
回路１１はＢＵＳＡＣＬＯ及びＢＵＳＤＣＬＯ信号が終
了した時、又はコンソールュニット２０‘こ通常は位置
しているブートスィッチ５０（第２図）をオペレータが
押した時に作動される。

いずれの状態に於いても、ＢＵＳＡＣＬＯ及びＢＵＳＤ
ＣＬＯ信号を監視する感知回路５１、又は外部ブートス
ィツチ５０を監視する感知回路５２がノアゲート５３を
付勢して接地断定信号を単安定マルチパイプレータ５４
へ送出する。ノアゲート５３からのこの信号の正に向う
遷移しかマルチパイプレータ５４をトリガしないので、
マルチパイプレータは不作動のま）である。ＢＵＳＡＣ
レ○及びＢＵＳＤＣＬＯ信号が非接地断定レベルに復帰
した時には、ノアゲート５３がマルチパイプレータ５４
をトリガする。この時マルチパイプレータ５４は一定中
のパルスを送出し、該パルスはデジタルコンピューター
０が電力アップ動作の１部として行なう２つの初期的な
読み取り動作を達成するのに必要とされる時間間隔を越
えるものである。このパルスはアドレス発生器３６がオ
ーバーラィド乃至はオフセットアドレスをバス１２ｂの
アドレス導体に送出できる様にする。特に、アドレス発
生器３６はマルチパイプレータ５４がその非安定状態に
ある時に接地断定信号を送出する複数個の反転ゲート、
例えばナンドゲート５５を備えている。マルチパイプレ
ー夕５４はアドレス回路３７のアドレスデコーダ５７か
らのＥＮＢＤＡＴＡ 信号によって表わされるク。ック
入力に応答して補足されるべきＪＫフリップ−フロップ
５６の整調をも行なう。第２図に示されたアドレス発生
器３６は高位のアドレスビットをバス１２ｂのアドレス
導体に送出する。

例えば、第１図のベクトル発生器３２が数値“０００２
生”送出するとすれば、アドレス発生器３６は例えば７
７磯ＸＸ８又は７６球ＸＸ８のいずれかを送出する。こ
れらの２つの数値はアドレスデコーダ５７がデコードす
るオフセットアドレス（例えば７７３０２４又は７６５
０２４）を与える様につながれる。従って、電力アップ
動作の初めの部分の間にアドレスデコーダ５７はオフセ
ットアドレス信号と、読み取り動作を示す方向制御信号
ＣＩと、マスター同期（ＭＳＹＮ）信号とを受け取る。
これらの信号が一致した時にアドレスデコーダ５７はＥ
ＮＢＤＡＴＡ 信号を発する。この信号はフリップーフ
ロップ５６へ結合されているが、正に向う遷移はフリツ
プーフロップ５６の状態に影響を及ぼさない。プログラ
ムカウンタへ先ず初めに転送された後にＭＳＹＮ信号が
終了する時はＥＮＢＤＡＴＡ 信号も終了しそしてＪ及
びＫの両入力がマルチパイプレータ５４によって付勢さ
れた時にフリップーフロップ５６をセットする。第２の
読み取り動作中に新しい状態ワードがバス１２を経て転
送された後、ＭＳＹＮ及びＥＮＢＤＡＴＡ 信号は再び
終了してフリップーフ。ツブ５６をリセットする。フリ
ツプーフロツプ５６がリセットされると、遅延回路６０
及びアンドゲート６１は遅延回路６０‘こよって決定さ
れた時間オアゲート６２を付勢してマルチパイプレー夕
５４をクリアし且つオーバーラィドァドレス信号を終わ
らせる。オアゲート６２はィンバータ６３にも接続され
ている。さて第２図のアドレスデコーダ５７を参照すれ
ば、ＥＮＢＤＡＴＡ 信号によって付勢される遅延回路
６４及びィンバータ６５が各読み取り動作中に接地断定
スレーブ同期（ＳＳＹＮ）信号をバス１２ａに送出する
。

今や明らかな様に、電力アップ作動中、第１図のＰＣレ
ジス夕２２及び状態ワードレジスタ２８が新しいデータ
を受け取る時間に対しては、マルチパイプレータ５４が
オーバーライドアドレス信号を送信する。

これらの信号は通常アクセスされる位置ではなくてリー
ドオンリメモリ４０の位置から新たなデータを検索せし
める。さて感知回路５１を参照すれば、電力が初めに印
加される時にＢＵＳＤＣＬＯ及びＢＵＳＡＣＬＯの両信
号が与えられる。

従ってィンバータ６３はアンドゲート６７を可能化しそ
してオアゲート６２を付勢する。同様に、ィンバータ７
０はアンドゲート７１を可能化する。可能化スイッチ７
２が閉成された場合には、インバー夕７３がアンドゲー
ト７１を付勢し、ィンバータ７４がラッチ７５へ印加す
るオーバーランドリセット信号を終わらせる。これと同
時にアンドゲート７１はアンドゲート６７をも付勢して
ラッチ７５をセットし且つノアゲート５３を消勢する。
ＢＵＳＤＣＬＯ信号が終了すると、ィンバータ６３はア
ンドゲート６７を不能化しそしてマルチパイプレータ５
４からセット信号を除去する。この時間中ラッチ７５は
セットされたま）である。然し乍ら、ＢＵＳＡＣＬＯ信
号が終わると、アンドゲート７１は消勢される。インバ
ータ７４はラツチ７５をリセツトし、そしてノアゲート
５３はマルチパイプレータ５４をトリガする。従って感
知回路５１は電力が始動回路１１へ印加されるたびにマ
ルチパイプレータ５４をトリガする。オペレー外ま電源
が作動している際にも始動回路１１を用いることができ
る。

か）る動作はデジタルコンピューター０がエンドレスル
ープを処理したり又はＨＡＬＴ命令を実行する場合に必
要である。オペレータは外部ブートスィツチ５０を操作
して負のパルスをィンバータ７６への入力に発生させそ
してフリツプーフロツプ７７をセットさせる。フリップ
ーフロップ７７がセットすると、該フリップーフロップ
はＡＣＬＯ信号を発生し、該信号はインバータ８０１こ
よってＢＵＳＡＣＬＯ信号に変換される。これと同時に
フリップ「フロップ７７はノアゲート５３を付勢する。
スイッチ５０が解除されると、信号の後縁の遷移が単安
定マルチパイプレータ８１をトリガする。マルチパイプ
レータ８１によって決定された時間が経過した後、フリ
ップーフロップ７７はリセット状態にクロツクされ、そ
れによってＡＣ ＬＯ及びＢＵＳ ＡＣＬＯ 信号を終
わらせる。これはノアゲート５３を消勢しそしてマルチ
パイプレータ５４をトリガする。デジタルコンピュータ
１０は初めに付勢されるか又はＲＥＳＥＴ命令を実行す
る時にＩＮＩＴ信号を送出する。この凪ＩＴ信号はアン
ドゲート８２及び遅延回路８８を付勢してＰＷＲＵＰＣ
ＬＲパルスを発生し、該パルスはフリップーフロップ７
７及びマルチパイプレータ８１をリセットする。従って
上記手順のいずれかがデジタルコンピュータをして電力
アップ動作を伝達せしめる。

この伝達がいったん完了するとデジタルコンピュータ１
川まリードオンリメモリ４０の内容に応答して作動する
。メモリ４０のいずれの位置の内容もメモリ４０のプロ
グラムの転送及びそれに続く実行の間にデータゲート回
路４１を介してデジタルコンピュータ１０へ転送される
。このデータゲート回路４１はリードオンリメモリ４０
の各ビット位置に対応する多数のゲートを備えている。
１つのか）るビット位置に関連した回路が詳細に示され
ている。

デジタルコンピュータ１０がリードオンリメモリ４０の
位置の内容を“読み取る”時には、アドレスデコーダ５
７からのＥＮＢＤＡＴＡ信号がアンドゲート９０と通常
可能化されているナンドゲート９１とを可能化し、対応
ビット信号をバス１２ｂへ接地断定信号として転送せし
めるら簡単な始勤回路に於いてはアドレス発生器８６か
らのアドレス信号をしてオーバーライドリセット信号を
発生させる事に依って単１のルーチンを実行することが
できる。

然し乍ら、オペレータが刻々のルーチンを選択できる場
合にはより融通性のある動作を達成することができる。
代表的なルーチン群を第３図に関して以下で説明する。
第２図はバス１２ｂに送出される低位ビット信号を制御
するスイッチをもデータゲート回路４１に於いて示して
いる。

新しいプログラムカウンタの内容を含んだオフセット位
置に対応するアドレスがアドレスされた場合（即ち、ア
ドレス発生器３６が７７欲××を送出しそして第１図の
ベクトル発生器３２が０２＆を送出した場合には７７３
０２生）、アドレスゲート回路９２とＶＡＬＩＤＡＤＲ
信号とがアンドゲート９３及びィンバータ９４を付勢す
る。複数個のセレクタスィツチの１つであるスイッチ９
５はナンドゲート９１がバス１２ｂに送出する対応ビッ
ト信号を制御する。スイッチ９５が閉成された場合には
、ィンバータ９４がナンドゲート９１へのスイッチされ
た入力を接地電位にしそしてこのナンドゲート９１はＦ
ＡＬＳＥ信号をバス１２ｂへ送出せしめる。対応セレク
タスィツチ９５が開成された場合には、リードオンリメ
モリ４０からの出力に変化はない。ィンバータ９４「ス
イッチ９５及びナンドゲート９１に対応する回路は転送
を行なうためにメモリ４０から検索されるワードの下位
ビット位置に対応する出力に接続される。従って全ての
スイッチが閉成された場合には、プログラムカゥンタ及
び状態ワードレジスタはアドレス発生器３６及びベクト
ル発生器３２からの高位ビットをつないだものに対応す
るアドレス（例えば位置７７３０２４及び７７３０２６
）から新しい内容を受け取る。然し乍ら、セレクタスィ
ツチのいずれかが開成されている場合には、プログラム
カウン外まリードオンリメモリ４０の他のベクトル化位
置から新しい内容を受け取る。このベクトル化位置はア
ドレスゲート回路９２及びＶＡＬｍＡＤＲ信号がアンド
ゲート９３を付勢する時にアドレスされる。第３図はデ
ータゲート回路４１のスイッチ９５の色々なセッティン
グに応答する始動回路１１の動作を図表的に示している
。

第３図に示されている様に、動作は上記した如くブロッ
ク１００に於し、てブートスィッチ５０（第２図）を押
すか又はブロック１０１に於いてデジタルコンピュータ
１０を付勢することによって開始される。次いでブロッ
ク１０２に於いてはリードオンリメモリ４０の命令がス
イッチ９５をテストしそしてそれらの値によって分岐す
る。スイッチ９５がコンソールェミュレーションルーチ
ンを示す様にセットされる場合（即ち、ＡＤＲ＝ＣＯＮ
ＳＯＬＥ）には、システムはブロック１０３へ分岐しそ
してデジタルコンピュータ１０の動作を診断する。これ
はデジタルコンピュータの命令の組にある各命令に応答
してデジタルコンピューター０を働かせることを含んで
いる。デジタルコンピューター０がこの診断テストに合
格した場合には、回路１１はブロック１０４に於いてレ
ジスタメモリ２１（第１図）のレジスタの内容を入出力
周辺装置例えばテレタイプラィタに表示する。次いでシ
ステムはブロック１０５によって示されたコンソールェ
ミユレーションルーチンに入る。このルーチンはテレタ
イプラィタ又は他の一般の入出力装置を用いて、全ての
スイッチ及びライトによる一般のコンソールュニットの
あらゆる機能を達成できる様にする。指定されたキーが
コンソールのスイッチの機能を果たす。ライトを通常付
勢する信号は変換されて入出力装置に印字乃至は表示さ
れる。コンソールェミユレーションルーチン中にオペレ
ータは、別の特定周辺装置のためのブートストラップル
ーチンを識別するコードを入力する。

然し乍ら、デジタルコンピュータ１０が対応ルーチンを
行なう前に、リードオンリメモリ４０はデジタルコンピ
ュータの拡張された診断ルーチンを行なうための命令を
与える（ブロック１０６）。更に、リードオンリメモリ
４０はブロック１０７に於いてメモリの大きさを確かめ
るためのルーチンとそしてブロック１０８に於いてメモ
リが作動することをオペレータが確かめる様にメモリ診
断ルーチンを達成するためのルーチンとを含んでいる。
次いでデジタルコンピュータは入力コード五こよって選
択されたブートストラップルーチンを実行する（ブロッ
ク１０９）。スイッチ９５のセッテイングに対するデジ
タルコンピュータの応答の別の例はＡＤＲ＝ＰＥＲＩＰ
ＨＥＲＡＬＢＯＯＴＳＴＴＲＡＰ十２として示された位
置のうちのいずれか１つをアドレスが識別する場合に生
じる。

いずれかのか）るスイッチセツティングが存在する時は
デジタルコンビュー外ま単に指定のブートストラップル
ーチンを処理するだけであり（ブロック１２０）そして
デジタルコンピュータ及びメモリの診断を行なうルーチ
ンは省略される。例えば、遠隔の場所で停電が生じ、オ
ペレータがいない場合には、電力が回復した時に上記シ
ーケンスが自動的にデジタルコンピュータを始動させそ
して指定された周辺装置を再びブートストラツプする。
概して云えば、デジタルコンピュータの高価なコンソー
ルュニットの必要性を排除する始動回路が提起される。

この始動回路はコンビュー外こ電力を印加するのに応答
して又は外部で操作されるスイッチに応答して自動的に
作動する。これはデジタルコンピュータの診断動作及び
ブートストラップ動作を含む多数の色々な動作を達成す
ることができる。コソソールのエミュレーションルーチ
ンが含まれる場合には、テレタイプラィ夕の如きキーボ
ード装置がその入出力容量により、一般のコンソールに
通常組合わされたスイッチやライトに取り代わることが
できる。自動モー日こ於いては、オペレータがデジタル
コンピュータを始動する必要はない。

更に、外部ブートストラツプスイツチはデジタルコンビ
ユー外こ対して遠隔に位置させてデジタルコンピュータ
の融通性を更に増加することができる。更にここに示し
た回路はコンソールのコストを節減する。第１図に示さ
れた如きコンソールュニツト２０はブートスィッチ５０
（第２図）と、パワ−スイッチと、停止／継続スイッチ
と、交流電源ライトと、直流電源ライトと、そしてもし
メモリがバッテリ補足電源を持った半導体メモリである
ならば、バツテリ状態用ライトとを必要とするだけであ
る。第２図に特に示された回路１１は特定のデジタルコ
ンピュータ、即ちＰＤＰ−１１デジタルコンピュータに
適用された本発明の解説のための実施例であるという事
を理解すべきである。

この回路１１は他のデジタルコンピュータで作動する様
に変更することができる。第３図は始動回路１１の別の
作動モードを示す一般化された図である。

然し乍ら、本発明の利益及び効果を若干或いは全て与え
つつ回路を変更する事ができ且つ流れ線図を変更するこ
とができるという事は明らかであろう。従って本発明の
範囲内で生じる全てのか）る変更や修正を包含すること
が特許請求の範囲の目的である。

【図面の簡単な説明】

第１図は本発明に依って構成された始動回路を追加する
事に依って変更されたデジタルコンピュータの略図、第
２図は第１図に示された始動回路の部分を示す詳細図、
及び第３図は第１図及び第２図の回路のリードオンリメ
モ川こ含まれた命令に応答して達成することのできる動
作を示す流れ線図である。 １０・・・・・・デジタルコンピュータ、１１・・・・
・・始動回路、１２・・・・・・バス、１３・・・・・
・メモリ装置、１４・・・・・・周辺装置、１５・・・
・・・バスィンターフェィスユニット、２０……コンソ
ールユニツト、２１・・・…レジスタメモリ、２３・・
・・・・演算・論理ユニット、３０・・・・・・制御回
路、３５・・・…制御回路、３６・・・・・・アドレス
発生器、３７・・・・・・アドレス回路、４０・・・…
リードオンリメモリ、４１・・…・データゲート回路。 ＦＩＧ．Ｉ「ＩＧ．２ Ｍ ○ Ｕ

Claims (1)

1. 【特許請求の範囲】 １ バス１２と、電源と、電源が初めに付勢される時に
   バスによりアドレス信号を伝送するための手段３２と、
   電源状態の信号をバスにより伝送するための手段３３，
   ３４と、バスにより情報を転送するためバスへ転送制御
   信号を伝送したり、バスから転送制御信号を受け取った
   りするための手段１５とを含むデジタルコンピユータ１
   ０，１３，１９へ所定の作動条件を規定する命令とデー
   タを含む初期情報をロードするための初期化回路１１に
   おいて、 初期情報をデジタルコンピユータに入れるた
   めの命令と初期情報とを含んだメモリ手段４０と、 ア
   ドレス信号をバスで伝送するためのアドレス発生手段３
   ６と、 バス１２とアドレス発生手段３６とメモリ手段
   ４０とへ接続され、メモリ手段４０からの情報の転送を
   制御する制御手段３５とを備え、この制御手段は、 バ
   スからの電源状態信号に応答してアドレス発生手段が、
   アドレス信号伝送段３２からのアドレス信号の伝送と同
   時にバスへアドレス信号を伝送できるようにして前記メ
   モリ手段内の貯蔵位置を指定する結合されたアドレス信
   号をつくるアドレス発生手段の可能化手段５１，５３，
   ５４と、 バス上の前記の結合されたアドレス信号と制
   御信号のあるものとに応答してデジタルコンピユータへ
   バスを介して前記のメモリ手段の貯蔵位置の内容を転送
   してデジタルコンピユータ内で所定の初期作動状態をつ
   くる転送手段５７，９２，６４，６５，９３を含むこと
   を特徴とする初期化回路。 ２ バス上のアドレス信号が示す前記の貯蔵位置の１つ
   の内容が前記のデジタルコンピユータへ転送されている
   間読出し操作を指示する信号を転送制御信号として伝送
   するための手段１７を前記のデジタルコンピユータが含
   んでおり、 前記のメモリ手段はそれぞれアドレスを有
   する複数の貯蔵位置を含み、 前記の転送手段は、 バス上のアドレス信号が前記のメモリ手段の貯蔵位置
   の１つのアドレスに相当し、そして制御信号Ｃ＿１が読
   出し操作を指示しているときは、有効アドレス信号を発
   生するアドレスデコーダ５７，９３と、 このアドレス
   デコーダからの有効アドレス信号に応答して前記のメモ
   リ手段のアドレスされた貯蔵位置の内容を転送する転送
   制御手段４０，９３を含む特許請求の範囲第１項に記載
   の初期化回路。 ３ 前記のメモリ手段は、 バスからのアドレス信号に応答して前記の貯蔵位置の
   アドレスされた１つの内容を表わす信号を発生するリー
   ドオンリメモリ４０と、 このリードオンリメモリと前
   記の制御手段に接続され、リードオンリメモリ内のアド
   レスされた貯蔵位置の内容をバスに結合するためのゲー
   ト手段４１とを備えている特許請求の範囲第２項記載の
   初期化回路。 ４ 前記のゲート手段は前記のリードオンリメモリから
   の複数個の予め選択された信号の各々に対し、可能化信
   号を発生するスイツチ作動可能化手段９４，９５と、
   前記の制御手段からの信号、前記のリードオンリメモリ
   からの対応信号及び前記のスイツチ作動可能化手段から
   の可能化信号とに応答するゲート手段９０，９１とを備
   えており、 前記のアドレスデコーダは所定のアドレス
   に応答して前記の可能化手段の各々を付勢し、前記のリ
   ードオンリメモリからの対応信号にオーバーライドする
   信号をバスにロードするための手段９３を備えている特
   許請求の範囲第３項記載の初期化回路。 ５ バス１２と、電源と、電源が初めに付勢される時に
   バスによりアドレス信号を伝送するための手段３２と、
   電源状態の信号をバスにより伝送するための手段３３，
   ３４と、バスにより情報を転送するためバスへ転送制御
   信号を伝送したり、バスから転送制御信号を受け取った
   りするための手段１５とを含むデジタルコンピユータ１
   ０，１３１９へ所定の作動条件を規定する命令とデータ
   を含む初期情報をロードするための初期化回路１１にお
   いて、 初期情報をデジタルコンピユータに入れるため
   の命令と初期情報とを含んだメモリ手段４０と、 アド
   レス信号をバスで伝送するためのアドレス発生手段３６
   と、 バス１２とアドレス発生手段３６とメモリ手段４
   ０とへ接続され、メモリ手段４０からの情報の転送を制
   御する制御手段３５とを備え、この制御手段は、 バス
   からの電源状態信号に応答してアドレス発生手段が、ア
   ドレス信号伝送段３２からのアドレス信号の伝送と同時
   にバスへアドレス信号を伝送できるようにして前記メモ
   リ手段内の貯蔵位置を指定する結合されたアドレス信号
   をつくるアドレス発生手段の可能化手段５１，５３，５
   ４と、 バス上の前記の結合されたアドレス信号と制御
   信号のあるものとに応答してデジタルコンピユータへバ
   スを介して前記のメモリ手段の貯蔵位置の内容を転送し
   てデジタルコンピユータ内で所定の初期作動状態をつく
   る転送手段５７，９２，６４，６５，９３を含み、且つ
   、 オーバーライドする電源状態信号を転送して、前記
   のアドレス発生手段の可能化手段によりオーバーライド
   するアドレス信号がバスへ転送されるようにする転送手
   段５２と、 この転送手段を付勢するスイツチ手段５０
   とを備えていることを特徴とする初期化回路。