JPH0472271B2 - - Google Patents
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- JPH0472271B2 JPH0472271B2 JP50151780A JP50151780A JPH0472271B2 JP H0472271 B2 JPH0472271 B2 JP H0472271B2 JP 50151780 A JP50151780 A JP 50151780A JP 50151780 A JP50151780 A JP 50151780A JP H0472271 B2 JPH0472271 B2 JP H0472271B2
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- microcomputer
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Links
- 238000010586 diagram Methods 0.000 description 42
- 239000000872 buffer Substances 0.000 description 29
- 238000004590 computer program Methods 0.000 description 17
- 230000006870 function Effects 0.000 description 17
- 230000004044 response Effects 0.000 description 15
- 238000004891 communication Methods 0.000 description 13
- 240000007320 Pinus strobus Species 0.000 description 11
- 238000012545 processing Methods 0.000 description 11
- 239000013078 crystal Substances 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 8
- 238000012546 transfer Methods 0.000 description 8
- 230000004913 activation Effects 0.000 description 6
- 210000004027 cell Anatomy 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 101100498818 Arabidopsis thaliana DDR4 gene Proteins 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- MGWAVDBGNNKXQV-UHFFFAOYSA-N diisobutyl phthalate Chemical compound CC(C)COC(=O)C1=CC=CC=C1C(=O)OCC(C)C MGWAVDBGNNKXQV-UHFFFAOYSA-N 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 101100409672 Arabidopsis thaliana PBB1 gene Proteins 0.000 description 1
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 101100457841 Homo sapiens TRIT1 gene Proteins 0.000 description 1
- 101100457843 Schizosaccharomyces pombe (strain 972 / ATCC 24843) tit1 gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 101150103728 mod5 gene Proteins 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002085 persistent effect Effects 0.000 description 1
- 230000037452 priming Effects 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 238000012030 stroop test Methods 0.000 description 1
- 102100023397 tRNA dimethylallyltransferase Human genes 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
- G11C16/105—Circuits or methods for updating contents of nonvolatile memory, especially with 'security' features to ensure reliable replacement, i.e. preventing that old data is lost before new data is reliably written
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Microcomputers (AREA)
Description
請求の範囲
１ シングルチツプマイクロコンピユータ３０に
具えられているEPROMの内容をプログラムし、
かつ制御することのできるコンピユータプログラ
ムを蓄積し、前記マイクロコンピユータ３０によ
る起動に応答して、コンピユータプログラム内に
含まれるプログラム情報を提供するオフチツププ
ログラム蓄積手段４０と、 前記マイクロコンピユータ３０のユーザによる
その起動に応答して、マイクロコンピユータ３０
に具えられているEPROMをプログラムし、マイ
クロコンピユータ３０が新たに正しくプログラム
されたか否かを検証するため、マイクロコンピユ
ータ３０へデータ及び制御信号を与え、マイクロ
コンピユータを介して前記オフチツププログラム
蓄積手段４０の起動を制御して、オフチツププロ
グラム蓄積手段４０からのプログラム情報をマイ
クロコンピユータ３０に結合させるオフチツプ制
御手段３２，３３と、ともに使用されるシングル
チツプマイクロコンピユータ３０であつて、 前記オフチツププログラム蓄積手段４０及び前
記オフチツプ制御手段３２，３３に結合された入
力／出力（Ｉ／Ｏ）手段３６−３９，４２，４５
と、 紫外線により消去されるか、又はプログラム情
報に応答して、所定のデータでプログラムされる
か或いは読出されるかされるプログラム可能な固
定記憶装置（EPROM）手段３と、 前記入力／出力（Ｉ／Ｏ）手段３６−３９，４
２，４５と前記プログラム可能な固定記憶装置
（EPROM）手段３とに結合されるプロセツサ手
段１と、 を具え、 前記プロセツサ手段１は、 前記データ及び制御信号を受信し、オフチツプ
制御手段３２，３３の制御信号に応答して、所定
の順序にて前記入力／出力（Ｉ／Ｏ）手段３６−
３９，４２，４５を介して前記オフチツププログ
ラム蓄積手段４０を起動してプログラム情報を入
手し、 プログラム情報により限定される複数の機能の
うちの１つを実行するように前記プログラム可能
な固定記憶装置（EPROM）手段を駆動するもの
であり、 前記複数の機能のうちの１つは、データのオリ
ジナルソースと比較するため、前記プログラム可
能な固定記憶装置（EPROM）手段のデータを読
出すことであることを特徴とするEPROMを具え
たシングルチツプマイクロコンピユータ３０。 関連発明 (1) NRZ／２相マイクロコンピユータ直列通信
論理装置と題し、本発明の譲受人に譲渡された
グローブス他による1978年９月５日出願の米国
特許第4346452号明細書 (2) 複数の内部データバスを有するマイクロプロ
セツサと題し、本発明の譲受人に譲渡されたダ
ニエル他による1978年９月５日出願の米国特許
第4266270号明細書 (3) データプロセツサ用のリアルタイム捕促レジ
スタと題し、本発明の譲受人に譲渡されたチヤ
ンバリンの1978年９月25日出願の米国特許第
4222103号明細書 技術分野 本発明は、一般的にはデータ処理の分野に関す
るものであり、更に特に具体的には、マイクロコ
ンピユータの中央処理装置（CPU）を使用して
プログラムされる消去可能、プログラム可能な固
定記憶装置（EPROM）を具えたシングルチツプ
マイクロコンピユータに関する。 背景技術 マイクロコンピユータは、工業用及び通信装
置、大規模及び中規模のコンピユータ用の周辺、
端末ハードウエア、自動車及び他の運送媒体、娯
楽及び教育装置等の多種にわたる有用な制御機能
を実行可能である複雑化した汎用目的の論理装置
である。一般的に、マイクロコンピユータの全範
囲は、現在商業市場において利用可能である。モ
トローラ社より近々商業的に発売されるマイクロ
コンピユータMC6801は、CPU128バイトのラン
ダムアクセス記憶装置（RAM）、2Kバイトの
EPROM、16ビツトタイマ及び外部装置と通信す
る４個のＩ／Ｏポートを具える８ビツトマイクロ
コンピユータである。全体が単一チツプのマイク
ロコンピユータの構成部品としてEPROMを具え
ることは、マイクロコンピユータ技術において周
知である。例えば、インテル社から商業的に発売
されているMCS8748は、EPROMを具える単一
チツプのマイクロコンピユータである。
MCS8748EPROMは、マイクロコンピユータ開
発システムを利用してプログラムされる。マイク
ロコンピユータ開発システムは、EPROMをプロ
グラムするためにEPROMローデングプログラム
の制御のもとで動作する独立の処理装置を必要と
する。MCS8748、全体で40ピンのうちから機能
がEPROMをプログラムするのに専有されている
少なくとも３ピンを具える。１個のTOピンは、
プログラムモードを低（low）に選択するように
設定される。１個のEAピンは、プログラムモー
ドを付勢するように25Vに上昇される。１個の
PROGピンは、50ｍsecパルスの間、データを
EPROMにプログラムするように25Vに上昇され
る。 かようなプログラムピンは、EPROMプログラ
ム動作中にのみ使用され、マイクロコンピユータ
に対して他のＩ／Ｏ機能又は制御機能を与える場
合により有効に使用されないから、EPROMを有
するマイクロコンピユータにおいて専用のプログ
ラムピンの必要性を除去することが望ましい。 発明の簡単な要約 本発明の目的は、EPROMを具えたシングルチ
ツプマイクロコンピユータにおいて専用のプログ
ラムピンを具備する必要性を除去することであ
る。 本発明の他の目的は、EPROMをプログラムす
るため適当なコンピユータプログラムの制御のも
とでそれ自身のCPUを利用する能力と共に
EPROMを具えたシングルチツプマイクロコンピ
ユータを提供することである。 本発明のこれらの目的及び他の目的は、本発明
の好ましい実施例に従つて１個の処理装置及び１
個のプログラム可能な固定記憶装置（PROM）
を具えたシングルチツプマイクロコンピユータを
提供することによつて達成される。PROMをプ
ログラムする方法は、情報源をPROMにプログ
ラムされるマイクロコンピユータに結合させる段
階、情報をPROMにプログラムするためコンピ
ユータプログラムの制御のもとで処理装置を動作
させる段階、を具える。 本発明の他の実施例によれば、１個の処理装
置、１個のプログラム可能固定記憶装置
（PROM）、アドレス及びデータ情報源と通信す
る少なくとも１個のＩ／Ｏポート、コンピユータ
プログラム制御のもとで処理装置を使用してデー
タ情報をPROMにプログラムする手段を具える
マイクロコンピユータが提供される。プログラム
手段は、処理装置によりロード可能で第１、第２
制御ビツトを記憶する一時記憶手段、第１制御ビ
ツトの状態に応答しアドレス、データ情報源によ
りＩ／Ｏポートに転送されるアドレス、データ情
報を独特の組合せをラツチする手段、プログラム
電位のマイクロコンピユータに与える手段、
PROMに結合され、ラツチ手段に応答するプロ
グラム回路、第２制御ビツト、及びプログラミン
グ電位を所定の時間の間PROMに結合させ、関
連したアドレスにおいて独特のデータ情報を
PROMにプログラムするプログラミング電位を
具える。 発明の構成 本発明の構成は以下に示す通りである。即ち、
本発明はシングルチツプマイクロコンピユータ３
０をプログラムし、かつ制御することのできるコ
ンピユータプログラムを蓄積し、前記マイクロコ
ンピユータ３０による起動に応答して、コンピユ
ータプログラム内に含まれるプログラム情報を提
供するオフチツププログラム蓄積手段４０と、 前記マイクロコンピユータ３０のユーザによる
その起動に応答して、マイクロコンピユータ３０
をプログラムし、マイクロコンピユータ３０が正
しくプログラムされたかを検証する、マイクロコ
ンピユータ３０へのデータ及び制御信号を与え、
マイクロコンピユータを介して前記オフチツププ
ログラム蓄積手段４０の起動を制御して、オフチ
ツププログラム蓄積手段４０からのプログラム情
報をマイクロコンピユータ３０に結合させるオフ
チツプ制御手段３２，３３と、ともに使用される
シングルチツプマイクロコンピユータ３０であつ
て、 前記オフチツププログラム蓄積手段４０及び前
記オフチツプ制御手段３２，３３に結合された入
力／出力（Ｉ／Ｏ）手段３６−３９，４２，４５
と、 プログラム情報に応答して、所定のデータで消
去され、あるいはプログラムされるか読み取られ
るかされるプログラム可能な固定記憶装置
（EPROM）手段３と、 前記Ｉ／Ｏ手段３６−３９，４２，４５と前記
EPROM手段３とに結合され、前記マイクロコン
ピユータ３０へのデータ及び制御信号を受信し、
オフチツプ制御手段３２，３３の制御信号に応答
して、所定の順序で前記Ｉ／Ｏ手段３６−３９，
４２，４５を介して前記オフチツププログラム蓄
積手段４０を起動してプログラム情報を入手し、
前記EPROM手段３を起動して、プログラム情報
によつて定義される複数の機能のうち１機能であ
り、データの本来のソースと比較する目的で
EPROM手段３においてデータを読み出す機能を
実行するプロセツサ手段１と、 を具えるEPROMを具えたシングルチツプマイク
ロコンピユータ３０としての構成を有するもので
ある。 発明の概要 本発明のシングルチツプマイクロコンピユータ
は以下の構成要件を含む。即ち、１つのCPU１、
１つのRAM２、１つのEPROM３、１つのタイ
マー４、シリアルＩ／Ｏ通信用論理回路５、４つ
のＩ／Ｏポート１１−１４及び１つの信
号或いはプログラミングポテンシヤル（電位）
VPP２３を与えるための１つの入力ピンである。
CPU内のEPROM制御レジスタ５３は外部メモ
リ４０内に蓄積されたコンピユータプログラムの
制御の下で負荷を与えることができる
（loadable）。EPROM制御レジスタ内の第１のビ
ツトに応答して１つのアドレスバツフア／ラツチ
６１及び１つのデータラツチ６２が、EPROMへ
の書込み動作期間中に、一時的にアドレス及びデ
ータ情報をラツチする。EPROM制御レジスタ内
の第２ビツトに応答して、その関連したアドレス
においてEPROMにデータ情報をプログラムする
ために、所定の時間の間、EPROMに対してプロ
グラミングポテンシヤル（電位）が印加される。
プログラミング動作の精度はこのような情報のオ
リジナルソースと、EPROMにプログラムされた
アドレス及びデータ情報とを比較することによつ
て、外部コンピユータプログラムの制御の下で
CPUを用いて確かめることができるであろう。
具えられているEPROMの内容をプログラムし、
かつ制御することのできるコンピユータプログラ
ムを蓄積し、前記マイクロコンピユータ３０によ
る起動に応答して、コンピユータプログラム内に
含まれるプログラム情報を提供するオフチツププ
ログラム蓄積手段４０と、 前記マイクロコンピユータ３０のユーザによる
その起動に応答して、マイクロコンピユータ３０
に具えられているEPROMをプログラムし、マイ
クロコンピユータ３０が新たに正しくプログラム
されたか否かを検証するため、マイクロコンピユ
ータ３０へデータ及び制御信号を与え、マイクロ
コンピユータを介して前記オフチツププログラム
蓄積手段４０の起動を制御して、オフチツププロ
グラム蓄積手段４０からのプログラム情報をマイ
クロコンピユータ３０に結合させるオフチツプ制
御手段３２，３３と、ともに使用されるシングル
チツプマイクロコンピユータ３０であつて、 前記オフチツププログラム蓄積手段４０及び前
記オフチツプ制御手段３２，３３に結合された入
力／出力（Ｉ／Ｏ）手段３６−３９，４２，４５
と、 紫外線により消去されるか、又はプログラム情
報に応答して、所定のデータでプログラムされる
か或いは読出されるかされるプログラム可能な固
定記憶装置（EPROM）手段３と、 前記入力／出力（Ｉ／Ｏ）手段３６−３９，４
２，４５と前記プログラム可能な固定記憶装置
（EPROM）手段３とに結合されるプロセツサ手
段１と、 を具え、 前記プロセツサ手段１は、 前記データ及び制御信号を受信し、オフチツプ
制御手段３２，３３の制御信号に応答して、所定
の順序にて前記入力／出力（Ｉ／Ｏ）手段３６−
３９，４２，４５を介して前記オフチツププログ
ラム蓄積手段４０を起動してプログラム情報を入
手し、 プログラム情報により限定される複数の機能の
うちの１つを実行するように前記プログラム可能
な固定記憶装置（EPROM）手段を駆動するもの
であり、 前記複数の機能のうちの１つは、データのオリ
ジナルソースと比較するため、前記プログラム可
能な固定記憶装置（EPROM）手段のデータを読
出すことであることを特徴とするEPROMを具え
たシングルチツプマイクロコンピユータ３０。 関連発明 (1) NRZ／２相マイクロコンピユータ直列通信
論理装置と題し、本発明の譲受人に譲渡された
グローブス他による1978年９月５日出願の米国
特許第4346452号明細書 (2) 複数の内部データバスを有するマイクロプロ
セツサと題し、本発明の譲受人に譲渡されたダ
ニエル他による1978年９月５日出願の米国特許
第4266270号明細書 (3) データプロセツサ用のリアルタイム捕促レジ
スタと題し、本発明の譲受人に譲渡されたチヤ
ンバリンの1978年９月25日出願の米国特許第
4222103号明細書 技術分野 本発明は、一般的にはデータ処理の分野に関す
るものであり、更に特に具体的には、マイクロコ
ンピユータの中央処理装置（CPU）を使用して
プログラムされる消去可能、プログラム可能な固
定記憶装置（EPROM）を具えたシングルチツプ
マイクロコンピユータに関する。 背景技術 マイクロコンピユータは、工業用及び通信装
置、大規模及び中規模のコンピユータ用の周辺、
端末ハードウエア、自動車及び他の運送媒体、娯
楽及び教育装置等の多種にわたる有用な制御機能
を実行可能である複雑化した汎用目的の論理装置
である。一般的に、マイクロコンピユータの全範
囲は、現在商業市場において利用可能である。モ
トローラ社より近々商業的に発売されるマイクロ
コンピユータMC6801は、CPU128バイトのラン
ダムアクセス記憶装置（RAM）、2Kバイトの
EPROM、16ビツトタイマ及び外部装置と通信す
る４個のＩ／Ｏポートを具える８ビツトマイクロ
コンピユータである。全体が単一チツプのマイク
ロコンピユータの構成部品としてEPROMを具え
ることは、マイクロコンピユータ技術において周
知である。例えば、インテル社から商業的に発売
されているMCS8748は、EPROMを具える単一
チツプのマイクロコンピユータである。
MCS8748EPROMは、マイクロコンピユータ開
発システムを利用してプログラムされる。マイク
ロコンピユータ開発システムは、EPROMをプロ
グラムするためにEPROMローデングプログラム
の制御のもとで動作する独立の処理装置を必要と
する。MCS8748、全体で40ピンのうちから機能
がEPROMをプログラムするのに専有されている
少なくとも３ピンを具える。１個のTOピンは、
プログラムモードを低（low）に選択するように
設定される。１個のEAピンは、プログラムモー
ドを付勢するように25Vに上昇される。１個の
PROGピンは、50ｍsecパルスの間、データを
EPROMにプログラムするように25Vに上昇され
る。 かようなプログラムピンは、EPROMプログラ
ム動作中にのみ使用され、マイクロコンピユータ
に対して他のＩ／Ｏ機能又は制御機能を与える場
合により有効に使用されないから、EPROMを有
するマイクロコンピユータにおいて専用のプログ
ラムピンの必要性を除去することが望ましい。 発明の簡単な要約 本発明の目的は、EPROMを具えたシングルチ
ツプマイクロコンピユータにおいて専用のプログ
ラムピンを具備する必要性を除去することであ
る。 本発明の他の目的は、EPROMをプログラムす
るため適当なコンピユータプログラムの制御のも
とでそれ自身のCPUを利用する能力と共に
EPROMを具えたシングルチツプマイクロコンピ
ユータを提供することである。 本発明のこれらの目的及び他の目的は、本発明
の好ましい実施例に従つて１個の処理装置及び１
個のプログラム可能な固定記憶装置（PROM）
を具えたシングルチツプマイクロコンピユータを
提供することによつて達成される。PROMをプ
ログラムする方法は、情報源をPROMにプログ
ラムされるマイクロコンピユータに結合させる段
階、情報をPROMにプログラムするためコンピ
ユータプログラムの制御のもとで処理装置を動作
させる段階、を具える。 本発明の他の実施例によれば、１個の処理装
置、１個のプログラム可能固定記憶装置
（PROM）、アドレス及びデータ情報源と通信す
る少なくとも１個のＩ／Ｏポート、コンピユータ
プログラム制御のもとで処理装置を使用してデー
タ情報をPROMにプログラムする手段を具える
マイクロコンピユータが提供される。プログラム
手段は、処理装置によりロード可能で第１、第２
制御ビツトを記憶する一時記憶手段、第１制御ビ
ツトの状態に応答しアドレス、データ情報源によ
りＩ／Ｏポートに転送されるアドレス、データ情
報を独特の組合せをラツチする手段、プログラム
電位のマイクロコンピユータに与える手段、
PROMに結合され、ラツチ手段に応答するプロ
グラム回路、第２制御ビツト、及びプログラミン
グ電位を所定の時間の間PROMに結合させ、関
連したアドレスにおいて独特のデータ情報を
PROMにプログラムするプログラミング電位を
具える。 発明の構成 本発明の構成は以下に示す通りである。即ち、
本発明はシングルチツプマイクロコンピユータ３
０をプログラムし、かつ制御することのできるコ
ンピユータプログラムを蓄積し、前記マイクロコ
ンピユータ３０による起動に応答して、コンピユ
ータプログラム内に含まれるプログラム情報を提
供するオフチツププログラム蓄積手段４０と、 前記マイクロコンピユータ３０のユーザによる
その起動に応答して、マイクロコンピユータ３０
をプログラムし、マイクロコンピユータ３０が正
しくプログラムされたかを検証する、マイクロコ
ンピユータ３０へのデータ及び制御信号を与え、
マイクロコンピユータを介して前記オフチツププ
ログラム蓄積手段４０の起動を制御して、オフチ
ツププログラム蓄積手段４０からのプログラム情
報をマイクロコンピユータ３０に結合させるオフ
チツプ制御手段３２，３３と、ともに使用される
シングルチツプマイクロコンピユータ３０であつ
て、 前記オフチツププログラム蓄積手段４０及び前
記オフチツプ制御手段３２，３３に結合された入
力／出力（Ｉ／Ｏ）手段３６−３９，４２，４５
と、 プログラム情報に応答して、所定のデータで消
去され、あるいはプログラムされるか読み取られ
るかされるプログラム可能な固定記憶装置
（EPROM）手段３と、 前記Ｉ／Ｏ手段３６−３９，４２，４５と前記
EPROM手段３とに結合され、前記マイクロコン
ピユータ３０へのデータ及び制御信号を受信し、
オフチツプ制御手段３２，３３の制御信号に応答
して、所定の順序で前記Ｉ／Ｏ手段３６−３９，
４２，４５を介して前記オフチツププログラム蓄
積手段４０を起動してプログラム情報を入手し、
前記EPROM手段３を起動して、プログラム情報
によつて定義される複数の機能のうち１機能であ
り、データの本来のソースと比較する目的で
EPROM手段３においてデータを読み出す機能を
実行するプロセツサ手段１と、 を具えるEPROMを具えたシングルチツプマイク
ロコンピユータ３０としての構成を有するもので
ある。 発明の概要 本発明のシングルチツプマイクロコンピユータ
は以下の構成要件を含む。即ち、１つのCPU１、
１つのRAM２、１つのEPROM３、１つのタイ
マー４、シリアルＩ／Ｏ通信用論理回路５、４つ
のＩ／Ｏポート１１−１４及び１つの信
号或いはプログラミングポテンシヤル（電位）
VPP２３を与えるための１つの入力ピンである。
CPU内のEPROM制御レジスタ５３は外部メモ
リ４０内に蓄積されたコンピユータプログラムの
制御の下で負荷を与えることができる
（loadable）。EPROM制御レジスタ内の第１のビ
ツトに応答して１つのアドレスバツフア／ラツチ
６１及び１つのデータラツチ６２が、EPROMへ
の書込み動作期間中に、一時的にアドレス及びデ
ータ情報をラツチする。EPROM制御レジスタ内
の第２ビツトに応答して、その関連したアドレス
においてEPROMにデータ情報をプログラムする
ために、所定の時間の間、EPROMに対してプロ
グラミングポテンシヤル（電位）が印加される。
プログラミング動作の精度はこのような情報のオ
リジナルソースと、EPROMにプログラムされた
アドレス及びデータ情報とを比較することによつ
て、外部コンピユータプログラムの制御の下で
CPUを用いて確かめることができるであろう。
本発明は、特に添付の請求の範囲により指摘さ
れる。然し、本発明の他の特徴は、添付図面に関
する次の詳細な説明を参照することによつてより
明確になり、最もよく理解されるであろう。 第１図は、EPROMをプログラムし検証する
（verifying）システムの一部としてEPROMを具
えるシングルチツプのマイクロコンピユータのブ
ロツク図を示す。 第２図は、本発明を具体化するシングルチツプ
マイクロコンピユータのブロツク図を示す。 第３図は、本発明を具体化するシングルチツプ
マイクロコンピユータのピンアウト配置を図示し
たものである。 第４図は、CPU及びEPROMを具え、本発明
を具体化するマイクロコンピユータの内部構造の
一部のブロツク図を示す。 第５図は、EPROM制御レジスタの一部の論理
図を示す。 第６図は、EPROM配列（array）に関連して
アドレス及びデータのラツチを可能にする回路の
論理図を示す。 第７図は、EPROM配列に関連したデータラツ
チの論理図を示す。 第８図は、EPROM配列に関連したアドレスバ
ツフア／ラツチの論理図を示す。 第９図は、EPROMワード線デコーダの回路図
を示す。 第１０図Ａ及び第１０図Ｂは、共に、コラムデ
コード回路の一部を具え、EPROM配列の一部の
回路図を示す。 第１１図は、EPROM配列に関連したセンス増
幅器の代表的な１つの回路図を示す。 第１２図は、センス増幅器可能回路の論理図を
示す。 第１３図は、／VPP回路の一部の結合
論理回路図を示す。 第１４図は、アドレスストローブ信号（AS）
を発生するストローブ制御１のバツフア回路の論
理図を示す。 第１５図は、ポート３のＩ／Ｏバツフアの代表
的な１つの論理図を示す。 第１６図は、ポート３の制御論理において使用
される一定の制御信号を発生する論理図を示す。 第１７図は、ポート３及びポート４の制御論理
において使用される制御信号を発生する論理図を
示す。 第１８図及び第１９図は、ポート３の制御論理
を説明するための論理図を示す。 第２０図は、ポート４のＩ／Ｏバツフアの代表
的な１つを説明する論理図を示す。 第２１図は、ポート４の制御論理の一部を説明
する論理図を示す。 第２２図は、直列通信インタフエースの結合論
理及び回路図を示す。 第２３図は、本発明を具体化する単一チツプマ
イクロコンピユータのアドレス空間の記憶割当て
図を示す。 第２４図は、クロツク発生回路を説明する論理
図を示す。 第２５図Ａは、プツシユプルインバータの論理
記号を示し、第２５図Ｂは、その対応回路図を示
す。
れる。然し、本発明の他の特徴は、添付図面に関
する次の詳細な説明を参照することによつてより
明確になり、最もよく理解されるであろう。 第１図は、EPROMをプログラムし検証する
（verifying）システムの一部としてEPROMを具
えるシングルチツプのマイクロコンピユータのブ
ロツク図を示す。 第２図は、本発明を具体化するシングルチツプ
マイクロコンピユータのブロツク図を示す。 第３図は、本発明を具体化するシングルチツプ
マイクロコンピユータのピンアウト配置を図示し
たものである。 第４図は、CPU及びEPROMを具え、本発明
を具体化するマイクロコンピユータの内部構造の
一部のブロツク図を示す。 第５図は、EPROM制御レジスタの一部の論理
図を示す。 第６図は、EPROM配列（array）に関連して
アドレス及びデータのラツチを可能にする回路の
論理図を示す。 第７図は、EPROM配列に関連したデータラツ
チの論理図を示す。 第８図は、EPROM配列に関連したアドレスバ
ツフア／ラツチの論理図を示す。 第９図は、EPROMワード線デコーダの回路図
を示す。 第１０図Ａ及び第１０図Ｂは、共に、コラムデ
コード回路の一部を具え、EPROM配列の一部の
回路図を示す。 第１１図は、EPROM配列に関連したセンス増
幅器の代表的な１つの回路図を示す。 第１２図は、センス増幅器可能回路の論理図を
示す。 第１３図は、／VPP回路の一部の結合
論理回路図を示す。 第１４図は、アドレスストローブ信号（AS）
を発生するストローブ制御１のバツフア回路の論
理図を示す。 第１５図は、ポート３のＩ／Ｏバツフアの代表
的な１つの論理図を示す。 第１６図は、ポート３の制御論理において使用
される一定の制御信号を発生する論理図を示す。 第１７図は、ポート３及びポート４の制御論理
において使用される制御信号を発生する論理図を
示す。 第１８図及び第１９図は、ポート３の制御論理
を説明するための論理図を示す。 第２０図は、ポート４のＩ／Ｏバツフアの代表
的な１つを説明する論理図を示す。 第２１図は、ポート４の制御論理の一部を説明
する論理図を示す。 第２２図は、直列通信インタフエースの結合論
理及び回路図を示す。 第２３図は、本発明を具体化する単一チツプマ
イクロコンピユータのアドレス空間の記憶割当て
図を示す。 第２４図は、クロツク発生回路を説明する論理
図を示す。 第２５図Ａは、プツシユプルインバータの論理
記号を示し、第２５図Ｂは、その対応回路図を示
す。
内容の目次
一般的説明
EPROMプログラミング及び検査システム
マイクロコンピユータアーキテクチヤー
詳細な説明
EPROMプログラミング回路
EPROM制御レジスタ
EPROMアドレス及びデータラツチ
EPROMワード線デコーデイング回路
EPROMコラムデコーデイング回路
種々の回路
EPROMプログラミングモニタ
好ましい実施例の動作
一般的説明
本発明は、シングルチツプマイクロコンピユー
タにおいてEPROMの内容をプログラムし検査す
る（verify）方法及び装置の両方から構成され
る。本発明の好ましい実施例において、EPROM
を具えたマイクロコンピユータは、第１図を参照
して説明されるプログラム生成システムの一部を
形成する。 EPROMプログラミング及び検査システム 第１図を参照するに、EPROM３を具えたマイ
クロコンピユータ３０が中央構造部を形成する典
型的なプログラム発生システムが示されている。
直列通信インタフエース３２は、Ｉ／Ｏ線３６，
３７を経由してマイクロコンピユータに結合さ
れ、直列通信インタフエースは、マイクロコンピ
ユータ３０と使用者の端末３３との間で本質的な
通信インタフエースを与える。端末３３は、バス
３５により示される複数のデータ制御線により直
列通信インタフエース３２に結合される。マイク
ロコンピユータ３０及びその関連した周辺装置の
動作は、端末３３を使用してコンピユータプログ
ラムを生成させ、かようなプログラムをEPROM
３にロードし、プログラムが正しくロードされた
かを検査するような方法で制御される。 リセツトモード選択回路３４は、バス３８とし
て一般的に示される幾つかの制御線を介してマイ
クロコンピユータ３０に接続される。リセツトモ
ード選択回路３４は、線４９を介して高電圧源
VPPに結合され、高電圧源はEPROMをプログラ
ムするための制御される方法に使用される。更に
詳しく後述されるように、リセツトモード選択回
路３４は、EPROM３及びその関連制御回路に
VPPを供給することは勿論のことマイクロコンピ
ユータ３０の動作モードを選択するのに使用され
る。幾つかのモードが鈴いて説明されるが、モー
ド０のみはEPROMプログラムモードであり、本
発明の説明文脈において重要である。 外部ROM４０は、データ線Ｄ０〜Ｄ７を具え
るデータバス４２は、アドレス線Ａ０〜Ａ１５を
具えるアドレスバス４６、読取り／書き込み
（Ｒ／Ｗ）線３９によつてマイクロコンピユータ
に接続される。外部ROM４０は、EPROM３の
内容をプログラムし検査するよう特に設計された
コンピユータプログラムであるプログラミングモ
ニタを記憶するのに使用される。更に詳しく後述
されるように、マイクロコンピユータ３０の中央
処理装置（CPU）は、外部ROM４０に記憶され
るプログラミングモニタにより制御され、
EPROM３の内容をロードし検査する。 外部RAM４１は、また、データバス４２、ア
ドレスバス４６、Ｒ／Ｗ線３９によりマイクロコ
ンピユータ３０に接続される。外部RAM４１
は、第１図に示されるシステムにおいてプログラ
ム生成の目的に使用されるが、しかし、第１図に
示されるシステムにおいてその存在及びその動作
は本発明にとつて必須のものではなく、詳細に説
明されない。 また、それが動作の拡張した多重モード（モー
ド６）にて動作される場合、マイクロコンピユー
タ３０から受信される低位アドレスビツトＡ０〜
Ａ７をラツチするラツチ回路４７が第１図に示さ
れている。かようなモードにおいて、マイクロコ
ンピユータ３０のポート３は、そこからデータＤ
０〜Ｄ７と低位アドレスＡ０〜Ａ７の両者が多重
化されるのであるが、高位アドレスＡ８〜Ａ１５
と縦続接続されるようにするため低位アドレスＡ
０〜Ａ７を一時的にラツチするラツチ回路４７に
接続しなければならない。ラツチ回路４７は、線
４３によりマイクロコンピユータ３０から受信さ
れるアドレスストローブ（AS）に応答して低位
アドレスＡ０〜Ａ７をラツチする。低位アドレス
ビツトは、バス４４によるラツチ４７からの出力
であり、それらは、バス４５によるマイクロコン
ピユータ３０からの高位アドレスビツトと合体さ
れ、アドレスバス４６を形成する。 並列共振結晶発振器３１がマイクロコンピユー
タ３０に接続して示されている。代りに、マイク
ロコンピユータ３０は、外部クロツク源により駆
動されてもよい。 本発明の好ましい実施例において、マイクロコ
ンピユータ３０は、モトローラ社から近々商業的
に発売されるMC68701から成る。直列通信イン
タフエース３２及びリセツトモード選択回路３４
は第２２図に示される通りである。直列通信イン
タフエース３２は、第２２図において、論理ゲー
ト８０，８１，８２及び８３、２個の抵抗２７Ｋ
より成り、PS232Cは、国際的に認められた標準
委員会により設定された周知の直列通信インタフ
エースである（EIA規格）。端末３３は、通常利
用可能なRS232Cインタフエースを利用する幾つ
かの商業的に利用可能な端末の何れかになるであ
ろう。 第２２図を参照するに、送信データ線（TXD）
７０は、モトローラ社から商業的に利用可能な
MC1488を具える論理ゲート８０を介してマイク
ロコンピユータ３０のポート２のピン２４に接続
される。受信データ線（RXD）は、モトローラ
社のMC1489を具える論理ゲート８３を介して接
続線７１によりマイクロコンピユータ３０のポー
ト２のピン３に接続される。論理ゲート８３は、
論理ゲート８１，８２を具える論理回路部分を構
成し、DSR（データセツトレデイー）、CTS
（Clear to Send）、DCD（データキヤリアデテク
ト）、DTR（データ端末レデイー）を含む端末制
御信号を処理するようにする。論理ゲート８１
は、論理ゲート８０と同一型のものであり、論理
ゲート８２は、論理ゲート８３と同一型のもので
ある。 第２２図の下方部分に示されているリセツトモ
ード選択回路を参照するに、線７２〜７４は、
夫々ポート２のピン０〜２に接続され、線７５
は、マイクロコンピユータ３０の／VPP
ピンに接続される。マイクロコンピユータ３０を
リセツトするために、スイツチＳ１が押され、ピ
ンＰ２０〜Ｐ２２に低信号レベルを与え、マイク
ロコンピユータ３０をモード０即ちリセツトモー
ドに復帰させる。EPROMローデイング動作中、
スイツチＳ２を押すことによつて／VPP
ピンに高電圧源の25ボルトが与えられる。 第１図に示される好ましい実施例においてクリ
スタル３１の周波数は、直列通信インターフエー
ス３２に対する標準ボー速度を与えるように
4.9152MHz又は2.5476MHzになされる。 第１図に示されるラツチ回路４７は、テキサス
インストルメント社からの部品番号SN74LS373
として利用できる透明なオクタルＤ型ラツチとな
るであろう。外部ROM４０及び外部RAM４１
は、幾つかの商業的に利用できる装置の何れかに
なろう。好ましい実施例において、外部ROM４
０は、モトローラ社からプログラムされたROM
（PROM）形式にて近々入手可能となり、添付書
類としてここに付加されているコンピユータプ
ログラム（プログラミングモニタとして後述）を
殆んど含むであろう。 マイクロコンピユータアーキテクチヤ 第２図を参照するに、本発明を具体化した単一
チツプマイクロコンピユータのブロツク図が示さ
れている。 第２図に示されるマイクロコンピユータは、中
央処理装置（CPU）１、ランダムアスセス記憶
装置（RAM）２、消去可能、プログラム可能固
定記憶装置（EPROM）３、タイマ回路４及び主
要な機能ブロツクとしての直列Ｉ／Ｏ部５を具え
る。第２図に図示のマイクロコンピユータは、ま
たマルチプレクサ（MUX）６、内部アドレスバ
ス７、内部データバス８、４個のＩ／Ｏポート１
１〜１４を具える。CPU１は、クリスタル接続
線CC１及びCC２を介して外部クリスタルに接続
され、それは、外部クロツク信号を他のシステム
の構成部品に供給する。CPUは、また、線２３
により信号又はVPP電位に応答し、線２
４により割込み要求信号（1）に応答し、線
２５によりノンマスカブル割込み信号（）
に応答し、線２６により電源信号（Vcc）に応答
し、線２７により接地信号（Vss）に応答する。
RAM２は、線２８によりVccスタンバイ電源を
受信し、電源電圧不足の場合にRAMにデータを
保持する。 ポート１，３及び４は８ビツトポートであり、
ポート２は５ビツトポートである。ポート１に入
力する８本の線P10〜P17は、並列Ｉ／Ｏ動作に
だけ専用される。ポート２〜４の入力線は、第２
図に図示されたマイクロコンピュータを動作させ
る幾つかの可能なモードのうちの１つに依存して
異なる方法で構成される。ポート２は５本の線Ｐ
２０〜Ｐ２４を有する。ポート３は、８本の線Ｐ
３０〜Ｐ３７と２本のストロープ制御線SC１，
SC２を有する。ポート３に入力する制御線SC
１，SC２は、入力及び出力ストローブを供給し、
特にSC1は、第１図のラツチ回路４７へのアドレ
ス・ストローブを与える。ポート４は、８本の線
Ｐ４０〜Ｐ４７を有する。 シングルチツプモート（モード７）において、
ポート２〜４のすべてのＩ／Ｏ線は、各ポートに
関連したデータ方向レジスタに従つて入力又は出
力の何れかを与えるようにプログラム可能であ
る。拡張した非多重化モード（モード５）におい
て、ポート３の線Ｐ３０〜Ｐ７０は、外部データ
バス（Ｄ０〜Ｄ７）として機能し、ポート４の線
Ｐ４０〜Ｐ４７は、低位アドレス線（Ａ０〜Ａ
７）として作用する。若し、８本のアドレス線の
うちの何れかがこのモードにおいて必要がなけれ
ば、残余の線はＩ／Ｏとして構成される。拡張し
た多重化モード（モード６）において、ポート３
の線Ｐ３００〜Ｐ３７は、外部データバス（Ｄ０
〜Ｄ７）及び低位アドレスバス（Ａ０〜Ａ７）と
して作用する。このモードにおいて、ポート４の
線Ｐ４０〜Ｐ４７は、高位アドレス線（Ａ８〜Ａ
１５）として作用する。若し８本の高位アドレス
線のうち何れかが、このモードにおいて必要がな
ければ、残余の線はＩ／Ｏとして構成される。 前述したモードの３個のすべてにおいて、ポー
ト２の線Ｐ２０〜Ｐ２４は、このポートに関連し
たデータ方向レジスタにより入力又は出力の何れ
かとして構成可能である。ポート２は、また、マ
イクロコンピユータの直列Ｉ／Ｏ通信性能及びプ
ログラム可能なタイマ性能に対してアクセスを与
える。ポート２のピンＰ２０〜Ｐ２２は、リセツ
トの間マイクロコンピュータの操作モードを選択
するのに使用される。が高（high）に移
行すると、ピンＰ２０〜Ｐ２２は、モード制御信
号PC０〜PC２をラツチする。ピンＰ２０とＰ２
１に対するモード制御レジスタ回路は、前記に参
考にあげた米国特許第4346452号明細書の第８図
のピンＰ２２に対して示したものと同一である。 第３図は、第１図及び第２図のマイクロコンピ
ュータのピンアウト配置の概略表示１５を与え
る。 詳細な説明 第１図及び第２図に図示されたシングルチツプ
マイクロコンピユータ３０は、EPROM３の内容
のプログラミング及び検査を制御する特定の回路
を具える。かような回路は、外部ROM４０に内
在するプログラムモニタの制御のもとでマイクロ
コンピユータ３０のCPU１がプログラム機能及
び検査機能を実行することを可能にする。本発明
を充分に説明するのに必要とするマイクロコンピ
ユータ３０の他の回路は勿論のこと特定の
EPROMに関連した詳細な説明は、次になされる
であろう。 EPROMプログラミング回路 第４図を参照するに、CPU１及びEPROM３
を含むマイクロコンピユータ３０の内部構造の一
部のブロツク図が示されている。本発明のCPU
１と殆んど同一のCPUの詳細な説明に対する前
述の米国特許第4266270号明細書が参照されなけ
ればならない。本発明のCPU１は、本発明の
RESETピンがEPROM３に対して線２３，５５
よりプラミング電位VPPを与えるように作用する
と云う点で実質的に第４図に図示されている前記
参考の発明のCPUと異なる。本発明のCPU１は、
また、CPUの内部データバスPDB0〜PDB7から
ロード可能なEPROM制御レジスタ５３を含む。
EPROM制御レジスタ５３の詳細は、同一名称の
副表題で後述される。これらの３個の機能の第１
は、マイクロコンピユータ３０をリセツトするこ
とであり、RESET／VPPピンによる電位は、発
生すべきリセツトに対して0.8V以下にしなけれ
ばならない。第２機能は、正常なプログラム実行
に対するものであり、ここでEPROM３は読取り
専用であり、RESET／VPPピンによる電位は、
論理１レベル（８ｍＡで5V）にしなければなら
ない。RESET／VPPピンの第３機能は、
EPROM３に対してプログラミング電位VPPを供
給することである。プログラミング電位は、最大
30ｍＡの電流にて25Vとなる。 EPROM３の正常な（読取り）動作中、アドレ
スバツフア／ラツチ６１及びデータラツチ６２
は、使用可能ではなくなり、従つてアドレス情報
は、アドレスバス５６、アドレスバツフア／ラツ
チ６１及びアドレスバス６３を介してEPROM３
に直接流れ、データ情報は、内部周辺データバス
（PDB）６０、データラツチ６２及びデータバス
６４を介してEPROM３に直接流れる。 EPROM制御レジスタ５３は、少なくとも２個
の制御ビツト（プログラム可能）及び
（プログラムラツチ可能）に対して一時記憶を与
える。EPROM３の正常な（読取り）動作に対し
て、及びの両者は論理１となる。
EPROM３のプログラミグ中は、夫々アドレ
スバツフア／ラツチ６１及びデータラツチ６２に
おいてアドレス及びデータ情報をラツチするため
に０にセツトされる。プログラミング電位VPPを
EPROM３に適用することが特に希望される場合
に、プログラミング動作のその一部分中、
は、約50ｍsecの持続時間の間一時的に０にセツ
トされる。EPROM３の読取り動作中、線５８に
より伝送されるＲ／Ｗ信号は、論理１となり、書
き込み動作中、Ｒ／Ｗ信号は論理０となる。読取
り動作中、センス増幅器６７は、指定されたアド
レスに対応するワードの個々のビツトを示す
EPROM３からの出力信号を増幅し、PDB６０
により対応ビツトをCPU１に転送する。 EPROM制御レジスタ 第４図に示されるEPROM制御レジスタ５３
は、第５図の回路図を参照すれば、PLEレジス
タセル（これは、ノアゲート９４及びインバータ
９２より成る）、PGEレジスタセル（ノアゲート
９３及びインバータ９７より成る）、及び関連制
御／アドレス指定論理を見える。 第５図、及び制御ビツトを記憶する
EPROM制御レジスタ５３のその一部の論理図で
ある。制御ビツトは、ノアゲート９４及び
インバータ９２を具える個々のレジスタセ
ル中にPDB０によつてCPU１にロードされる。
PGEビツトは、ノアゲート９３及びインバータ
９７を具えるEPROM制御レジスタ５３の対応レ
ジスタセル中にPBB１によつてCPU１にロード
される。レジスタセルの出力は、プツシユ
プルインバータ１１５，１１６を介して伝送さ
れ、その回路図は第２５図Ｂに図示される。 EPROM制御レジスタ５３への書き込み動作
は、信号WMSRが高（high）に移行する場合可
能となる。これは、が低（low）でφ2が高
（high）の場合に発生し、ノアゲート９９の出力
は高（high）となる。マイクロコンピユータアド
レス間隔におけるEPROM制御レジスタ５３のア
ドレスを示す＄14（16進法を使用）が、低（low）
状態にある内部レジスタ選択信号（）と共に
ノアゲート９９への入力として印加される場合、
ノアゲート９９は高（high）に移行する。
EPROM制御レジスタは、夫々Ａ０〜Ａ４を経て
受信される10進法20又は２進法10100である16進
法14（＄14）を示すアドレスを有する。第５図に
おいて信号的に４，３，２，Ａ１，Ａ０で
示した＄14のアドレスの反転は、ノアゲート９９
の出力が高（high）に移行するのを許容する。 EPROM制御レジスタ５３の読み取り動作は、
Ｒ／Ｗ信号が高（high）にならなければならない
ことを除いて同一条件のもとで可能となる。
PGE又はの何れかが低（low）状態になる場
合には、プログラム制御ビツトPC０〜PC２の
各々は、モード０を示す低（low）状態即ちプロ
グラミングモードとなる。更に、パワーオンリセ
ツト（POR）信号はその低（low）状態にならな
ければならない。 EPROMアドレス及びデータラツチ 第６図は、EPROMアレイに関連したアドレス
バツフア／ラツチ６１及びデータラツチ６２を可
能とする回路の論理図を示す。φ2′が高となり、
Ｒ／Ｗが低となり、ノアゲート７７のROMSの
出力が高である場合、ノアゲート７６のラツチ可
能出力（LENB）は高となる。信号ROMSは、
Ｒ／Ｗが低となり、EPROMアドレスを示すアド
レスがマイクロコンピユータの内部アドレスバス
５６（第４図）に現われる場合、高となる。
EPROM記憶場所は、第２３図に示されるように
＄800〜＄FFFFであり、Ａ１１〜Ａ１５がすべ
て高（high）である場合にこのアドレス範囲が示
される。この状態の反転は、ノアゲート７７が可
能となることを許容し、かようなインバース（反
転）状態は、第６図において記号的に１５，
１４，１３，１２，１１にて示される。 第７図は、EPROMアレイに関連した８個のデ
ータラツチの代表的な１つの論理図を示す。
PDB線１１０の代表的な１つは、信号LENBに
よつて可能とされる転送ゲート１１１によつてデ
ータラツチに結合される。データラツチそのもの
は、インバータ７８，７９を具え、インバータ７
９の出力は、インバータ７８の入力に帰還され
る。データラツチ６２（第４図）は、また、イン
バータ８９、エンハンスメントモードゲート１１
１及び１１２、デプレシヨンモードゲート８７を
具える。デプレシヨンモードゲート８７のドレイ
ンは、VPPに結合される。線８８は、プログラミ
ングモード中高（high）電圧線となる。線８８に
より発生されるコラム可能信号COLENBiは、第
１０図Ａのゲート１２０に印加され、VPPが後述
される目的のためにゲート１２０、線１２１を介
して導通される。 第８図は、EPROMアレイに関連した11個のア
ドレスバツフア／ラツチの代表的な１つの論理図
を示す。線１３０は、１個のアドレス線を示し、
信号LENBにより可能とされる転送ゲート１３１
又は、信号により可能とされる転送ゲート
１３２の何れかを介してアドレスバツフア／ラツ
チに結合される。は、EPROM読み取り動作
中通常は高（high）であり、プログラミング動作
中は低（low）となる。従つて、アドレス信号
は、LENBがプログラミング動作中高（high）と
なる場合のみアドレスバツフア／ラツチに転送さ
れる。 データバツフアは、帰還配置に結合されるイン
バータ１３３，１３４を具える。データバツフ
ア／ラツチは、また、より高速動作用のプツシユ
プル配置に接続されるインバータ１３５〜１３７
及び信号により可能とされるデプレツシヨ
ンモードデバイスのゲート１３８，１３９を具え
る。ソースが線１４４に接続され、ドレインがも
う１つのデプレツシヨンモードデバイス（素子）
のゲート１４０のソースに接続されるプルアツプ
デプレツシヨンモードデバイス１４１がゲート１
３８のソースに接続される。デバイス１４０のゲ
ートとドレインは、VPPに接続される。デプレツ
シヨンモードデバイス１４２及び１４３は、前記
デバイス１４０及び１４１と同様な配置に接続さ
れ、デバイス１４３のゲート及びソースは、線１
４５に接続される。線１４４は、ラツチされる特
定のアドレスビツトAiの真の状態を転送し、線
１４５は、ラツチされたアドレスビツトの補数
Aiを転送する。線１４４及び１４５は、プログ
ラミングモード中両者とも高（high）電圧線であ
る。 EPROMワード線デコーデイング回路 第９図は、EPROMワード線デコーダの代表的
な１つの回路図を示し、そこには、その各々が真
数出力と反転出力とを発生する好ましい実施例が
64存在する。第９図に示されるワード線デコーダ
は、夫々アドレスビツトＡ４と４に応答するゲ
ート１５３と１５０を具える。デプレツシヨンモ
ードデバイス１５１は、そのドレインをVDDに接
続させ、そのモードとソースを線１５２に接続さ
せると同時に装置１５０のドレインに接続させ
る。デプレツシヨンモードデバイス１５４は、そ
のドレインをVDDに接続させ、そのゲートとソー
スを前記デバイス１５３のドレイン及び線１６５
に接続させる。デバイス１５５〜１６０のゲート
は、夫々アドレスビツトＡ５〜Ａ１０の特定の組
合せに接続される。６個のアドレスビツトＡ５〜
Ａ１０の可能な26の組合せは、64の異なるワード
線デコーダを与える。第９図に示されるワード線
デコーダは、また、デプレツシヨンモードデバイ
ス１６１を具え、そのドレインは線１６５に接続
され、そのソースは線１６８に接続され、そのゲ
ートは信号により制御される。もう１つの
デプレツシヨンモードデバイス１６２は、そのド
レインを線１５２に接続させ、そのソースを線１
６９に接続させ、そのゲートを信号により
制御させる。ワード線ｎを示す線１６８は、デプ
レツシヨンモードデバイス１６４のゲートとソー
スに接続され、そのドレインは、デプレツシヨン
モードデバイス１６３のソースに接続され、その
ドレインは、デプレツシヨンモードデバイス１６
３のソースに接続される。デプレツシヨンモード
デバイス１６３のゲートとドレインは、VPPに接
続される。ワード線ｎ＋１を示すワード線１６９
は、デプレツシヨンモードデバイス１６７のゲー
ト及びソースに接続され、そのドレインは、デプ
レツシヨンモードデバイス１６６のソースに接続
される。デプレツシヨンモードデバイス１６６の
ゲートとドレインはVPPに接続される。線１６８
と１６９は、両者ともプログラミングモード中高
（high）電圧線となる。 EPROMコラムデコーデイング回路 第１０図Ａ、第１０図Ｂは、共にEPROMデコ
ーデイング回路の一部の回路図を示す。第１０図
Ａにおいて、線２００〜２１５は、８個の
EPROMワードコラムの１つに関連した16ビツト
センス線を示す。ビツトセンス線２００〜２０７
は、コラム可能信号（COLENBi）とアドレスビ
ツトA0とが両者とも高（high）である場合、可
能となり、ビツトセンス線２０８〜２１５は、
COLENBiが高（high）でアドレスビツト０が
高（high）である場合、可能となる。断線外形に
て示される８個のコラムデコーデイング回路１９
０のうちの特定の１つが図示され、残りのコラム
デコーデイング回路１９１〜１９７は、デコーデ
イング回路１９０と殆んど同一である。各コラム
デコーデイング回路は、選択されると、各ワード
コラムの１対のビツトセンス線を可能とする出力
を発生する。例えば、回路１９０は、アドレスビ
ツトの適当な組合せに対して出力を発生し、その
出力は、トランジスタ２３０と２３１を導通させ
る。線１８８により発生される出力信号は、ま
た、他の７個のワードコラム（図示せず）におい
て同様に配置されたトランジスタ対を導通させる
ことは理解されよう。 コラムデコーデイング回路１９０は、トランジ
スタ１８１〜１８３を具え、そのドレインは線１
８４に接続され、そのソースは接地される。トラ
ンジスタ１８１〜１８３のゲートは、アドレスビ
ツトＡ１〜Ａ３又はその補数の特定の組合せに接
続される。例えば、回路１９０のトランジスタ１
８１〜１８３は、夫々それらのゲートをＡ１，Ａ
２及びＡ３に結合させる。回路１９１における対
応するトランジスタは、それぞれ、それらのゲー
トをＡ１，Ａ２及び３に接続させ、他も同様で
あり、回路１９７における対応するトランジスタ
は、それらのゲートを夫々１，２及び３に
接続させる。 回路１９０は、更に、デプレツシヨンモードト
ランジスタ１８０を具え、そのドレインは、VDD
に接続され、そのゲートとソースは、線１８４に
接続される。デプレツシヨンモードトランジスタ
１８５は、そのドレインを線１８４に接続させ、
そのゲートを信号に接続させ、そのソース
を線１８８に接続させる。線１８８は、デプレツ
シヨンモードトランジスタ１８７のゲート及びソ
ースに接続され、そのドレインは、デプレツシヨ
ンモードトランジスタ１８６のソースに接続され
る。デプレツシヨンモードトランジスタ１８６
は、そのゲート及びドレインをVPPに接続させ
る。 第１０図Ａに示されるワードコラムの出力
COLSENSiは、線１２１上に発生される。線１
２１，１８８及び２００〜２１５は、すべてプロ
グラミングモード中（及び適当に選択される場
合）高（high）電圧線となる。 第１０図Ｂは、厳密な意味でのEPROM配列に
おける２個の代表的な記憶セル２２０，２２１を
図示するものである。EPROM配列においてプロ
グラム可能なトランジスタは、ノード毎に（即ち
ビツトセンス線とワード線との交点ごとに）配置
される。第１０図Ｂにおけるトランジスタ２２
０，２１１のようなプログラム可能なトランジス
タは、点線にて示すフローテイングゲートを有す
る。EPROMは、紫外線にさらすことにより消去
される場合、フローテイングゲートの充電レベル
は下げられ、それによつてトランジスタの閾値電
圧を約2.0〜2.5Vに低下させる。EPROMのプロ
グラミング動作中、電荷は、記憶された２進数１
を示す各トランジスタのフローテイングゲートに
注入され、それにより閾値電圧を約7V又はそれ
以上に増大する。記憶された２進数０を示すそれ
らのトランジスタに対して、電荷は、フローテイ
ングゲートに注入されない。 種々の回路 第１１図は、ワードコラムに関連した代表的な
センス増幅器（Amp）の回路図を示す。ワード
コラムごとに１個づつ、８個のセンス増幅器があ
る。第１１図のセンス増幅器は、そこへの入力と
して線１２１上にCOLENSi信号を受けとり、セ
ンス増幅器が信号ROMRにより可能とされるも
のと仮定すれば、線２４０上に出力信号PDBiを
発生する。第１２図を参照するに、信号ROMR
は、信号RR、Ｒ／Ｗ及びφ2がすべて高（high）
である時に発生される。信号RRは、Ｒ／Ｗが高
（high）である時に発生される。マイクロコンピ
ユータアドレスバス上の特定のアドレスは、
EPROMアドレス間隔（space）（即ち＄F800〜
＄FFFF）内のアドレスを示す。 第１３図乃至第２１図は、当業技術者が本発明
を理解し、実施可能にするようにマイクロコンピ
ユータリセツト、ストローブ制御、ポート３の回
路、及びポート４の回路の部分を説明する種々の
論理図を示す。これらの図面は、あまり本発明の
核心に関係していないから、それらは一般的な用
語のみで説明されよう。 第１３図は、リセツト回路の一部分の組合せ論
理回路図を示す。／VPP５１は、線２３
上に又はプログラミング電位VPPの何れ
かを供給する。プログラミング電位VPPは、線５
５を通してVPPを必要とする第７図〜第１０図に
図示の適当な回路部分に転送される。第１３図に
示される回路は、また、POR（パワーオンリセツ
ト）、VRBIAS、MODL信号を発生する。
VRBIAS及びMODL信号は、それらは第１３図
に示され、なかんずく前記参考米国特許第
4346452号明細書の第８図Ｇ及び第８Ｈに示され
るポート２の回路に転送される。 第１４図は、アドレスストローブ（AS）信号
を発生するストローブ制御１バツフア回路の論理
図を示す。AS信号は、ポート３が多重アドレ
ス／データモードにて動作する時に、ラツチ４７
（第１図）により有効アドレス（valid address）
のラツチングを可能にする。第１４図の外部メモ
リ／レジスタ選択信号（）は、メモリ場所
＄0100〜＄0IFFに対するアドレスデコード信号
を示す。 第１４図において、信号Ｃ及びは、第２４図
に図示のクロツク回路を使用する水晶発振器３１
により与えられる２相、非重複クロツクを示す。
第２４図のクロツク回路によつて発生されるEC
信号は、論理的にはＥ信号と真の等価量を示す
が、信号Ｅが高（high）である時、AS信号を低
（low）にするように使用される。クロツク発生
器は、またTTLゲートに駆動可能である。TTL
信号のデユテイサイクルは、50±10％であり、そ
の周波数は、所望のＥ周波数の４倍でなければな
らない。第１４図において、NMXM及びＭ４７
信号は、夫々、第１６図、第１８図の回路により
与えられる。 第１５図は、ポート３のＩ／Ｏバツフアの代表
的な１つの論理図を示す。ポート３は、初期接続
手順（handshake）によるＩ／Ｏポートとして、
データポートとして、又は多重アドレスデータポ
ートとして、マイクロコンピユータモードに依存
して作用する多重機能の８ビツトポートである。
ポート３は、第１５図に示されるＩ／Ｏバツフア
回路、第１８図、第１９図に示される制御論理を
具える２個の主機能ブロツクから成る。第１５図
において、ノアゲート２５０〜２５２は、データ
方向レジスタ（direction register）を形成する。
帰還配列に接続されるインバータ２５３及び２５
４は、出力データレジスタを構成する。インバー
タ２５５及び２５６は、また帰還配列に結合され
入力データレジスタを構成する。 ポート３の制御論理によつて発生される制御信
号は、次に説明される。信号Ｍ４７は、モード４
及び７用のモード選択信号である。信号WP３
（ポート３への書込み）は、高（high）に移行し
て出力データレジスタ又はデータ方向レジスタの
何れかへのMPU書込みを示す信号である。信号
WI03は、半サイクル遅延後、高（high）に移行
し出力データレジスタへのMPU書込みを示す信
号である。信号DDR３は、半サイクル遅延後、
高（high）に移行しデータ方向レジスタへの
MPU書込みを示す信号である。信号DIBPは、
MPUの読出し動作中、MPUが内部メモリ又は内
部レジスタをアドレスした時は必ず（即ちアドレ
ス＄0000〜＄001Fは、アドレス＄0006において
ポート３のデータレジスタを含む）、周辺データ
バス（PDB）６０をMPUの内部データバスに結
合させる信号である。信号DIB３は、MPU読出
し動作中、DIBPが動作していない場合は必ず、
ポート３の入力データレジスタからMPUの内部
データバスまでデータを結合させる信号である。
信号Ｐ３Ｒは、ポート３の入力ラツチ信号であ
り、それは、アドレス＄000Fにおいてポート３
の制御／状態レジスタのラツチ可能ビツト（SR
３）により可能とされる。若し、このビツトがク
リヤされると、Ｐ３Ｒは高（high）に留まるであ
ろう。若し、このビツトがセツトされると、Ｐ３
Ｒは、入力ストローブピン3（第１８図参照）
に対する入力の負遷移上で低に降下し、入力デー
タをポート３にラツチする。モード４及び７にお
いては単一チツプモードとして周知であり、ポー
ト３に入力される有効データがラツチされること
を示すように、ピンSC１は入力ストローブピン
IS3（第１８図参照）となる。 信号DBRW３は、出力ドライバに対する３状
態入力を制御する信号である。信号LADDは、
低バイトアドレス（Ａ０〜Ａ７）をポート３の出
力ドライバにロードさせるのに使用される制御信
号である。信号DWRは、内部周辺データバス
（PDB）６０をポート３の出力ドライバに結合さ
せる信号である。 ポート３がモード０にて動作されると、第１９
図のDBRW３及びDIBP論理において２サイクル
遅延がPOR信号に加算される。信号PORが高
（high）に移行した後、最初の２つが循環し、
MPUが再スタート（restart）ベクトル（アドレ
ス＄FFFF及び＄FFFF）を取出すと、信号
DBRW３は、Ｅの間ポート３を入力とするよう
にさせる。 第１８図において、7信号は3のフラグビ
ツトである。それは、入力ストローブ3の立下
り端によつてセツトされるポート３の制御／状態
レジスタに記憶される読取り専用状態（status）
ビツトである。それは、ポート３の読出し又は書
込みに続いてポート３の状態／制御レジスタの読
取りによりクリヤされる。それは、またPOR信
号によりクリヤされる。 第１９図において、ROMS信号は、EPROM
選択信号であり、RAMS信号はRAM選択信号で
ある。これらの信号は、マイクロコンピユータの
アドレス間隔内でEPROM及びRAMの記憶場所
に対応する適当なアドレスデコーデイング回路に
よつて発生される。 第１６図は、第２０図に図示されるポート４の
Ｉ／Ｏバツフア回路において使用されるMXM及
びMOD５制御信号を発生する論理図を示す。第
１６図において信号PC０〜PC２は、モード制御
信号を示す。 第１７図は、ポート３及びポート４の両者にお
いて制御信号として使用される内部レジスタ選択
（IRS）信号を発生する論理図である。IRS信号
は、アドレス間隔＄0000〜＄001F内の内部レジ
スタが読出し又は書込み動作中に選択されると低
（low）となる。 第２０図は、ポート４のＩ／Ｏバツフア回路の
代表的な１つを図示した論理図を示す。第２１図
は、ポート４の制御論理の一部を図示した論理図
を示す。 ポート４は、選択された動作モードに依存して
Ｉ／Ｏ及びアドレス出力の両機能を実行する８ビ
ツトポートである。モード０であるEPROMプロ
グラミングモードにおいて、ポート４は、高バイ
トアドレスＡ８〜Ａ１５を出力する。ポート４
は、第２０図に示されるＩ／Ｏバツフア回路及び
第２１図に示される制御論理回路を含む２つの主
機能ブロツクから成る。第２０図のＩ／Ｏバツフ
ア回路は、帰還配列に結合されたインバータ２６
３及び２６４から成る出力データレジスタとノア
ゲート２６０〜２６２から成るデータ方向レジス
タを具える。ポート４の制御論理は、読出し信号
RIO４と３個の書込み信号WP４，DDR４及び
WIO４を発生する。信号WP４は、Ｅの間、
MPUがポート４の出力データレジスタ又はデー
タ方向レジスタの何れかに書込む時は必ず高
（high）に移行する。信号DDR４は、MPUがポ
ート４のデータ方向レジスタに書込みした後、半
サイクル高（high）に移行する。信号WIO４は、
MPUが、ポート４の出力データレジスタに書込
みした後、半サイクル高（high）に移行する。 モード０において、ポート４のデータ方向レジ
スタにおけるすべてのビツトはセツトされ、ポー
ト４は、高位アドレスビツトＡ８〜Ａ１５を出力
するように構成される。すべての制御信号RIO
４，WP４，WIO４及びDDR４が禁止され、高
バイトアドレスは、出力データレジスタを経由し
て自動的に出力バツフアに接続される。 EPROMプログラミングモニタ 添付書類Ｉとしてここに添付されたプログラミ
ングモニタは、EPROM３をプログラムするよう
にマイクロコンピユータ３０のCPU１を制御す
るのに使用されるコンピユータプログラムであ
る。好ましい実施例において、プログラミングモ
ニタは、第２３図に示されているようにマイクロ
コンピユータのアドレス間隔＄B800〜＄BFFF
内の外部ROM４０に内在している。プログラミ
ングモニタは、それ自体では本発明の一部を構成
しない。然し、それは、本発明の説明に付加さ
れ、当業技術者が本発明をよりよく理解し実行す
ることを可能ならしめる。 プログラミングモニタの制御のもとで、CPU
１は、多種のプログラミング機能、検証機能
（verifying function）を実行可能にする。例え
ば、プログラミングモニタは、使用者が外部
RAM４１の如き外部ソースからのプログラムを
マイクロコンピユータ３０の内部RAM２にロー
ド可能にする命令を含む。もう１つの命令は、内
部RAM２にロードされたプログラムが適切にロ
ードされたことを使用者が検証することを許容す
る。付加的の命令は、使用者が内部マイクロコン
ピユータメモリに記憶されたプログラムをテープ
にパンチし、メモリの記憶場所におけるデータを
検査、変更し、相対的アドレス指定に対して適当
なオフセツトを計算し、マイクロコンピユータの
特定のレジスタのデータを検査、変更し、メモリ
ブロツクを表示し、区切点（break point）を表
示し、使用者のプログラムを介して追跡する等を
可能にする。 本発明に関する重要な命令は、EPROM３がプ
ログラミング動作に先だつて適当に消去されたこ
とを決定する命令、プログラミング電位VPPの適
当な適用時間を与えるためクリスタル周波数を発
表する命令、所望のデータによりEPROM３をプ
ログラムする命令、最後のEPROM３にロードさ
れるデータが正しいことを検証する命令である。 EPROM３が消去された状態にあるかどうかを
決定する命令に関して、線01345におけるプログ
ラミングモニタの始めの部分に対して参照がなさ
れる。EPROM検査命令は、AAAA及びBBBB
が検査を希望されているEPROM部分の始めと終
りのアドレスを表わす場合、CHCK（AAAA）
（BBBB）の形式となる。若し、いかなる
EPROMの記憶場所も消去されていないことが決
定した場合、誤りプリントルーチンが、かような
記憶場所を使用者に対して識別させるのに使用さ
れる。 クリスタル周波数決定命令は、プログラムモニ
タの線01539から始まる。EPROMに関連したプ
ログラム回路に対してVPP電位を50secの間
EPROMに供給するために、使用者は、クリスタ
ル周波数を2.45MHz又は4.91MHzの何れかとして
確認しなければならない。 EPROMプログラミング命令は、プログラムモ
ニタの線01420から始まり、PROG（XXXX）
（YYYY）（AAAA）の形式となる。ここで
XXXX及びYYYYは、マイクロコンピユータア
ドレス間隔内のEPROMアドレスではなく、
AAAAは、所望する開始のEPROMアドレスで
ある。プログラミングモニタのプログラムセグメ
ントは、開始EPROMアドレスが有効EPROMア
ドレスであるかどうかを検査する。EPROMにプ
ログラムされるデータのバイト数が、確かに指定
されたEPROMアドレスにおいてEPROM開始部
分に適応していることを検査する。EPROMプロ
グラミングルーチンは、またプログラムされる
EPROM部分が適切に消去されているかどうかを
検証する。EPROM内の非零（non−Zero）バイ
トのアドレスは、前述したCHCK命令に関して
はかようなアドレス値にプリントアウトされる。
EPROMメモリが、たとえクリヤされていなくて
も、使用者に対してEPROMプログラミングによ
り続行の選択（option）が与えられる。次に、使
用者は、スイツチ８６（第２２図）を閉じること
によつて25Vプログラミング電位をターンオンす
るように命令され、それによつてVPPを
RESET／VPPピンに印加する。EPROMは、次
いで、下記に詳細に説明する方法でプログラムさ
れる。最後に、プログラミングモニタの線01519
において始まる検証命令（verify command）を
使用して、EPROMのプログラムされた内容は、
EPROMにロードされたデータ源（ソース）に対
して精度が比較される。 検証命令（verify command）はVERF
（XXXX）（YYYY）（AAAA）の形式となる。
ここで、変数は、前述したPROG命令と同一の意
味を有する。若し、検証動作中に誤りが見出され
た場合、誤りが見出されたアドレスは、かような
アドレスにおけるEPROM内容及び適切にロード
されていないメモリ内容と共にプリントされる。 好ましい実施例において、EPROM３は、外部
RAM４１からの又は端末３３から直接入れられ
たデータ共にプログラムされる。然し、適当な周
辺装置及びインタフエースを介して、データは、
種々のデータ源からEPROM３にロードされ得る
ことは理解されよう。 好ましい実施例の動作 好ましい実施例の動作説明を進める前に、モー
ド０においてプロセツサ割込みベクトルに対する
メモリマツプは、＄FFFO〜＄FFFFから
＄BFFO〜＄BFFFに変更されていることを説明
しなければならない。＄BFFO〜＄BFFFは、外
部RAM又はROMメモリ間隔に割当てられるか
ら、CPU１がモード０にリセツトされると、マ
イクロコンピユータのEPROM３が消去されてい
るにも拘わらず、効果的に機能する割込みベクト
ルが存在するであろう。外部割込みベクトルは、
外部メモリ間隔に記憶され、CPU１によつて
EPROM３のプログラミングを制御するのに使用
されるコンピユータプログラム（即ちプログラミ
ングモニタ）と関連している。 EPROM３が、紫外線にさらすことにより消去
されると、各々がメモリ配列にあるデータビツト
を示すから、すべてのフローテイングゲートトラ
ンジスタは、そのゲート上に電荷を有せず、従つ
て、各EPROMデータビツトは、実際に０状態に
ある。あるビツト位置に２進数１を効果的にプロ
グラムすることは望ましい。これは、２進数１を
表わすことになつているそれらのトランジスタの
ゲートにプログラミング電位VPPを印加する周知
方法により達成される。本発明において、
EPROMフローテイングゲートトランジスタがプ
ログラムされる方法は、今説明されよう。 EPROMプログラミング動作を開始するため
に、使用者はスイツチ８５（第２２図）を閉じ
る。それ（スイツチ）は、ピンＰ２０〜Ｐ２２を
実質的に接地し、モード選択信号PC０〜PC２の
各々を０にさせ、モード０を示す。同時に、
RESET／VPPピン上の電位は、接地に引き込ま
れ、マイクロコンピユータ３０をリセツトに移行
させる。モード０のリセツトベクトルは、アドレ
ス＄BFFF及び＄BFFFから取出され、外部
ROM４０記憶される外部コンピユータプログラ
ムがEPROM３をプログラムするようにCPU１
により使用できるようにする。前述したように、
外部コンピユータプログラムは、添付書類に述
べた型のものである。 EPROM３のすべての記憶場所が消去されたか
どうかを決定する検査（チエツク）を実行した
後、EPROMプログラミングモニタの命令は、
EPROM制御レジスタ（第５図）において、適当
なプログラムラツチ可能（）ビツトを０に
セツトする。これは、Ｒ／Ｗ信号が低（low）で
φ2′が高（high）である場合、夫々アドレスバツ
フア／ラツチ６１及びデータラツチ６２（第４
図）においてアドレス及びデータ情報をラツチさ
れることを許容することによつてEPROM３をプ
ログラムする前提条件となる。次に、プログラミ
ングモニタは、使用者にプログラミング電位VPP
をターンオンすることを要求し、端末プリンタに
使用者に対するメツセージをプリントすることを
命令する。使用者はスイツチ８６（第２２図）を
閉じ、25VをREPPピンに印加する。こ
こで、VPPは、第９図、第１０図Ａ、第１０図Ｂ
及び第１１図に示されるEPROMプログラミング
回路に必要なように分配される。EPROM３は、
今や所望の記憶位置にプログラミング用に準備さ
れる。EPROMは、連続的又は非連続的記憶位置
にプログラムされ、順次的方法又はランダム方法
の何れかでロードされる。25Vプログラミング電
位が、／VPPピンに接続される場合、有
効データはEPROMから読出されないことは理解
されよう。 EPROM中の特定のアドレスにデータをプログ
ラムするために、アドレス及び関連データは、第
４図に示されるように、夫々アドレスバツフア／
ラツチ６１及びデータラツチ６２にラツチされ
る。データラツチは、第７図に極めて詳細に示さ
れ、アドレスバツフア／ラツチは第８図に示され
る。第７図及び第１０図Ａからわかるように、プ
ログラム可能信号（）がプログラミングモ
ニタの制御のもとでCPU１によつて50ｍsecの間
０にセツトされると、第７図に示すような特定の
データラツチ／バツフアに記憶される２進数１
は、信号COLENBiを高（high）に移行され、そ
れによつてトランジスタ１２０を介してVPPを線
１２１に導通させることによつてその関連コラム
選択回路（第１０図Ａ）を可能にする。第１０図
Ａのビツトセンス線２００〜２１５の特定の１つ
は、が低（low）になるとアドレスビツトＡ
１〜Ａ３及びそれらの補数の特定の組合せによつ
て可能とされる。例えば、若し、第１０図Ａのコ
ラムデコーダにおけるトランジスタ１８１〜１８
３のゲートが、各々適当なアドレスバツフア／ラ
ツチの真の出力Ａ１〜Ａ３に接続される場合、及
び若し、アドレスバス５６上の所定のアドレスに
対するアドレスビツトＡ１〜Ａ３が各々０である
場合、トランジスタ１８１〜１８３のどれも導通
せず、トランジスタ１８５のソース電位は実質的
にVDDとなる。若し、信号が高（high）であ
れば、電位VPPは、デプレツシヨントランジスタ
１８６，１８７及び１８５を介してVDDに向つて
導通し、トランジスタ２３０及び２３１は、可能
とならない。若し、信号が低（low）であれ
ば、デプレツシヨン装置１８５はターンオフさ
れ、電位VPPは線１８８を介して装置２３０及び
２３１に転送される。信号が低であつて、
アドレスビツトＡ１〜Ａ３の何れもが高（high）
即ち、トランジスタ１８１〜１８３の何れをもタ
ーンオンさせる場合には、装置１８５のソース電
位は、実質的に接地され、装置１８５は、導通す
るであろう。その理由は、装置１８５は、デプレ
ツシヨンモードデバイスであり、そのゲートソー
ス間電位が０又はそれ以上高い場合に導通するか
らである。結局、トランジスタ２３０，２３１の
何れもこの状態に対してターンオンしないであろ
う。 同様に、第９図に示されるワード線デコーダに
関して、信号が高（high）である場合、ア
ドレスビツトＡ４が低（low）又は高（high）で
あるかどうかに依存して、電位VPPはトランジス
タ１６１及び１６２を介して電位VDDに導通する
か又は接地される。信号が低でしかもトラ
ンジスタ１５３が可能とされない（即ちアドレス
ビツトＡ４が低（low）である）場合には、トラ
ンジスタ１５５〜１６０の何れもがターンオンし
ないと仮定すれば、電位VPPは線１６８を通して
転送される。若し、トランジスタ１５５〜１６０
の何れかが導通すれば、トランジスタ１６１のソ
ースは実質的に０となり、即ち、VPPを接地に分
路させる。その理由は、トランジスタ１５０が導
通し、デプレツシヨントランジスタ１６１は、そ
のゲート−ソース間電位が近似的に０になるため
に導通するからである。 第８図に示すアドレスバツフア／ラツチに関し
て、信号が高（high）になる場合、VPPは、
トランジスタ１３８，１３９を介してインバータ
１３６，１３７に関連したVDD電位に導通する。
信号が低（low）に移行すると、若しインバ
ータ１３６の出力が高（high）であれば、デプレ
ツシヨントランジスタ１３８のゲート−ソース間
電位は負となり、このトランジスタを非導通とな
るようにさせ、VPPは線１４４上を転送される。
この状態のためにインバータ１３７の出力は低
（low）となるから、デプレツシヨントランジス
タ１３９は導通のままに留り、VPPはVDDに導通
され、線１４５を低（low）に留まらせる。 信号は、50ｍsecの間低（low）に移行す
ると、プログラミング電位VPPは、アドレスビツ
トＡ４〜Ａ１０の適当な組合せにより選択される
特定のワード線におけるフローテイングゲートト
ランジスタのすべてのゲートに印加される。例え
ば、第９図に示すワード線デコーダがアドレスビ
ツトＡ４〜Ａ１０の適当な組合せにより選択さ
れ、ワード線ｎ＋１が線１６９を通してVPPを転
送させるものとすれば、第１０図Ｂのトランジス
タ２２０のゲートは、プログラミング電位に上昇
する。線１６９と１２８ビツトセンス線との交点
に同様に配置される他のすべてのトランジスタの
ゲートは同様である。その中で、第１０図Ｂに
は、１コラムのビツト線を示す線２００〜２１５
のみが示されている。フローテイングゲートトラ
ンジスタ２２０と２２１のみが第１０図Ｂに図示
されているが、フローテイングゲートトランジス
タは、ワード線１〜１２８と１２８ビツトセンス
線の交点ごとに配置されることは当業技術者には
理解されよう。 プログラムされるEPROM記憶場所の特定のア
ドレスにより、EPROM配列（アレイ）の各コラ
ムにおける１個のビツトセンス線は、トランジス
タ１７０又は１７１が導通される場合及びコラム
デコーダ１９０〜１９７の１つがアドレスビツト
Ａ１〜Ａ３の適当な組合せに応答して出力を発生
する場合に可能とされよう。次いで、プログラミ
ング電位VPPは、トランジスタ１２０を介して、
トランジスタ１７０又は１７１を介して、コラム
デコーダ１９０〜１９７の１つにより可能とされ
る特定のトランジスタを介して転送され、VPPを
選択されたワード線の交点におけるフローテイン
グゲートトランジスタ即ち線１６９と２００との
交点のトランジスタ２２０のドレインに印加され
るようにする。かようなトランジスタのフローテ
イングゲートへの電荷のアバランシ注入により、
トランジスタの閾値電圧は7V以上に増大される。
かくして、第７図に示されるデータ入力ラツチが
最下位のデータビツトに関連したデータ入力ラツ
チを示し、第１０図Ａに示されるコラムがまた最
下位データビツトに関連しているとすれば、第７
図のデータラツチにラツチされる２進数１は、ア
ドレス選択されたフローテイングゲートトランジ
スタ（即ちフローテイングゲートトランジスタ２
２０）がまた２進数１としてプログラムされるよ
うにする。若し、最下位ビツトが２進数０であれ
ば、コラム可能信号（COLENBi）は、第７図の
データ入力ラツチにより発生されず、アドレス選
択されたフローテイングゲートトランジスタは、
そのフローテイングゲートに電荷を注入させな
い。その理由は、VPPが第１０図Ａのコラム選択
回路のゲート１２０を介して転送されず、このト
ランジスタは２進数０を記憶するからである。こ
れによりEPROMプログラミング動作説明を完了
する。 EPROMプログラミング動作の終了にあたり、
VPPは25Vから5Vにリセツトされ、EPROMプロ
グラミングモニタの命令は、再びを高
（high）にセツトし、EPROM３の正常の読出し
動作を可能にする。EPROM読出し動作中、選択
されたワード線（即ちワード線ｎ＋１）と特定の
コラム（即ちトランジスタ２２０）の選択された
ビツト線との交点にあるフローテイングゲートト
ランジスタが、２進数１を記憶する場合、かよう
なトランジスタ（即ちトランジスタ２２０）は、
その閾値電圧が7V以上であるからターンオンし
ない。VPPは正常な読出し動作中5Vであり、線１
２１を通じて第１１図に示されるセンス増幅器の
インバータ２７１，２７２に転送され、その各々
は、夫々トランジスタ２７５，２７４のゲートに
低出力を発生する。デプレツシヨンモードトラン
ジスタ２７６は、インバータ２７７に高出力を転
送し、インバータ２７７は順次インバータ２７８
に低出力を転送する。トランジスタ２８８は、ト
ランジスタ２８２を介してVDDを導通する（ここ
でトランジスタ２８２は、ROM読出し信号
ROMRによりターンオンされるものと仮定す
る）。従つて、２進数１は、周辺データバス線２
４０を通して転送される。アドレス選択され、プ
ログラムされたフローテイングゲートトランジス
タ２２０が２進数０を記憶する場合、その閾値電
圧は２〜2.5Vに留まるから、VPPはゲート２２０
を介して接地に分路される。インバータ２７２の
出力が高（high）に移行すると（第１１図）、ト
ランジスタ２７４はデプレツシヨンモードトラン
ジスタ２７６を介してVDDを接地に導通させる。
インバータ２７７の出力が高（high）に移行する
と、VDDがデプレツシヨンモードトランジスタ２
８１を介して接地に導通されることを可能にす
る。対応する周辺データバス線２４０の出力は、
この状態に対して２進数０を示す。 プログラム可能信号を50ｍsecの間低
（low）にセツトするのに使用されるマイクロコ
ンピユータ３０のタイマ４は、前述の参考にあげ
た米国特許第4222103号明細書に示され、説明さ
れた型のものとなろう。参考特許出願では、本発
明のCPU１がタイマ４を読出すのと同様な方法
で中央処理装置（CPU）により読出し可能なタ
イマを開示している。 第２２図におけるスイツチS1及びS2は、外部コ
ンピユータプログラムの管理のもとでマイクロコ
ンピユータ３０からの制御信号に応答して電気的
に動作されよう。シングルチツプマイクロコンピ
ユータのオンボード（on−board）プロセツサ
は、マイクロコンピユータのEPROMをプログラ
ムするのに使用されるから、本発明は、使用者に
対して実質的にコストの節約になることは理解さ
れよう。従つて、別のプロセツサを利用すること
は不必要である。更に、本発明は、EPROMプロ
グラミング動作にのみ専用されるピンを具えるこ
とを除いている。これらのピンは、マイクロコン
ピユータにおける他の機能を具えるのに有利に利
用される。 ここに開示されたMPU−プログラム可能な
EPROMを具えたマイクロコンピユータは、種々
の方法で変更され、特定的に説明されまた前述し
た以外の多くの実施例を想定できることは明らか
である。従つて、添付の請求の範囲により本発明
の精神と範囲内に入る本発明のすべての変更を包
含することが意図されている。
タにおいてEPROMの内容をプログラムし検査す
る（verify）方法及び装置の両方から構成され
る。本発明の好ましい実施例において、EPROM
を具えたマイクロコンピユータは、第１図を参照
して説明されるプログラム生成システムの一部を
形成する。 EPROMプログラミング及び検査システム 第１図を参照するに、EPROM３を具えたマイ
クロコンピユータ３０が中央構造部を形成する典
型的なプログラム発生システムが示されている。
直列通信インタフエース３２は、Ｉ／Ｏ線３６，
３７を経由してマイクロコンピユータに結合さ
れ、直列通信インタフエースは、マイクロコンピ
ユータ３０と使用者の端末３３との間で本質的な
通信インタフエースを与える。端末３３は、バス
３５により示される複数のデータ制御線により直
列通信インタフエース３２に結合される。マイク
ロコンピユータ３０及びその関連した周辺装置の
動作は、端末３３を使用してコンピユータプログ
ラムを生成させ、かようなプログラムをEPROM
３にロードし、プログラムが正しくロードされた
かを検査するような方法で制御される。 リセツトモード選択回路３４は、バス３８とし
て一般的に示される幾つかの制御線を介してマイ
クロコンピユータ３０に接続される。リセツトモ
ード選択回路３４は、線４９を介して高電圧源
VPPに結合され、高電圧源はEPROMをプログラ
ムするための制御される方法に使用される。更に
詳しく後述されるように、リセツトモード選択回
路３４は、EPROM３及びその関連制御回路に
VPPを供給することは勿論のことマイクロコンピ
ユータ３０の動作モードを選択するのに使用され
る。幾つかのモードが鈴いて説明されるが、モー
ド０のみはEPROMプログラムモードであり、本
発明の説明文脈において重要である。 外部ROM４０は、データ線Ｄ０〜Ｄ７を具え
るデータバス４２は、アドレス線Ａ０〜Ａ１５を
具えるアドレスバス４６、読取り／書き込み
（Ｒ／Ｗ）線３９によつてマイクロコンピユータ
に接続される。外部ROM４０は、EPROM３の
内容をプログラムし検査するよう特に設計された
コンピユータプログラムであるプログラミングモ
ニタを記憶するのに使用される。更に詳しく後述
されるように、マイクロコンピユータ３０の中央
処理装置（CPU）は、外部ROM４０に記憶され
るプログラミングモニタにより制御され、
EPROM３の内容をロードし検査する。 外部RAM４１は、また、データバス４２、ア
ドレスバス４６、Ｒ／Ｗ線３９によりマイクロコ
ンピユータ３０に接続される。外部RAM４１
は、第１図に示されるシステムにおいてプログラ
ム生成の目的に使用されるが、しかし、第１図に
示されるシステムにおいてその存在及びその動作
は本発明にとつて必須のものではなく、詳細に説
明されない。 また、それが動作の拡張した多重モード（モー
ド６）にて動作される場合、マイクロコンピユー
タ３０から受信される低位アドレスビツトＡ０〜
Ａ７をラツチするラツチ回路４７が第１図に示さ
れている。かようなモードにおいて、マイクロコ
ンピユータ３０のポート３は、そこからデータＤ
０〜Ｄ７と低位アドレスＡ０〜Ａ７の両者が多重
化されるのであるが、高位アドレスＡ８〜Ａ１５
と縦続接続されるようにするため低位アドレスＡ
０〜Ａ７を一時的にラツチするラツチ回路４７に
接続しなければならない。ラツチ回路４７は、線
４３によりマイクロコンピユータ３０から受信さ
れるアドレスストローブ（AS）に応答して低位
アドレスＡ０〜Ａ７をラツチする。低位アドレス
ビツトは、バス４４によるラツチ４７からの出力
であり、それらは、バス４５によるマイクロコン
ピユータ３０からの高位アドレスビツトと合体さ
れ、アドレスバス４６を形成する。 並列共振結晶発振器３１がマイクロコンピユー
タ３０に接続して示されている。代りに、マイク
ロコンピユータ３０は、外部クロツク源により駆
動されてもよい。 本発明の好ましい実施例において、マイクロコ
ンピユータ３０は、モトローラ社から近々商業的
に発売されるMC68701から成る。直列通信イン
タフエース３２及びリセツトモード選択回路３４
は第２２図に示される通りである。直列通信イン
タフエース３２は、第２２図において、論理ゲー
ト８０，８１，８２及び８３、２個の抵抗２７Ｋ
より成り、PS232Cは、国際的に認められた標準
委員会により設定された周知の直列通信インタフ
エースである（EIA規格）。端末３３は、通常利
用可能なRS232Cインタフエースを利用する幾つ
かの商業的に利用可能な端末の何れかになるであ
ろう。 第２２図を参照するに、送信データ線（TXD）
７０は、モトローラ社から商業的に利用可能な
MC1488を具える論理ゲート８０を介してマイク
ロコンピユータ３０のポート２のピン２４に接続
される。受信データ線（RXD）は、モトローラ
社のMC1489を具える論理ゲート８３を介して接
続線７１によりマイクロコンピユータ３０のポー
ト２のピン３に接続される。論理ゲート８３は、
論理ゲート８１，８２を具える論理回路部分を構
成し、DSR（データセツトレデイー）、CTS
（Clear to Send）、DCD（データキヤリアデテク
ト）、DTR（データ端末レデイー）を含む端末制
御信号を処理するようにする。論理ゲート８１
は、論理ゲート８０と同一型のものであり、論理
ゲート８２は、論理ゲート８３と同一型のもので
ある。 第２２図の下方部分に示されているリセツトモ
ード選択回路を参照するに、線７２〜７４は、
夫々ポート２のピン０〜２に接続され、線７５
は、マイクロコンピユータ３０の／VPP
ピンに接続される。マイクロコンピユータ３０を
リセツトするために、スイツチＳ１が押され、ピ
ンＰ２０〜Ｐ２２に低信号レベルを与え、マイク
ロコンピユータ３０をモード０即ちリセツトモー
ドに復帰させる。EPROMローデイング動作中、
スイツチＳ２を押すことによつて／VPP
ピンに高電圧源の25ボルトが与えられる。 第１図に示される好ましい実施例においてクリ
スタル３１の周波数は、直列通信インターフエー
ス３２に対する標準ボー速度を与えるように
4.9152MHz又は2.5476MHzになされる。 第１図に示されるラツチ回路４７は、テキサス
インストルメント社からの部品番号SN74LS373
として利用できる透明なオクタルＤ型ラツチとな
るであろう。外部ROM４０及び外部RAM４１
は、幾つかの商業的に利用できる装置の何れかに
なろう。好ましい実施例において、外部ROM４
０は、モトローラ社からプログラムされたROM
（PROM）形式にて近々入手可能となり、添付書
類としてここに付加されているコンピユータプ
ログラム（プログラミングモニタとして後述）を
殆んど含むであろう。 マイクロコンピユータアーキテクチヤ 第２図を参照するに、本発明を具体化した単一
チツプマイクロコンピユータのブロツク図が示さ
れている。 第２図に示されるマイクロコンピユータは、中
央処理装置（CPU）１、ランダムアスセス記憶
装置（RAM）２、消去可能、プログラム可能固
定記憶装置（EPROM）３、タイマ回路４及び主
要な機能ブロツクとしての直列Ｉ／Ｏ部５を具え
る。第２図に図示のマイクロコンピユータは、ま
たマルチプレクサ（MUX）６、内部アドレスバ
ス７、内部データバス８、４個のＩ／Ｏポート１
１〜１４を具える。CPU１は、クリスタル接続
線CC１及びCC２を介して外部クリスタルに接続
され、それは、外部クロツク信号を他のシステム
の構成部品に供給する。CPUは、また、線２３
により信号又はVPP電位に応答し、線２
４により割込み要求信号（1）に応答し、線
２５によりノンマスカブル割込み信号（）
に応答し、線２６により電源信号（Vcc）に応答
し、線２７により接地信号（Vss）に応答する。
RAM２は、線２８によりVccスタンバイ電源を
受信し、電源電圧不足の場合にRAMにデータを
保持する。 ポート１，３及び４は８ビツトポートであり、
ポート２は５ビツトポートである。ポート１に入
力する８本の線P10〜P17は、並列Ｉ／Ｏ動作に
だけ専用される。ポート２〜４の入力線は、第２
図に図示されたマイクロコンピュータを動作させ
る幾つかの可能なモードのうちの１つに依存して
異なる方法で構成される。ポート２は５本の線Ｐ
２０〜Ｐ２４を有する。ポート３は、８本の線Ｐ
３０〜Ｐ３７と２本のストロープ制御線SC１，
SC２を有する。ポート３に入力する制御線SC
１，SC２は、入力及び出力ストローブを供給し、
特にSC1は、第１図のラツチ回路４７へのアドレ
ス・ストローブを与える。ポート４は、８本の線
Ｐ４０〜Ｐ４７を有する。 シングルチツプモート（モード７）において、
ポート２〜４のすべてのＩ／Ｏ線は、各ポートに
関連したデータ方向レジスタに従つて入力又は出
力の何れかを与えるようにプログラム可能であ
る。拡張した非多重化モード（モード５）におい
て、ポート３の線Ｐ３０〜Ｐ７０は、外部データ
バス（Ｄ０〜Ｄ７）として機能し、ポート４の線
Ｐ４０〜Ｐ４７は、低位アドレス線（Ａ０〜Ａ
７）として作用する。若し、８本のアドレス線の
うちの何れかがこのモードにおいて必要がなけれ
ば、残余の線はＩ／Ｏとして構成される。拡張し
た多重化モード（モード６）において、ポート３
の線Ｐ３００〜Ｐ３７は、外部データバス（Ｄ０
〜Ｄ７）及び低位アドレスバス（Ａ０〜Ａ７）と
して作用する。このモードにおいて、ポート４の
線Ｐ４０〜Ｐ４７は、高位アドレス線（Ａ８〜Ａ
１５）として作用する。若し８本の高位アドレス
線のうち何れかが、このモードにおいて必要がな
ければ、残余の線はＩ／Ｏとして構成される。 前述したモードの３個のすべてにおいて、ポー
ト２の線Ｐ２０〜Ｐ２４は、このポートに関連し
たデータ方向レジスタにより入力又は出力の何れ
かとして構成可能である。ポート２は、また、マ
イクロコンピユータの直列Ｉ／Ｏ通信性能及びプ
ログラム可能なタイマ性能に対してアクセスを与
える。ポート２のピンＰ２０〜Ｐ２２は、リセツ
トの間マイクロコンピュータの操作モードを選択
するのに使用される。が高（high）に移
行すると、ピンＰ２０〜Ｐ２２は、モード制御信
号PC０〜PC２をラツチする。ピンＰ２０とＰ２
１に対するモード制御レジスタ回路は、前記に参
考にあげた米国特許第4346452号明細書の第８図
のピンＰ２２に対して示したものと同一である。 第３図は、第１図及び第２図のマイクロコンピ
ュータのピンアウト配置の概略表示１５を与え
る。 詳細な説明 第１図及び第２図に図示されたシングルチツプ
マイクロコンピユータ３０は、EPROM３の内容
のプログラミング及び検査を制御する特定の回路
を具える。かような回路は、外部ROM４０に内
在するプログラムモニタの制御のもとでマイクロ
コンピユータ３０のCPU１がプログラム機能及
び検査機能を実行することを可能にする。本発明
を充分に説明するのに必要とするマイクロコンピ
ユータ３０の他の回路は勿論のこと特定の
EPROMに関連した詳細な説明は、次になされる
であろう。 EPROMプログラミング回路 第４図を参照するに、CPU１及びEPROM３
を含むマイクロコンピユータ３０の内部構造の一
部のブロツク図が示されている。本発明のCPU
１と殆んど同一のCPUの詳細な説明に対する前
述の米国特許第4266270号明細書が参照されなけ
ればならない。本発明のCPU１は、本発明の
RESETピンがEPROM３に対して線２３，５５
よりプラミング電位VPPを与えるように作用する
と云う点で実質的に第４図に図示されている前記
参考の発明のCPUと異なる。本発明のCPU１は、
また、CPUの内部データバスPDB0〜PDB7から
ロード可能なEPROM制御レジスタ５３を含む。
EPROM制御レジスタ５３の詳細は、同一名称の
副表題で後述される。これらの３個の機能の第１
は、マイクロコンピユータ３０をリセツトするこ
とであり、RESET／VPPピンによる電位は、発
生すべきリセツトに対して0.8V以下にしなけれ
ばならない。第２機能は、正常なプログラム実行
に対するものであり、ここでEPROM３は読取り
専用であり、RESET／VPPピンによる電位は、
論理１レベル（８ｍＡで5V）にしなければなら
ない。RESET／VPPピンの第３機能は、
EPROM３に対してプログラミング電位VPPを供
給することである。プログラミング電位は、最大
30ｍＡの電流にて25Vとなる。 EPROM３の正常な（読取り）動作中、アドレ
スバツフア／ラツチ６１及びデータラツチ６２
は、使用可能ではなくなり、従つてアドレス情報
は、アドレスバス５６、アドレスバツフア／ラツ
チ６１及びアドレスバス６３を介してEPROM３
に直接流れ、データ情報は、内部周辺データバス
（PDB）６０、データラツチ６２及びデータバス
６４を介してEPROM３に直接流れる。 EPROM制御レジスタ５３は、少なくとも２個
の制御ビツト（プログラム可能）及び
（プログラムラツチ可能）に対して一時記憶を与
える。EPROM３の正常な（読取り）動作に対し
て、及びの両者は論理１となる。
EPROM３のプログラミグ中は、夫々アドレ
スバツフア／ラツチ６１及びデータラツチ６２に
おいてアドレス及びデータ情報をラツチするため
に０にセツトされる。プログラミング電位VPPを
EPROM３に適用することが特に希望される場合
に、プログラミング動作のその一部分中、
は、約50ｍsecの持続時間の間一時的に０にセツ
トされる。EPROM３の読取り動作中、線５８に
より伝送されるＲ／Ｗ信号は、論理１となり、書
き込み動作中、Ｒ／Ｗ信号は論理０となる。読取
り動作中、センス増幅器６７は、指定されたアド
レスに対応するワードの個々のビツトを示す
EPROM３からの出力信号を増幅し、PDB６０
により対応ビツトをCPU１に転送する。 EPROM制御レジスタ 第４図に示されるEPROM制御レジスタ５３
は、第５図の回路図を参照すれば、PLEレジス
タセル（これは、ノアゲート９４及びインバータ
９２より成る）、PGEレジスタセル（ノアゲート
９３及びインバータ９７より成る）、及び関連制
御／アドレス指定論理を見える。 第５図、及び制御ビツトを記憶する
EPROM制御レジスタ５３のその一部の論理図で
ある。制御ビツトは、ノアゲート９４及び
インバータ９２を具える個々のレジスタセ
ル中にPDB０によつてCPU１にロードされる。
PGEビツトは、ノアゲート９３及びインバータ
９７を具えるEPROM制御レジスタ５３の対応レ
ジスタセル中にPBB１によつてCPU１にロード
される。レジスタセルの出力は、プツシユ
プルインバータ１１５，１１６を介して伝送さ
れ、その回路図は第２５図Ｂに図示される。 EPROM制御レジスタ５３への書き込み動作
は、信号WMSRが高（high）に移行する場合可
能となる。これは、が低（low）でφ2が高
（high）の場合に発生し、ノアゲート９９の出力
は高（high）となる。マイクロコンピユータアド
レス間隔におけるEPROM制御レジスタ５３のア
ドレスを示す＄14（16進法を使用）が、低（low）
状態にある内部レジスタ選択信号（）と共に
ノアゲート９９への入力として印加される場合、
ノアゲート９９は高（high）に移行する。
EPROM制御レジスタは、夫々Ａ０〜Ａ４を経て
受信される10進法20又は２進法10100である16進
法14（＄14）を示すアドレスを有する。第５図に
おいて信号的に４，３，２，Ａ１，Ａ０で
示した＄14のアドレスの反転は、ノアゲート９９
の出力が高（high）に移行するのを許容する。 EPROM制御レジスタ５３の読み取り動作は、
Ｒ／Ｗ信号が高（high）にならなければならない
ことを除いて同一条件のもとで可能となる。
PGE又はの何れかが低（low）状態になる場
合には、プログラム制御ビツトPC０〜PC２の
各々は、モード０を示す低（low）状態即ちプロ
グラミングモードとなる。更に、パワーオンリセ
ツト（POR）信号はその低（low）状態にならな
ければならない。 EPROMアドレス及びデータラツチ 第６図は、EPROMアレイに関連したアドレス
バツフア／ラツチ６１及びデータラツチ６２を可
能とする回路の論理図を示す。φ2′が高となり、
Ｒ／Ｗが低となり、ノアゲート７７のROMSの
出力が高である場合、ノアゲート７６のラツチ可
能出力（LENB）は高となる。信号ROMSは、
Ｒ／Ｗが低となり、EPROMアドレスを示すアド
レスがマイクロコンピユータの内部アドレスバス
５６（第４図）に現われる場合、高となる。
EPROM記憶場所は、第２３図に示されるように
＄800〜＄FFFFであり、Ａ１１〜Ａ１５がすべ
て高（high）である場合にこのアドレス範囲が示
される。この状態の反転は、ノアゲート７７が可
能となることを許容し、かようなインバース（反
転）状態は、第６図において記号的に１５，
１４，１３，１２，１１にて示される。 第７図は、EPROMアレイに関連した８個のデ
ータラツチの代表的な１つの論理図を示す。
PDB線１１０の代表的な１つは、信号LENBに
よつて可能とされる転送ゲート１１１によつてデ
ータラツチに結合される。データラツチそのもの
は、インバータ７８，７９を具え、インバータ７
９の出力は、インバータ７８の入力に帰還され
る。データラツチ６２（第４図）は、また、イン
バータ８９、エンハンスメントモードゲート１１
１及び１１２、デプレシヨンモードゲート８７を
具える。デプレシヨンモードゲート８７のドレイ
ンは、VPPに結合される。線８８は、プログラミ
ングモード中高（high）電圧線となる。線８８に
より発生されるコラム可能信号COLENBiは、第
１０図Ａのゲート１２０に印加され、VPPが後述
される目的のためにゲート１２０、線１２１を介
して導通される。 第８図は、EPROMアレイに関連した11個のア
ドレスバツフア／ラツチの代表的な１つの論理図
を示す。線１３０は、１個のアドレス線を示し、
信号LENBにより可能とされる転送ゲート１３１
又は、信号により可能とされる転送ゲート
１３２の何れかを介してアドレスバツフア／ラツ
チに結合される。は、EPROM読み取り動作
中通常は高（high）であり、プログラミング動作
中は低（low）となる。従つて、アドレス信号
は、LENBがプログラミング動作中高（high）と
なる場合のみアドレスバツフア／ラツチに転送さ
れる。 データバツフアは、帰還配置に結合されるイン
バータ１３３，１３４を具える。データバツフ
ア／ラツチは、また、より高速動作用のプツシユ
プル配置に接続されるインバータ１３５〜１３７
及び信号により可能とされるデプレツシヨ
ンモードデバイスのゲート１３８，１３９を具え
る。ソースが線１４４に接続され、ドレインがも
う１つのデプレツシヨンモードデバイス（素子）
のゲート１４０のソースに接続されるプルアツプ
デプレツシヨンモードデバイス１４１がゲート１
３８のソースに接続される。デバイス１４０のゲ
ートとドレインは、VPPに接続される。デプレツ
シヨンモードデバイス１４２及び１４３は、前記
デバイス１４０及び１４１と同様な配置に接続さ
れ、デバイス１４３のゲート及びソースは、線１
４５に接続される。線１４４は、ラツチされる特
定のアドレスビツトAiの真の状態を転送し、線
１４５は、ラツチされたアドレスビツトの補数
Aiを転送する。線１４４及び１４５は、プログ
ラミングモード中両者とも高（high）電圧線であ
る。 EPROMワード線デコーデイング回路 第９図は、EPROMワード線デコーダの代表的
な１つの回路図を示し、そこには、その各々が真
数出力と反転出力とを発生する好ましい実施例が
64存在する。第９図に示されるワード線デコーダ
は、夫々アドレスビツトＡ４と４に応答するゲ
ート１５３と１５０を具える。デプレツシヨンモ
ードデバイス１５１は、そのドレインをVDDに接
続させ、そのモードとソースを線１５２に接続さ
せると同時に装置１５０のドレインに接続させ
る。デプレツシヨンモードデバイス１５４は、そ
のドレインをVDDに接続させ、そのゲートとソー
スを前記デバイス１５３のドレイン及び線１６５
に接続させる。デバイス１５５〜１６０のゲート
は、夫々アドレスビツトＡ５〜Ａ１０の特定の組
合せに接続される。６個のアドレスビツトＡ５〜
Ａ１０の可能な26の組合せは、64の異なるワード
線デコーダを与える。第９図に示されるワード線
デコーダは、また、デプレツシヨンモードデバイ
ス１６１を具え、そのドレインは線１６５に接続
され、そのソースは線１６８に接続され、そのゲ
ートは信号により制御される。もう１つの
デプレツシヨンモードデバイス１６２は、そのド
レインを線１５２に接続させ、そのソースを線１
６９に接続させ、そのゲートを信号により
制御させる。ワード線ｎを示す線１６８は、デプ
レツシヨンモードデバイス１６４のゲートとソー
スに接続され、そのドレインは、デプレツシヨン
モードデバイス１６３のソースに接続され、その
ドレインは、デプレツシヨンモードデバイス１６
３のソースに接続される。デプレツシヨンモード
デバイス１６３のゲートとドレインは、VPPに接
続される。ワード線ｎ＋１を示すワード線１６９
は、デプレツシヨンモードデバイス１６７のゲー
ト及びソースに接続され、そのドレインは、デプ
レツシヨンモードデバイス１６６のソースに接続
される。デプレツシヨンモードデバイス１６６の
ゲートとドレインはVPPに接続される。線１６８
と１６９は、両者ともプログラミングモード中高
（high）電圧線となる。 EPROMコラムデコーデイング回路 第１０図Ａ、第１０図Ｂは、共にEPROMデコ
ーデイング回路の一部の回路図を示す。第１０図
Ａにおいて、線２００〜２１５は、８個の
EPROMワードコラムの１つに関連した16ビツト
センス線を示す。ビツトセンス線２００〜２０７
は、コラム可能信号（COLENBi）とアドレスビ
ツトA0とが両者とも高（high）である場合、可
能となり、ビツトセンス線２０８〜２１５は、
COLENBiが高（high）でアドレスビツト０が
高（high）である場合、可能となる。断線外形に
て示される８個のコラムデコーデイング回路１９
０のうちの特定の１つが図示され、残りのコラム
デコーデイング回路１９１〜１９７は、デコーデ
イング回路１９０と殆んど同一である。各コラム
デコーデイング回路は、選択されると、各ワード
コラムの１対のビツトセンス線を可能とする出力
を発生する。例えば、回路１９０は、アドレスビ
ツトの適当な組合せに対して出力を発生し、その
出力は、トランジスタ２３０と２３１を導通させ
る。線１８８により発生される出力信号は、ま
た、他の７個のワードコラム（図示せず）におい
て同様に配置されたトランジスタ対を導通させる
ことは理解されよう。 コラムデコーデイング回路１９０は、トランジ
スタ１８１〜１８３を具え、そのドレインは線１
８４に接続され、そのソースは接地される。トラ
ンジスタ１８１〜１８３のゲートは、アドレスビ
ツトＡ１〜Ａ３又はその補数の特定の組合せに接
続される。例えば、回路１９０のトランジスタ１
８１〜１８３は、夫々それらのゲートをＡ１，Ａ
２及びＡ３に結合させる。回路１９１における対
応するトランジスタは、それぞれ、それらのゲー
トをＡ１，Ａ２及び３に接続させ、他も同様で
あり、回路１９７における対応するトランジスタ
は、それらのゲートを夫々１，２及び３に
接続させる。 回路１９０は、更に、デプレツシヨンモードト
ランジスタ１８０を具え、そのドレインは、VDD
に接続され、そのゲートとソースは、線１８４に
接続される。デプレツシヨンモードトランジスタ
１８５は、そのドレインを線１８４に接続させ、
そのゲートを信号に接続させ、そのソース
を線１８８に接続させる。線１８８は、デプレツ
シヨンモードトランジスタ１８７のゲート及びソ
ースに接続され、そのドレインは、デプレツシヨ
ンモードトランジスタ１８６のソースに接続され
る。デプレツシヨンモードトランジスタ１８６
は、そのゲート及びドレインをVPPに接続させ
る。 第１０図Ａに示されるワードコラムの出力
COLSENSiは、線１２１上に発生される。線１
２１，１８８及び２００〜２１５は、すべてプロ
グラミングモード中（及び適当に選択される場
合）高（high）電圧線となる。 第１０図Ｂは、厳密な意味でのEPROM配列に
おける２個の代表的な記憶セル２２０，２２１を
図示するものである。EPROM配列においてプロ
グラム可能なトランジスタは、ノード毎に（即ち
ビツトセンス線とワード線との交点ごとに）配置
される。第１０図Ｂにおけるトランジスタ２２
０，２１１のようなプログラム可能なトランジス
タは、点線にて示すフローテイングゲートを有す
る。EPROMは、紫外線にさらすことにより消去
される場合、フローテイングゲートの充電レベル
は下げられ、それによつてトランジスタの閾値電
圧を約2.0〜2.5Vに低下させる。EPROMのプロ
グラミング動作中、電荷は、記憶された２進数１
を示す各トランジスタのフローテイングゲートに
注入され、それにより閾値電圧を約7V又はそれ
以上に増大する。記憶された２進数０を示すそれ
らのトランジスタに対して、電荷は、フローテイ
ングゲートに注入されない。 種々の回路 第１１図は、ワードコラムに関連した代表的な
センス増幅器（Amp）の回路図を示す。ワード
コラムごとに１個づつ、８個のセンス増幅器があ
る。第１１図のセンス増幅器は、そこへの入力と
して線１２１上にCOLENSi信号を受けとり、セ
ンス増幅器が信号ROMRにより可能とされるも
のと仮定すれば、線２４０上に出力信号PDBiを
発生する。第１２図を参照するに、信号ROMR
は、信号RR、Ｒ／Ｗ及びφ2がすべて高（high）
である時に発生される。信号RRは、Ｒ／Ｗが高
（high）である時に発生される。マイクロコンピ
ユータアドレスバス上の特定のアドレスは、
EPROMアドレス間隔（space）（即ち＄F800〜
＄FFFF）内のアドレスを示す。 第１３図乃至第２１図は、当業技術者が本発明
を理解し、実施可能にするようにマイクロコンピ
ユータリセツト、ストローブ制御、ポート３の回
路、及びポート４の回路の部分を説明する種々の
論理図を示す。これらの図面は、あまり本発明の
核心に関係していないから、それらは一般的な用
語のみで説明されよう。 第１３図は、リセツト回路の一部分の組合せ論
理回路図を示す。／VPP５１は、線２３
上に又はプログラミング電位VPPの何れ
かを供給する。プログラミング電位VPPは、線５
５を通してVPPを必要とする第７図〜第１０図に
図示の適当な回路部分に転送される。第１３図に
示される回路は、また、POR（パワーオンリセツ
ト）、VRBIAS、MODL信号を発生する。
VRBIAS及びMODL信号は、それらは第１３図
に示され、なかんずく前記参考米国特許第
4346452号明細書の第８図Ｇ及び第８Ｈに示され
るポート２の回路に転送される。 第１４図は、アドレスストローブ（AS）信号
を発生するストローブ制御１バツフア回路の論理
図を示す。AS信号は、ポート３が多重アドレ
ス／データモードにて動作する時に、ラツチ４７
（第１図）により有効アドレス（valid address）
のラツチングを可能にする。第１４図の外部メモ
リ／レジスタ選択信号（）は、メモリ場所
＄0100〜＄0IFFに対するアドレスデコード信号
を示す。 第１４図において、信号Ｃ及びは、第２４図
に図示のクロツク回路を使用する水晶発振器３１
により与えられる２相、非重複クロツクを示す。
第２４図のクロツク回路によつて発生されるEC
信号は、論理的にはＥ信号と真の等価量を示す
が、信号Ｅが高（high）である時、AS信号を低
（low）にするように使用される。クロツク発生
器は、またTTLゲートに駆動可能である。TTL
信号のデユテイサイクルは、50±10％であり、そ
の周波数は、所望のＥ周波数の４倍でなければな
らない。第１４図において、NMXM及びＭ４７
信号は、夫々、第１６図、第１８図の回路により
与えられる。 第１５図は、ポート３のＩ／Ｏバツフアの代表
的な１つの論理図を示す。ポート３は、初期接続
手順（handshake）によるＩ／Ｏポートとして、
データポートとして、又は多重アドレスデータポ
ートとして、マイクロコンピユータモードに依存
して作用する多重機能の８ビツトポートである。
ポート３は、第１５図に示されるＩ／Ｏバツフア
回路、第１８図、第１９図に示される制御論理を
具える２個の主機能ブロツクから成る。第１５図
において、ノアゲート２５０〜２５２は、データ
方向レジスタ（direction register）を形成する。
帰還配列に接続されるインバータ２５３及び２５
４は、出力データレジスタを構成する。インバー
タ２５５及び２５６は、また帰還配列に結合され
入力データレジスタを構成する。 ポート３の制御論理によつて発生される制御信
号は、次に説明される。信号Ｍ４７は、モード４
及び７用のモード選択信号である。信号WP３
（ポート３への書込み）は、高（high）に移行し
て出力データレジスタ又はデータ方向レジスタの
何れかへのMPU書込みを示す信号である。信号
WI03は、半サイクル遅延後、高（high）に移行
し出力データレジスタへのMPU書込みを示す信
号である。信号DDR３は、半サイクル遅延後、
高（high）に移行しデータ方向レジスタへの
MPU書込みを示す信号である。信号DIBPは、
MPUの読出し動作中、MPUが内部メモリ又は内
部レジスタをアドレスした時は必ず（即ちアドレ
ス＄0000〜＄001Fは、アドレス＄0006において
ポート３のデータレジスタを含む）、周辺データ
バス（PDB）６０をMPUの内部データバスに結
合させる信号である。信号DIB３は、MPU読出
し動作中、DIBPが動作していない場合は必ず、
ポート３の入力データレジスタからMPUの内部
データバスまでデータを結合させる信号である。
信号Ｐ３Ｒは、ポート３の入力ラツチ信号であ
り、それは、アドレス＄000Fにおいてポート３
の制御／状態レジスタのラツチ可能ビツト（SR
３）により可能とされる。若し、このビツトがク
リヤされると、Ｐ３Ｒは高（high）に留まるであ
ろう。若し、このビツトがセツトされると、Ｐ３
Ｒは、入力ストローブピン3（第１８図参照）
に対する入力の負遷移上で低に降下し、入力デー
タをポート３にラツチする。モード４及び７にお
いては単一チツプモードとして周知であり、ポー
ト３に入力される有効データがラツチされること
を示すように、ピンSC１は入力ストローブピン
IS3（第１８図参照）となる。 信号DBRW３は、出力ドライバに対する３状
態入力を制御する信号である。信号LADDは、
低バイトアドレス（Ａ０〜Ａ７）をポート３の出
力ドライバにロードさせるのに使用される制御信
号である。信号DWRは、内部周辺データバス
（PDB）６０をポート３の出力ドライバに結合さ
せる信号である。 ポート３がモード０にて動作されると、第１９
図のDBRW３及びDIBP論理において２サイクル
遅延がPOR信号に加算される。信号PORが高
（high）に移行した後、最初の２つが循環し、
MPUが再スタート（restart）ベクトル（アドレ
ス＄FFFF及び＄FFFF）を取出すと、信号
DBRW３は、Ｅの間ポート３を入力とするよう
にさせる。 第１８図において、7信号は3のフラグビ
ツトである。それは、入力ストローブ3の立下
り端によつてセツトされるポート３の制御／状態
レジスタに記憶される読取り専用状態（status）
ビツトである。それは、ポート３の読出し又は書
込みに続いてポート３の状態／制御レジスタの読
取りによりクリヤされる。それは、またPOR信
号によりクリヤされる。 第１９図において、ROMS信号は、EPROM
選択信号であり、RAMS信号はRAM選択信号で
ある。これらの信号は、マイクロコンピユータの
アドレス間隔内でEPROM及びRAMの記憶場所
に対応する適当なアドレスデコーデイング回路に
よつて発生される。 第１６図は、第２０図に図示されるポート４の
Ｉ／Ｏバツフア回路において使用されるMXM及
びMOD５制御信号を発生する論理図を示す。第
１６図において信号PC０〜PC２は、モード制御
信号を示す。 第１７図は、ポート３及びポート４の両者にお
いて制御信号として使用される内部レジスタ選択
（IRS）信号を発生する論理図である。IRS信号
は、アドレス間隔＄0000〜＄001F内の内部レジ
スタが読出し又は書込み動作中に選択されると低
（low）となる。 第２０図は、ポート４のＩ／Ｏバツフア回路の
代表的な１つを図示した論理図を示す。第２１図
は、ポート４の制御論理の一部を図示した論理図
を示す。 ポート４は、選択された動作モードに依存して
Ｉ／Ｏ及びアドレス出力の両機能を実行する８ビ
ツトポートである。モード０であるEPROMプロ
グラミングモードにおいて、ポート４は、高バイ
トアドレスＡ８〜Ａ１５を出力する。ポート４
は、第２０図に示されるＩ／Ｏバツフア回路及び
第２１図に示される制御論理回路を含む２つの主
機能ブロツクから成る。第２０図のＩ／Ｏバツフ
ア回路は、帰還配列に結合されたインバータ２６
３及び２６４から成る出力データレジスタとノア
ゲート２６０〜２６２から成るデータ方向レジス
タを具える。ポート４の制御論理は、読出し信号
RIO４と３個の書込み信号WP４，DDR４及び
WIO４を発生する。信号WP４は、Ｅの間、
MPUがポート４の出力データレジスタ又はデー
タ方向レジスタの何れかに書込む時は必ず高
（high）に移行する。信号DDR４は、MPUがポ
ート４のデータ方向レジスタに書込みした後、半
サイクル高（high）に移行する。信号WIO４は、
MPUが、ポート４の出力データレジスタに書込
みした後、半サイクル高（high）に移行する。 モード０において、ポート４のデータ方向レジ
スタにおけるすべてのビツトはセツトされ、ポー
ト４は、高位アドレスビツトＡ８〜Ａ１５を出力
するように構成される。すべての制御信号RIO
４，WP４，WIO４及びDDR４が禁止され、高
バイトアドレスは、出力データレジスタを経由し
て自動的に出力バツフアに接続される。 EPROMプログラミングモニタ 添付書類Ｉとしてここに添付されたプログラミ
ングモニタは、EPROM３をプログラムするよう
にマイクロコンピユータ３０のCPU１を制御す
るのに使用されるコンピユータプログラムであ
る。好ましい実施例において、プログラミングモ
ニタは、第２３図に示されているようにマイクロ
コンピユータのアドレス間隔＄B800〜＄BFFF
内の外部ROM４０に内在している。プログラミ
ングモニタは、それ自体では本発明の一部を構成
しない。然し、それは、本発明の説明に付加さ
れ、当業技術者が本発明をよりよく理解し実行す
ることを可能ならしめる。 プログラミングモニタの制御のもとで、CPU
１は、多種のプログラミング機能、検証機能
（verifying function）を実行可能にする。例え
ば、プログラミングモニタは、使用者が外部
RAM４１の如き外部ソースからのプログラムを
マイクロコンピユータ３０の内部RAM２にロー
ド可能にする命令を含む。もう１つの命令は、内
部RAM２にロードされたプログラムが適切にロ
ードされたことを使用者が検証することを許容す
る。付加的の命令は、使用者が内部マイクロコン
ピユータメモリに記憶されたプログラムをテープ
にパンチし、メモリの記憶場所におけるデータを
検査、変更し、相対的アドレス指定に対して適当
なオフセツトを計算し、マイクロコンピユータの
特定のレジスタのデータを検査、変更し、メモリ
ブロツクを表示し、区切点（break point）を表
示し、使用者のプログラムを介して追跡する等を
可能にする。 本発明に関する重要な命令は、EPROM３がプ
ログラミング動作に先だつて適当に消去されたこ
とを決定する命令、プログラミング電位VPPの適
当な適用時間を与えるためクリスタル周波数を発
表する命令、所望のデータによりEPROM３をプ
ログラムする命令、最後のEPROM３にロードさ
れるデータが正しいことを検証する命令である。 EPROM３が消去された状態にあるかどうかを
決定する命令に関して、線01345におけるプログ
ラミングモニタの始めの部分に対して参照がなさ
れる。EPROM検査命令は、AAAA及びBBBB
が検査を希望されているEPROM部分の始めと終
りのアドレスを表わす場合、CHCK（AAAA）
（BBBB）の形式となる。若し、いかなる
EPROMの記憶場所も消去されていないことが決
定した場合、誤りプリントルーチンが、かような
記憶場所を使用者に対して識別させるのに使用さ
れる。 クリスタル周波数決定命令は、プログラムモニ
タの線01539から始まる。EPROMに関連したプ
ログラム回路に対してVPP電位を50secの間
EPROMに供給するために、使用者は、クリスタ
ル周波数を2.45MHz又は4.91MHzの何れかとして
確認しなければならない。 EPROMプログラミング命令は、プログラムモ
ニタの線01420から始まり、PROG（XXXX）
（YYYY）（AAAA）の形式となる。ここで
XXXX及びYYYYは、マイクロコンピユータア
ドレス間隔内のEPROMアドレスではなく、
AAAAは、所望する開始のEPROMアドレスで
ある。プログラミングモニタのプログラムセグメ
ントは、開始EPROMアドレスが有効EPROMア
ドレスであるかどうかを検査する。EPROMにプ
ログラムされるデータのバイト数が、確かに指定
されたEPROMアドレスにおいてEPROM開始部
分に適応していることを検査する。EPROMプロ
グラミングルーチンは、またプログラムされる
EPROM部分が適切に消去されているかどうかを
検証する。EPROM内の非零（non−Zero）バイ
トのアドレスは、前述したCHCK命令に関して
はかようなアドレス値にプリントアウトされる。
EPROMメモリが、たとえクリヤされていなくて
も、使用者に対してEPROMプログラミングによ
り続行の選択（option）が与えられる。次に、使
用者は、スイツチ８６（第２２図）を閉じること
によつて25Vプログラミング電位をターンオンす
るように命令され、それによつてVPPを
RESET／VPPピンに印加する。EPROMは、次
いで、下記に詳細に説明する方法でプログラムさ
れる。最後に、プログラミングモニタの線01519
において始まる検証命令（verify command）を
使用して、EPROMのプログラムされた内容は、
EPROMにロードされたデータ源（ソース）に対
して精度が比較される。 検証命令（verify command）はVERF
（XXXX）（YYYY）（AAAA）の形式となる。
ここで、変数は、前述したPROG命令と同一の意
味を有する。若し、検証動作中に誤りが見出され
た場合、誤りが見出されたアドレスは、かような
アドレスにおけるEPROM内容及び適切にロード
されていないメモリ内容と共にプリントされる。 好ましい実施例において、EPROM３は、外部
RAM４１からの又は端末３３から直接入れられ
たデータ共にプログラムされる。然し、適当な周
辺装置及びインタフエースを介して、データは、
種々のデータ源からEPROM３にロードされ得る
ことは理解されよう。 好ましい実施例の動作 好ましい実施例の動作説明を進める前に、モー
ド０においてプロセツサ割込みベクトルに対する
メモリマツプは、＄FFFO〜＄FFFFから
＄BFFO〜＄BFFFに変更されていることを説明
しなければならない。＄BFFO〜＄BFFFは、外
部RAM又はROMメモリ間隔に割当てられるか
ら、CPU１がモード０にリセツトされると、マ
イクロコンピユータのEPROM３が消去されてい
るにも拘わらず、効果的に機能する割込みベクト
ルが存在するであろう。外部割込みベクトルは、
外部メモリ間隔に記憶され、CPU１によつて
EPROM３のプログラミングを制御するのに使用
されるコンピユータプログラム（即ちプログラミ
ングモニタ）と関連している。 EPROM３が、紫外線にさらすことにより消去
されると、各々がメモリ配列にあるデータビツト
を示すから、すべてのフローテイングゲートトラ
ンジスタは、そのゲート上に電荷を有せず、従つ
て、各EPROMデータビツトは、実際に０状態に
ある。あるビツト位置に２進数１を効果的にプロ
グラムすることは望ましい。これは、２進数１を
表わすことになつているそれらのトランジスタの
ゲートにプログラミング電位VPPを印加する周知
方法により達成される。本発明において、
EPROMフローテイングゲートトランジスタがプ
ログラムされる方法は、今説明されよう。 EPROMプログラミング動作を開始するため
に、使用者はスイツチ８５（第２２図）を閉じ
る。それ（スイツチ）は、ピンＰ２０〜Ｐ２２を
実質的に接地し、モード選択信号PC０〜PC２の
各々を０にさせ、モード０を示す。同時に、
RESET／VPPピン上の電位は、接地に引き込ま
れ、マイクロコンピユータ３０をリセツトに移行
させる。モード０のリセツトベクトルは、アドレ
ス＄BFFF及び＄BFFFから取出され、外部
ROM４０記憶される外部コンピユータプログラ
ムがEPROM３をプログラムするようにCPU１
により使用できるようにする。前述したように、
外部コンピユータプログラムは、添付書類に述
べた型のものである。 EPROM３のすべての記憶場所が消去されたか
どうかを決定する検査（チエツク）を実行した
後、EPROMプログラミングモニタの命令は、
EPROM制御レジスタ（第５図）において、適当
なプログラムラツチ可能（）ビツトを０に
セツトする。これは、Ｒ／Ｗ信号が低（low）で
φ2′が高（high）である場合、夫々アドレスバツ
フア／ラツチ６１及びデータラツチ６２（第４
図）においてアドレス及びデータ情報をラツチさ
れることを許容することによつてEPROM３をプ
ログラムする前提条件となる。次に、プログラミ
ングモニタは、使用者にプログラミング電位VPP
をターンオンすることを要求し、端末プリンタに
使用者に対するメツセージをプリントすることを
命令する。使用者はスイツチ８６（第２２図）を
閉じ、25VをREPPピンに印加する。こ
こで、VPPは、第９図、第１０図Ａ、第１０図Ｂ
及び第１１図に示されるEPROMプログラミング
回路に必要なように分配される。EPROM３は、
今や所望の記憶位置にプログラミング用に準備さ
れる。EPROMは、連続的又は非連続的記憶位置
にプログラムされ、順次的方法又はランダム方法
の何れかでロードされる。25Vプログラミング電
位が、／VPPピンに接続される場合、有
効データはEPROMから読出されないことは理解
されよう。 EPROM中の特定のアドレスにデータをプログ
ラムするために、アドレス及び関連データは、第
４図に示されるように、夫々アドレスバツフア／
ラツチ６１及びデータラツチ６２にラツチされ
る。データラツチは、第７図に極めて詳細に示さ
れ、アドレスバツフア／ラツチは第８図に示され
る。第７図及び第１０図Ａからわかるように、プ
ログラム可能信号（）がプログラミングモ
ニタの制御のもとでCPU１によつて50ｍsecの間
０にセツトされると、第７図に示すような特定の
データラツチ／バツフアに記憶される２進数１
は、信号COLENBiを高（high）に移行され、そ
れによつてトランジスタ１２０を介してVPPを線
１２１に導通させることによつてその関連コラム
選択回路（第１０図Ａ）を可能にする。第１０図
Ａのビツトセンス線２００〜２１５の特定の１つ
は、が低（low）になるとアドレスビツトＡ
１〜Ａ３及びそれらの補数の特定の組合せによつ
て可能とされる。例えば、若し、第１０図Ａのコ
ラムデコーダにおけるトランジスタ１８１〜１８
３のゲートが、各々適当なアドレスバツフア／ラ
ツチの真の出力Ａ１〜Ａ３に接続される場合、及
び若し、アドレスバス５６上の所定のアドレスに
対するアドレスビツトＡ１〜Ａ３が各々０である
場合、トランジスタ１８１〜１８３のどれも導通
せず、トランジスタ１８５のソース電位は実質的
にVDDとなる。若し、信号が高（high）であ
れば、電位VPPは、デプレツシヨントランジスタ
１８６，１８７及び１８５を介してVDDに向つて
導通し、トランジスタ２３０及び２３１は、可能
とならない。若し、信号が低（low）であれ
ば、デプレツシヨン装置１８５はターンオフさ
れ、電位VPPは線１８８を介して装置２３０及び
２３１に転送される。信号が低であつて、
アドレスビツトＡ１〜Ａ３の何れもが高（high）
即ち、トランジスタ１８１〜１８３の何れをもタ
ーンオンさせる場合には、装置１８５のソース電
位は、実質的に接地され、装置１８５は、導通す
るであろう。その理由は、装置１８５は、デプレ
ツシヨンモードデバイスであり、そのゲートソー
ス間電位が０又はそれ以上高い場合に導通するか
らである。結局、トランジスタ２３０，２３１の
何れもこの状態に対してターンオンしないであろ
う。 同様に、第９図に示されるワード線デコーダに
関して、信号が高（high）である場合、ア
ドレスビツトＡ４が低（low）又は高（high）で
あるかどうかに依存して、電位VPPはトランジス
タ１６１及び１６２を介して電位VDDに導通する
か又は接地される。信号が低でしかもトラ
ンジスタ１５３が可能とされない（即ちアドレス
ビツトＡ４が低（low）である）場合には、トラ
ンジスタ１５５〜１６０の何れもがターンオンし
ないと仮定すれば、電位VPPは線１６８を通して
転送される。若し、トランジスタ１５５〜１６０
の何れかが導通すれば、トランジスタ１６１のソ
ースは実質的に０となり、即ち、VPPを接地に分
路させる。その理由は、トランジスタ１５０が導
通し、デプレツシヨントランジスタ１６１は、そ
のゲート−ソース間電位が近似的に０になるため
に導通するからである。 第８図に示すアドレスバツフア／ラツチに関し
て、信号が高（high）になる場合、VPPは、
トランジスタ１３８，１３９を介してインバータ
１３６，１３７に関連したVDD電位に導通する。
信号が低（low）に移行すると、若しインバ
ータ１３６の出力が高（high）であれば、デプレ
ツシヨントランジスタ１３８のゲート−ソース間
電位は負となり、このトランジスタを非導通とな
るようにさせ、VPPは線１４４上を転送される。
この状態のためにインバータ１３７の出力は低
（low）となるから、デプレツシヨントランジス
タ１３９は導通のままに留り、VPPはVDDに導通
され、線１４５を低（low）に留まらせる。 信号は、50ｍsecの間低（low）に移行す
ると、プログラミング電位VPPは、アドレスビツ
トＡ４〜Ａ１０の適当な組合せにより選択される
特定のワード線におけるフローテイングゲートト
ランジスタのすべてのゲートに印加される。例え
ば、第９図に示すワード線デコーダがアドレスビ
ツトＡ４〜Ａ１０の適当な組合せにより選択さ
れ、ワード線ｎ＋１が線１６９を通してVPPを転
送させるものとすれば、第１０図Ｂのトランジス
タ２２０のゲートは、プログラミング電位に上昇
する。線１６９と１２８ビツトセンス線との交点
に同様に配置される他のすべてのトランジスタの
ゲートは同様である。その中で、第１０図Ｂに
は、１コラムのビツト線を示す線２００〜２１５
のみが示されている。フローテイングゲートトラ
ンジスタ２２０と２２１のみが第１０図Ｂに図示
されているが、フローテイングゲートトランジス
タは、ワード線１〜１２８と１２８ビツトセンス
線の交点ごとに配置されることは当業技術者には
理解されよう。 プログラムされるEPROM記憶場所の特定のア
ドレスにより、EPROM配列（アレイ）の各コラ
ムにおける１個のビツトセンス線は、トランジス
タ１７０又は１７１が導通される場合及びコラム
デコーダ１９０〜１９７の１つがアドレスビツト
Ａ１〜Ａ３の適当な組合せに応答して出力を発生
する場合に可能とされよう。次いで、プログラミ
ング電位VPPは、トランジスタ１２０を介して、
トランジスタ１７０又は１７１を介して、コラム
デコーダ１９０〜１９７の１つにより可能とされ
る特定のトランジスタを介して転送され、VPPを
選択されたワード線の交点におけるフローテイン
グゲートトランジスタ即ち線１６９と２００との
交点のトランジスタ２２０のドレインに印加され
るようにする。かようなトランジスタのフローテ
イングゲートへの電荷のアバランシ注入により、
トランジスタの閾値電圧は7V以上に増大される。
かくして、第７図に示されるデータ入力ラツチが
最下位のデータビツトに関連したデータ入力ラツ
チを示し、第１０図Ａに示されるコラムがまた最
下位データビツトに関連しているとすれば、第７
図のデータラツチにラツチされる２進数１は、ア
ドレス選択されたフローテイングゲートトランジ
スタ（即ちフローテイングゲートトランジスタ２
２０）がまた２進数１としてプログラムされるよ
うにする。若し、最下位ビツトが２進数０であれ
ば、コラム可能信号（COLENBi）は、第７図の
データ入力ラツチにより発生されず、アドレス選
択されたフローテイングゲートトランジスタは、
そのフローテイングゲートに電荷を注入させな
い。その理由は、VPPが第１０図Ａのコラム選択
回路のゲート１２０を介して転送されず、このト
ランジスタは２進数０を記憶するからである。こ
れによりEPROMプログラミング動作説明を完了
する。 EPROMプログラミング動作の終了にあたり、
VPPは25Vから5Vにリセツトされ、EPROMプロ
グラミングモニタの命令は、再びを高
（high）にセツトし、EPROM３の正常の読出し
動作を可能にする。EPROM読出し動作中、選択
されたワード線（即ちワード線ｎ＋１）と特定の
コラム（即ちトランジスタ２２０）の選択された
ビツト線との交点にあるフローテイングゲートト
ランジスタが、２進数１を記憶する場合、かよう
なトランジスタ（即ちトランジスタ２２０）は、
その閾値電圧が7V以上であるからターンオンし
ない。VPPは正常な読出し動作中5Vであり、線１
２１を通じて第１１図に示されるセンス増幅器の
インバータ２７１，２７２に転送され、その各々
は、夫々トランジスタ２７５，２７４のゲートに
低出力を発生する。デプレツシヨンモードトラン
ジスタ２７６は、インバータ２７７に高出力を転
送し、インバータ２７７は順次インバータ２７８
に低出力を転送する。トランジスタ２８８は、ト
ランジスタ２８２を介してVDDを導通する（ここ
でトランジスタ２８２は、ROM読出し信号
ROMRによりターンオンされるものと仮定す
る）。従つて、２進数１は、周辺データバス線２
４０を通して転送される。アドレス選択され、プ
ログラムされたフローテイングゲートトランジス
タ２２０が２進数０を記憶する場合、その閾値電
圧は２〜2.5Vに留まるから、VPPはゲート２２０
を介して接地に分路される。インバータ２７２の
出力が高（high）に移行すると（第１１図）、ト
ランジスタ２７４はデプレツシヨンモードトラン
ジスタ２７６を介してVDDを接地に導通させる。
インバータ２７７の出力が高（high）に移行する
と、VDDがデプレツシヨンモードトランジスタ２
８１を介して接地に導通されることを可能にす
る。対応する周辺データバス線２４０の出力は、
この状態に対して２進数０を示す。 プログラム可能信号を50ｍsecの間低
（low）にセツトするのに使用されるマイクロコ
ンピユータ３０のタイマ４は、前述の参考にあげ
た米国特許第4222103号明細書に示され、説明さ
れた型のものとなろう。参考特許出願では、本発
明のCPU１がタイマ４を読出すのと同様な方法
で中央処理装置（CPU）により読出し可能なタ
イマを開示している。 第２２図におけるスイツチS1及びS2は、外部コ
ンピユータプログラムの管理のもとでマイクロコ
ンピユータ３０からの制御信号に応答して電気的
に動作されよう。シングルチツプマイクロコンピ
ユータのオンボード（on−board）プロセツサ
は、マイクロコンピユータのEPROMをプログラ
ムするのに使用されるから、本発明は、使用者に
対して実質的にコストの節約になることは理解さ
れよう。従つて、別のプロセツサを利用すること
は不必要である。更に、本発明は、EPROMプロ
グラミング動作にのみ専用されるピンを具えるこ
とを除いている。これらのピンは、マイクロコン
ピユータにおける他の機能を具えるのに有利に利
用される。 ここに開示されたMPU−プログラム可能な
EPROMを具えたマイクロコンピユータは、種々
の方法で変更され、特定的に説明されまた前述し
た以外の多くの実施例を想定できることは明らか
である。従つて、添付の請求の範囲により本発明
の精神と範囲内に入る本発明のすべての変更を包
含することが意図されている。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US4767479A | 1979-06-12 | 1979-06-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56500671A JPS56500671A (ja) | 1981-05-14 |
| JPH0472271B2 true JPH0472271B2 (ja) | 1992-11-17 |
Family
ID=21950314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50151780A Expired JPH0472271B2 (ja) | 1979-06-12 | 1980-06-09 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0029855B1 (ja) |
| JP (1) | JPH0472271B2 (ja) |
| DE (1) | DE3071813D1 (ja) |
| WO (1) | WO1980002881A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2519791B1 (fr) * | 1982-01-12 | 1985-09-20 | Inf Milit Spatiale Aeronaut | Dispositif de programmation d'une memoire a lecture seule programmable |
| JP2731747B2 (ja) * | 1982-04-05 | 1998-03-25 | テキサス インスツルメンツ インコーポレイテツド | 電子デジタルプロセッサ装置 |
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| EP1203379A1 (en) | 2000-06-27 | 2002-05-08 | Koninklijke Philips Electronics N.V. | Integrated circuit with flash memory |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US3813649A (en) * | 1972-09-01 | 1974-05-28 | Bradley Co A | Controller program editor |
| GB1460038A (en) * | 1973-12-14 | 1976-12-31 | Int Computers Ltd | Digital data-processing apparatus |
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- 1980-06-09 JP JP50151780A patent/JPH0472271B2/ja not_active Expired
- 1980-06-09 DE DE8080901303T patent/DE3071813D1/de not_active Expired
- 1980-06-09 WO PCT/US1980/000713 patent/WO1980002881A1/en not_active Application Discontinuation
- 1980-12-30 EP EP80901303A patent/EP0029855B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| WO1980002881A1 (en) | 1980-12-24 |
| EP0029855B1 (en) | 1986-10-29 |
| EP0029855A1 (en) | 1981-06-10 |
| DE3071813D1 (en) | 1986-12-04 |
| JPS56500671A (ja) | 1981-05-14 |
| EP0029855A4 (en) | 1983-07-04 |
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