JPS6267800A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPS6267800A
JPS6267800A JP60206419A JP20641985A JPS6267800A JP S6267800 A JPS6267800 A JP S6267800A JP 60206419 A JP60206419 A JP 60206419A JP 20641985 A JP20641985 A JP 20641985A JP S6267800 A JPS6267800 A JP S6267800A
Authority
JP
Japan
Prior art keywords
circuit
signal
input
external terminal
supplied
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60206419A
Other languages
English (en)
Inventor
Kiyoshi Matsubara
清 松原
Tadashi Yamaura
山浦　忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP60206419A priority Critical patent/JPS6267800A/ja
Priority to KR1019860007256A priority patent/KR940009101B1/ko
Priority to EP86112703A priority patent/EP0215464B1/en
Priority to DE8686112703T priority patent/DE3685071D1/de
Priority to US06/909,927 priority patent/US4777586A/en
Publication of JPS6267800A publication Critical patent/JPS6267800A/ja
Priority to US07/253,182 priority patent/US4905142A/en
Priority to SG39794A priority patent/SG39794G/en
Priority to HK51394A priority patent/HK51394A/xx
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので例えば
、マイクロコ・ンピ二−タ機能を持つ半導体集積回路装
置に利用して有効な技術に関するものである。
〔背景技術〕
例えば、１チツプのマイクロコンピュータにあっては、
内蔵のＲＯＭに書込まれたプログラムに従って所定の情
報処理を行うものである。この内蔵ＲＯＭに書き込まれ
た記憶情報を外部端子へ出力できるようにすると、その
プログラムの内容が第３者に知られてしまうためソフト
ウェアの保護の観点からは好ましくない。しかしながら
、そのテストにおいては上記記憶内容を外部端子へ読み
出す必要がある。
そこで、本願発明者は、上記相反する要求を満すことを
考えた。
なお、１チツプのマイクロコンピュータに関しては、■
日立製作所昭和５８年９月発行ｒ日立マイクロコンピュ
ータデータブック　８ビツトシングルチツプ４がある。
〔発明の目的〕
この発明の目的は、内蔵の記憶装置の記憶情報の機密保
護とそのテストとの両機能を両立させた半導体集積回路
装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
すなわち、内蔵の記憶装置の記憶情報の外部端子への出
力を禁止させるとともに、その記憶情報と外部端子から
供給した入力信号との比較結果を外部端子へ出力させる
ようにするものである。
〔実施例〕
第１図には、この発明に係る１チツプマイクロコンピユ
ータの一実施例のブロック図が示されている。同図にお
いて、破線で囲まれた部分はＬＳＩであり、全体として
１チツプマイクロコンピユータを構成しており、公知の
半導体Ｓ積回路の製造技術によってシリコンのような１
個の半導体基板上において形成される。
記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。
Ａはアキュムレータ、Ｘはインデックスレジスタ、ＣＣ
はコンディションコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＩ、ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、Ａ　Ｌ　Ｕは算術論理
ユニットである。
これらのマイクロプロセッサＣＰＵの構成は、公知であ
るので、その詳細な説明を省略する。
記号Ｉ１０で示されているのは、入出力ボートであり、
その内部にデータ伝送双方向レジスタを含んでいる。ま
た、記号Ｉで示されているのは、入力専用ボートである
。
記号Ｏ８Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰＵにおいて必要
とされるクロックパルスが形成される。また、上記基準
周波数信号は、タイマーの基準時間パルスとしても用い
られる。
このタイマーは、カウンタＣ０ＵＮＴ、プリスケーラＰ
Ｒ及びコントローラＣ０ＮＴとによって構成される。
記号ＲＡＭで示されているのは、ランダム・アクセス・
メモリであり、主として一時データの記憶回路として用
いられる。
記号ＲＯＭで示されているのは、リード・オンリー・メ
モリであり、各Ｎｔ１Ｎ報処理のためのプログラムが杏
込ま、ｊ′７、ている、特に制限されないが、この実施
例のＲＯＭは、マスクＲＯＭが用いられる。
以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としバスＢＵＳによって相互に接続されている。こ
のバスＢＵＳには、データバスとアドレスバスとが含ま
れるものである。
この実施例のマーイクロコンピュータにおいては、機密
保護のため上記ＲＯＭの記憶情報の外部端子への出力が
禁止されている。言い換えるならば、ＲＯＭの内容を外
部端子へ送出させるような動作機能が設けられていない
。このようなＲＯＭのテスティングを容易に行うため、
次の比較回路ＣＭＰが設けられる。
比較回路ＣＭＰは、データバス上に読み出された上記Ｒ
ＯＭの内容と、外部端子から供給された入力信号を比較
して、その一致／不一致を判定して、その結果を外部端
子へＴＯへ出力させる。この場合、機密保持性を高くす
るため、上記外部端子Ｔｏへ送出される判定結果は、複
数回の比較動作に１回の割合で出力される。なお、上記
比較回路ＣＭＰは、テストモードとされたとき、動作状
態にされ、このとき動作状態にされるいずれかの入出力
ボート■１０又は人力専用ボー１−１から供給された入
力信号（期待値）との一致／不一致の判定を行う。
第２図には、比較回路ＣＭＰの一実施例の回路図が示さ
れている。
特に制限されないが、テストモードにされると、人力専
用ボートＩが自動的に動作状態にされ、反転のクロック
信号φに同期して外部端子Ｄｉｎから供給された信号が
、データバスＢＵＳに伝えられる。同図では、入力専用
ボートＩを構成する１つの入力回路が例示的に示されて
いる。特に制限されないが、８ビツトのシングルチップ
マイクロコンピュータにあっては、上記入力回路が８個
から構成され、８ビツトの入力信号が８本のデータバス
上に供給される。
上記データバスＢＵＳ上に供給された８ビツトの入力信
号は、上記同じ反転のクロック信号７に同期して、その
入力信号の取り込みを行う“フリップフロップ回路Ｆ２
に保持される。このフリップフロップ回路Ｆ２も８個の
フリップフロップ回路から構成される。
ＲＯＭは、非反転のクロック信号φに同期して読み出さ
れる。すなわち、ＲＯＭの読み出し信号は、上記クロッ
ク信号φにより動作状態にされる出力回路ＤＯを介して
、データバスＢＵＳに出力される。上記出力回路Ｄｏも
８個からなり、ＲＯＭから読み出された８ビツトからな
る読み出し信号をデータバス上ＢＵＳに出力させる。
上記データバスＢＵＳ上に供給された８ビツトの読み出
し信号は、上記同じ非反転のクロック信号φに同期して
、その入力信号の取り込みを行うフリップフロップ回路
Ｆ１に保持される。このフリップフロップ回ＭＦＩも８
個のフリップフロップ回路から構成される。
上記フリップフロップ回路Ｆ１とＦ２に取り込まれた信
号は、ディジタルコンパレータＤＣに供給される。この
ディジタルコンパレータＤＣは、８組の排他的論理和回
路（一致／不一致回路）と、その出力を受けるアンド（
ＡＮＤ）ゲート回路等の論理積回路から構成される。
この実施例では、特に制限されないが、機密保持をより
確実にするため、上記ディジタルコンパレータＤＣの出
力信号は、そのまま外部端子へ送出されるのでなく、次
の出力制御回路を介して出力される。すなわち、上記デ
ィジタルコンパレータＤＣの出力信号は、アンドゲート
回路Ｇ１を介してマスターフリップフロップ回路Ｆ３の
入力端子りに供給される。このフリップフロップ回路Ｆ
３の出力信号Ｑは、スレーブフリップフロップ回路Ｆ４
の入力端子りに供給される。上記マスターフリップフロ
ップ回路Ｆ３は、非反転のクロック信号φにより、その
入力信号の取り込みを行い、スレーブフリップフロップ
回路Ｆ４は、反転のクロック信号φにより、その入力信
号の取り込みを行う、上記フリップフロップ回路Ｆ３と
Ｆ４は、そのセット端子Ｓにテトスモードに先立って供
給されるリセット信号ＲＥＳによってセット状態にされ
る。
上記スレーブフリップフロップ回路Ｆ４の出力信号は、
一方において上記アンドゲート回路Ｇｌの制御信号とし
て用いられ、他方においてアンドゲート回路Ｇ２を介し
てテスト結果Ｔｏとして外部端子へ出力される。上記ア
ンドケート回ｆｌ！ｒＧ２の他方の入力には、特に制限
されないが、４ビツトのアドレス信号ａＯ〜ａ３を受け
るアンドゲート回路Ｇ３の出力信号ＯＣが供給される。
この出力信号ＯＣは、ＲＯＭへの１６回のアクセスに対
して１回の割合で論理“１′にされるから、これに応じ
て１６回のテストサイクルに１回の割合で上記テスト結
果Ｔｏを出力させるものとなる。
上記比較回路ＣＭＰの動作の一例を第３図のタイミング
図を参照して、次に説明する。
テスト動作に先立って、リセット信号ＲＥＳのハイレベ
ルの期間に上記マスター及びスレーブフリップフロップ
回路Ｆ３及びＦ４をセット状態にさせる。これにより、
マスターフリップフロップ回路Ｆ３の入力に設けられた
アンドゲート回路Ｇ１は、そのゲートが開いた状態にさ
れる。そして、クロック信号φのロウレベル（クロック
信号φのハイレベル）に同期して、次に読み出されるＲ
ＯＭの記憶情報に対応した期待値Ｄｏを入力専用ボート
１を介してデータバスＢＵＳに供給する。この信号Ｄｏ
は、フリップフロップ回路２に保持される０次に、クロ
ック信号ψのハイレベルに同期して、ＲＯＭの記憶情報
ＲＯがデータバスＢＵＳに出力される。この読み出し信
号ＲＯは、上記クロック信号φに同期して、フリップフ
ロップ回路Ｆ１に取り込まれる。上記フリップフロップ
回路Ｆ１の信号ＲＯと期待値ＤＯとのディジクル比較出
力は、アンドゲート回路Ｇ１を介してマスターフリップ
フロップ回路Ｆ３の入力端子に伝えられており、クロッ
ク信号φのハイレベルに同期して、その取り込みが行わ
れる。もしも、両者ＤＯとＲＯとが一致ならば、マスタ
ーフリップフロップ回路Ｆ３の出力信号は同図に実線で
示すようにハイレベル（論理“１”）のままにされる。
また、両者ＤＯとＲＯとが不一致ならば、マスターフリ
ップフロップ回路Ｆ３の出力信号は同図に点線で示すよ
うにロウレベル（論理“Ｏ”）に反転される。
上記マスターフリップフロップ回路Ｆ３の出力信号は、
クロック信号φのロウレベルに同期して、スレーブフリ
ップフロップ回路Ｆ４に伝えられる。
上記のように、スレーブフリップフロップ回路Ｆ４に不
一致信号（論理“０”）が伝えられると、アンドゲート
回路Ｇ１を閉じて、以後のディジタルコンパレータの出
力の入力を禁止するものである。なお、上記クロック信
号φのロウレベルにより、次の期待値ＤＩの入力が行わ
れる。以下、同様な動作の繰り返しによって、間接的な
ＲＯＭの読み出し動作、言い換えるならば、期待値との
比較判定出力により、テスティングを行うことができる
。
この実施例では、上記のように比較判定出力信号しか送
出させないから、ＲＯＭの内容を知らない第三者による
ＲＯＭの解読が不可能となる。
〔効　果〕 ＋ｉ）外部端子から期待値を供給して、その比較判定結
果のみを出力させるごとにより、ＲＯＭの記憶情報の間
接的な読み出しが行える。これにより、ＲＯＭの内容を
知るもののみが、そのテストを行うことができるという
効果が得られる。
（２）外部端子から期待値を供給して、ＲＯＭ等の機密
保持を行うべき記憶情報が格納された記憶回路の記憶内
容との比較判定出力しか出力させないから、上記記憶回
路の記憶内容を知らない第三者による記憶内容の解読が
実質的に不可能にできるという効果が得られる。
（３）上記複数回の比較判定出力を出力させるようにす
ることによって、どの期待値が誤りであるかが不明とな
るため、その解読に膨大な組み合わせからなる期待値の
発生が必要になり、上記記憶内容の第三者による解読を
実質的に不可能にできるという効果が得られる。ちなみ
に、前記実施例のように８ビア）の期待値に対する判定
結果を１６回に１回の割合で出力させる場合、２の（８
乗×１６乗）と膨大な数となる。
（４）ヒユーズ手段等によってＲＯＭ等の外部端子への
出力機能を一切禁止してしまうものに比べ、期待値を知
る限りいつでもその内容のテスティングを行うことがで
きるから、市場での不良解析やメンテナンスにおいて極
めて便利なものとなる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない。例えば、内蔵のＲＯＭ
は、電気的に書き込みが行われる各種プログラマブルＲ
ＯＭを用いるものであってもよい。また、テストモード
にするための手順を非公開とし、或いはテストモードに
するために、キーワードを必要とするようにするもので
あってもよい。このようにすることによって、機密保持
のいっそうの強化を図ることができる。また、１チフプ
マイクロコンピユータのシステム構成は種々の実施例形
態を採ることができるものであり、機能拡張のためにＡ
／Ｄ変換器等の付加回路を内蔵させるものであってもよ
い。
〔利用分野〕
この発明は、１チツプマイクロコンピユータ、各種ゲー
ム、いわゆるＩＣカード等のようにマイクロコンピュー
タ機能を持つ各種半導体集積回路装置に広く利用できる
ものである。
【図面の簡単な説明】
第１図は、この発明の一実施例を示す１チツプマイクロ
コニ／ピユータのフ゛ロック図、第２図は、その比較回
路の一実施例を示す回路図、 第３図は、そのテスト動作を説明するためのタイミング
図である。 ＣＰＵ・・マイクロプロセッサ、ｃｐｕ−ｃ。 ＮＴ・・ＣＰＵコントローラ、ＡＬＵ・・算術論理ユニ
ット、Ａ・・アキュムレータ、Ｘ・・インデックスレジ
スタ、ＣＣ・・コンディションコープレジスタ、ＳＰ・
・スタックポインタ、ＰＣＩ。 ＰＣＬ・・プログラムカウンタ、ＲＡＭ・・ランダム・
アクセス・メモリ、ＲＯＭ・・リード・オンリー・メモ
リ、Ｉｌｏ・・入出力ポート、■・・入力専用ポート、
ＯＳＣ・・発振回路、Ｃ０ＵＮＴ・・カウンタ、ＣＯＮ
　Ｔ・・コントローラ、ＰＲ・・プリスケーラ、ＢＵＳ
・・バス、ＣＭＰ・・比較回路、ＤＣ・・ディジタルコ
ンパレータ、Ｆ１〜Ｆ４・・フリフプフロソブ回路、６
１〜Ｇ３・・アンドゲート＠路 １、−ゴ／″ ＆ｊ！Ｉ　３　図

Claims (1)

  1. 【特許請求の範囲】 １、外部端子への記憶情報の出力が禁止された内蔵の記
    憶装置における上記記憶情報と外部端子から供給された
    入力信号を比較して、その結果の出力させる機能を持つ
    ことを特徴とする半導体集積回路装置。 ２、上記半導体集積回路装置はマイクロコンピュータ機
    能を持つものであり、上記記憶装置はそのプログラム又
    はデータが格納されるＲＯＭであることを特徴とする特
    許請求の範囲第１項記載の半導体集積回路装置。
JP60206419A 1985-09-20 1985-09-20 半導体集積回路装置 Pending JPS6267800A (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP60206419A JPS6267800A (ja) 1985-09-20 1985-09-20 半導体集積回路装置
KR1019860007256A KR940009101B1 (ko) 1985-09-20 1986-08-20 반도체 집적 회로 장치
EP86112703A EP0215464B1 (en) 1985-09-20 1986-09-15 Semiconductor integrated circuit device
DE8686112703T DE3685071D1 (de) 1985-09-20 1986-09-15 Integrierte halbleiterschaltung.
US06/909,927 US4777586A (en) 1985-09-20 1986-09-22 Semiconductor integrated circuit device with built-in arrangement for memory testing
US07/253,182 US4905142A (en) 1985-09-20 1988-10-04 Semiconductor integrated circuit device with built-in arrangement for memory testing
SG39794A SG39794G (en) 1985-09-20 1994-03-21 Semiconductor integrated circuit device.
HK51394A HK51394A (en) 1985-09-20 1994-05-19 Semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60206419A JPS6267800A (ja) 1985-09-20 1985-09-20 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPS6267800A true JPS6267800A (ja) 1987-03-27

Family

ID=16523060

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60206419A Pending JPS6267800A (ja) 1985-09-20 1985-09-20 半導体集積回路装置

Country Status (6)

Country Link
US (2) US4777586A (ja)
EP (1) EP0215464B1 (ja)
JP (1) JPS6267800A (ja)
KR (1) KR940009101B1 (ja)
DE (1) DE3685071D1 (ja)
HK (1) HK51394A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003107193A1 (ja) * 2002-06-14 2003-12-24 松下電器産業株式会社 半導体集積回路装置、データ記憶検証装置およびデータ記憶検証方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6267800A (ja) * 1985-09-20 1987-03-27 Hitachi Ltd 半導体集積回路装置
JPH0827730B2 (ja) * 1986-11-07 1996-03-21 沖電気工業株式会社 シングルチップマイクロコンピュータ及びそのテスト方法
JPS63121934A (ja) * 1986-11-10 1988-05-26 Oki Electric Ind Co Ltd 評価用ワンチツプマイクロコンピユ−タ
US5089951A (en) * 1987-11-05 1992-02-18 Kabushiki Kaisha Toshiba Microcomputer incorporating memory
DK169883B1 (da) * 1988-02-25 1995-03-20 Siemens Ag Fremgangsmåde til sikring af hemmelige kodedata lagret i et datalager og kredsløbsarrangement til udøvelse af fremgangsmåden
JP2534314B2 (ja) * 1988-04-15 1996-09-11 富士通株式会社 半導体集積回路
DE3820728A1 (de) * 1988-06-18 1989-12-21 Philips Patentverwaltung Verfahren zum pruefen eines festwertspeichers und anordnung zur durchfuehrung des verfahrens
KR0136594B1 (ko) * 1988-09-30 1998-10-01 미다 가쓰시게 단일칩 마이크로 컴퓨터
JPH02255925A (ja) * 1988-11-30 1990-10-16 Hitachi Ltd メモリテスト方法および装置
US5293610A (en) * 1989-08-04 1994-03-08 Motorola, Inc. Memory system having two-level security system for enhanced protection against unauthorized access
JPH0393098A (ja) * 1989-09-04 1991-04-18 Sharp Corp 集積回路
EP0418521A3 (en) * 1989-09-20 1992-07-15 International Business Machines Corporation Testable latch self checker
US5278839A (en) * 1990-04-18 1994-01-11 Hitachi, Ltd. Semiconductor integrated circuit having self-check and self-repair capabilities
JPH04195546A (ja) * 1990-11-28 1992-07-15 Nec Corp マイクロコンピュータのテストモード設定回路
US5974570A (en) * 1990-12-01 1999-10-26 Hitachi, Ltd. Method for managing data processing system and high-reliability memory
US5353431A (en) * 1991-04-29 1994-10-04 Intel Corporation Memory address decoder with storage for memory attribute information
US5399912A (en) * 1992-01-13 1995-03-21 Hitachi, Ltd. Hold-type latch circuit with increased margin in the feedback timing and a memory device using same for holding parity check error
JP3186359B2 (ja) * 1993-07-28 2001-07-11 安藤電気株式会社 物理アドレス変換回路
US5617531A (en) * 1993-11-02 1997-04-01 Motorola, Inc. Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor
GB9414266D0 (en) * 1994-07-14 1994-08-31 Jonhig Ltd Testing of memory content
US5592493A (en) * 1994-09-13 1997-01-07 Motorola Inc. Serial scan chain architecture for a data processing system and method of operation
US5615335A (en) * 1994-11-10 1997-03-25 Emc Corporation Storage system self-test apparatus and method
EP0727785B1 (en) * 1995-01-23 1997-06-11 International Business Machines Corporation Enhanced self-test of memories
DE69738450T2 (de) * 1996-11-15 2009-01-08 Nxp B.V. Verfahren und Vorrichtung zur zeitlichen Nachführung eines Signals
JP3606788B2 (ja) 2000-05-31 2005-01-05 松下電器産業株式会社 半導体集積回路および半導体集積回路の検査方法
US20080114582A1 (en) * 2006-11-10 2008-05-15 Texas Instruments Incorporated Detecting tampering of a signal

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472271B2 (ja) * 1979-06-12 1992-11-17 Motorola Inc
US4414665A (en) * 1979-11-21 1983-11-08 Nippon Telegraph & Telephone Public Corp. Semiconductor memory device test apparatus
GB2092338B (en) * 1981-01-31 1984-07-18 Jpm Automatic Machines Ltd Improvements relating to programmable memories
DE3588121T2 (de) * 1984-05-31 1997-01-16 Fujitsu Ltd Halbleiterintegrierte Schaltung mit einer Ersatzredundanzschaltung
JPS6267800A (ja) * 1985-09-20 1987-03-27 Hitachi Ltd 半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003107193A1 (ja) * 2002-06-14 2003-12-24 松下電器産業株式会社 半導体集積回路装置、データ記憶検証装置およびデータ記憶検証方法

Also Published As

Publication number Publication date
EP0215464A3 (en) 1989-03-15
KR870003430A (ko) 1987-04-17
KR940009101B1 (ko) 1994-09-29
US4905142A (en) 1990-02-27
EP0215464A2 (en) 1987-03-25
DE3685071D1 (de) 1992-06-04
US4777586A (en) 1988-10-11
HK51394A (en) 1994-05-27
EP0215464B1 (en) 1992-04-29

Similar Documents

Publication Publication Date Title
JPS6267800A (ja) 半導体集積回路装置
US20030018892A1 (en) Computer with a modified north bridge, security engine and smart card having a secure boot capability and method for secure booting a computer
JPS58501925A (ja) メモリ−保証システム
JPH01296361A (ja) メモリカード
US20030172214A1 (en) Data processing system with peripheral access protection and method therefor
JPH0389182A (ja) 集積回路装置
EP0694828A2 (en) Data processor with secure communication
JP2006523347A (ja) 周辺装置アクセス保護を有するデータ処理システムおよびその方法
JPH08249U (ja) 符号化／復号化回路
CN111295645A (zh) 一种SoC芯片及总线访问控制方法
JP2001237825A (ja) 電子的安全部品
CN210573778U (zh) 一种用于智能交通诱导终端的硬件加密功能电路
WO2007059701A1 (fr) Procede de cryptage systeme par micro-ordinateur mono-circuit polyvalent d'appoint
JPH0231256A (ja) 外部メモリとそれを用いる情報処理装置
US20040073837A1 (en) Semiconductor device and in-circuit emulator using the same
CN108449753A (zh) 一种手机设备读取可信计算环境中的数据的方法
JP2739197B2 (ja) 複製防止装置
CN115391843A (zh) 可信数字身份ctid网证解码算法
CN115344895A (zh) 可信数字身份ctid网证解码芯片及其设计方法
CN108416220B (zh) 一种访问控制方法及装置
CN115357947A (zh) 可信数字身份ctid网证数据获取的硬件实现方法和装置
JPS62233867A (ja) リ−ドオンリメモリ
JPH03278150A (ja) マイクロコンピュータ
JPH0644141A (ja) メモリ情報読出方式
JPS60211561A (ja) マイクロコンピユ−タ