JP2001237825A - 電子的安全部品 - Google Patents
電子的安全部品Info
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
- H04L9/0631—Substitution permutation network [SPN], i.e. cipher composed of a number of stages or rounds each involving linear and nonlinear transformations, e.g. AES algorithms
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- H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
- H04L9/0891—Revocation or update of secret information, e.g. encryption key update or rekeying
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- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/04—Masking or blinding
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- Y04—INFORMATION OR COMMUNICATION TECHNOLOGIES HAVING AN IMPACT ON OTHER TECHNOLOGY AREAS
- Y04S—SYSTEMS INTEGRATING TECHNOLOGIES RELATED TO POWER NETWORK OPERATION, COMMUNICATION OR INFORMATION TECHNOLOGIES FOR IMPROVING THE ELECTRICAL POWER GENERATION, TRANSMISSION, DISTRIBUTION, MANAGEMENT OR USAGE, i.e. SMART GRIDS
- Y04S40/00—Systems for electrical power generation, transmission, distribution or end-user application management characterised by the use of communication or information technologies, or communication or information technology specific aspects supporting them
- Y04S40/20—Information technology specific aspects, e.g. CAD, simulation, modelling, system security
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- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 バスを介して移動するデータ要素の同定する
ことを防止し、または、同定することを難しくする。 【解決手段】 クロック信号ＰＨＩの速度で、周辺装置
Ｐ１、Ｐ２、Ｐ３と中央処理装置ＣＰＵ間をデータ要素
が移動する、双方向バスＤＡＴＡ−ＢＵＳを備える電子
部品において、中央処理装置ＣＰＵと少なくとも１つの
周辺装置Ｐ１とがそれぞれ同一の秘密キーＫＥＹを用い
るデータ暗号化／解読セルＫｃｅｌｌを備え、前記秘密
キーの現在の値がクロック信号ＰＨＩと同期のランダム
信号Ｋｉｎから各セルの各クロックサイクルで独自に出
力され、一方向送信ラインでそれぞれのセルに印加され
る。
ことを防止し、または、同定することを難しくする。 【解決手段】 クロック信号ＰＨＩの速度で、周辺装置
Ｐ１、Ｐ２、Ｐ３と中央処理装置ＣＰＵ間をデータ要素
が移動する、双方向バスＤＡＴＡ−ＢＵＳを備える電子
部品において、中央処理装置ＣＰＵと少なくとも１つの
周辺装置Ｐ１とがそれぞれ同一の秘密キーＫＥＹを用い
るデータ暗号化／解読セルＫｃｅｌｌを備え、前記秘密
キーの現在の値がクロック信号ＰＨＩと同期のランダム
信号Ｋｉｎから各セルの各クロックサイクルで独自に出
力され、一方向送信ラインでそれぞれのセルに印加され
る。
Description
【０００１】
【発明が属する技術分野】本発明は電子的安全部品に関
する。本発明は取り扱いに注意を要する情報が処理され
る全てのアプリケーションに関する。この種の部品は特
にスマートカードにおいて、これらのカードの特定の用
途、例えばデータバンクへのアクセス、銀行業務の用途
またはテレビ、ガソリン販売または高速道路の料金所の
遠隔支払い用途に使用される。これらの部品は、不正な
目的のいかなるスパイ行為の試みからも保護すべき機密
データを処理しなくてはならない。これらの機密データ
は部品のデータバスを介して中央処理装置(プロセッサ)
とメモリ等の周辺装置との間を移動する。
する。本発明は取り扱いに注意を要する情報が処理され
る全てのアプリケーションに関する。この種の部品は特
にスマートカードにおいて、これらのカードの特定の用
途、例えばデータバンクへのアクセス、銀行業務の用途
またはテレビ、ガソリン販売または高速道路の料金所の
遠隔支払い用途に使用される。これらの部品は、不正な
目的のいかなるスパイ行為の試みからも保護すべき機密
データを処理しなくてはならない。これらの機密データ
は部品のデータバスを介して中央処理装置(プロセッサ)
とメモリ等の周辺装置との間を移動する。
【０００２】
【従来の技術】現在、こうした機密データ要素を発見す
るため種々の方法が実施できる。特に電子部品の外部か
ら分かる一物理的特性は、データバスを流れているデー
タの通過による電流のサインである。実際、データバス
は部品全体に取り回されているために大きな容量を有す
る。このため、出力インターフェースは、配線容量を充
放電するのに用いられる大電流を流せる大きさの３状態
選択スイッチを含む。データバスが８ビットデータバス
であるので、これは８つの大きなセレクタスイッチであ
り、バスにデータ要素を印加するのに活性化され、選択
切替中に大電流を消費する。
るため種々の方法が実施できる。特に電子部品の外部か
ら分かる一物理的特性は、データバスを流れているデー
タの通過による電流のサインである。実際、データバス
は部品全体に取り回されているために大きな容量を有す
る。このため、出力インターフェースは、配線容量を充
放電するのに用いられる大電流を流せる大きさの３状態
選択スイッチを含む。データバスが８ビットデータバス
であるので、これは８つの大きなセレクタスイッチであ
り、バスにデータ要素を印加するのに活性化され、選択
切替中に大電流を消費する。
【０００３】
【発明が解決しようとする課題】本発明の目的はバスを
介して移動するデータ要素の同定することを防止し、ま
たは同定することを難しくすることにある。本発明の目
的はデータ暗号化を用いて機密データの保護を改良する
ことにある。本発明の他の目的は、シリコン表面積、周
辺装置と中央処理装置間の接続ライン或いはデータ処理
時間に関してデータ暗号化を低コストで実施することに
ある。本発明の他の目的は、特別な設計の余分なコスト
がかからない簡単な方法で、あらゆるクラスの部品に適
用できるデータ暗号化システムを実行することにある。
介して移動するデータ要素の同定することを防止し、ま
たは同定することを難しくすることにある。本発明の目
的はデータ暗号化を用いて機密データの保護を改良する
ことにある。本発明の他の目的は、シリコン表面積、周
辺装置と中央処理装置間の接続ライン或いはデータ処理
時間に関してデータ暗号化を低コストで実施することに
ある。本発明の他の目的は、特別な設計の余分なコスト
がかからない簡単な方法で、あらゆるクラスの部品に適
用できるデータ暗号化システムを実行することにある。
【０００４】
【課題を解決するための手段】これら種々の技術的問題
に対する一解決方法が、本発明におけるある部品で見出
され、この部品の中央処理装置と周辺装置とが取り扱い
に注意を要するデータを処理しなくてはならず、このデ
ータはデータバスで受け取られ、或いは伝送される。中
央処理装置と周辺装置は、それぞれ暗号化／解読セルを
備え、このセルはそれぞれのセルで独自に同一の秘密キ
ーを各クロックサイクルで生成し、その秘密キーをその
クロックサイクル毎に受け取る、或いは伝送するデータ
要素に印加する。
に対する一解決方法が、本発明におけるある部品で見出
され、この部品の中央処理装置と周辺装置とが取り扱い
に注意を要するデータを処理しなくてはならず、このデ
ータはデータバスで受け取られ、或いは伝送される。中
央処理装置と周辺装置は、それぞれ暗号化／解読セルを
備え、このセルはそれぞれのセルで独自に同一の秘密キ
ーを各クロックサイクルで生成し、その秘密キーをその
クロックサイクル毎に受け取る、或いは伝送するデータ
要素に印加する。
【０００５】クロックサイクルが高レベルで始まる規則
を用いる場合、バスのデータ要素の書込みは低レベルの
とき実施され、バス上のデータ要素の読取りは立ち上り
エッジで行われる。従って、所定のクロックサイクルに
おいて、データ要素は送信側のセルによって生成される
秘密キーで暗号化でき、バスの書込期間でバスに送信さ
れ、この暗号化されたデータ要素は受信側によって読取
られ、このセルで独自に生成される秘密キーを用いて、
この受信側のセルで解読される。２つの独自に生成され
た秘密キーは同一であるという特徴を有する。こうし
て、本発明により、秘密キーは、すべてに印加される同
期式ランダム信号から各セルで独自に生成され、同一の
クロックサイクルにおいて、送信側より出力されたデー
タ要素の暗号化に使用され、暗号化されたこのデータ要
素の受信側での解読に使用される。
を用いる場合、バスのデータ要素の書込みは低レベルの
とき実施され、バス上のデータ要素の読取りは立ち上り
エッジで行われる。従って、所定のクロックサイクルに
おいて、データ要素は送信側のセルによって生成される
秘密キーで暗号化でき、バスの書込期間でバスに送信さ
れ、この暗号化されたデータ要素は受信側によって読取
られ、このセルで独自に生成される秘密キーを用いて、
この受信側のセルで解読される。２つの独自に生成され
た秘密キーは同一であるという特徴を有する。こうし
て、本発明により、秘密キーは、すべてに印加される同
期式ランダム信号から各セルで独自に生成され、同一の
クロックサイクルにおいて、送信側より出力されたデー
タ要素の暗号化に使用され、暗号化されたこのデータ要
素の受信側での解読に使用される。
【０００６】
【発明の実施の形態】本発明は、周辺装置と中央処理装
置との間をデータ要素がクロック信号の速度で移動す
る、双方向バスを備える電子部品であって、中央処理装
置と少なくとも１つの周辺装置とがそれぞれ同一の秘密
キーを用いるデータ暗号化／解読セルを備え、前記秘密
キーの現在の値が、一方向送信ラインでそれぞれのセル
に印加されるクロック信号と同期したランダム信号から
各クロックサイクル毎に各セルで独自に生成される電子
部品に関する。本発明の他の特徴および利点は、制限さ
れない態様で添付図面を参照にして、下記説明に詳細に
示されている。
置との間をデータ要素がクロック信号の速度で移動す
る、双方向バスを備える電子部品であって、中央処理装
置と少なくとも１つの周辺装置とがそれぞれ同一の秘密
キーを用いるデータ暗号化／解読セルを備え、前記秘密
キーの現在の値が、一方向送信ラインでそれぞれのセル
に印加されるクロック信号と同期したランダム信号から
各クロックサイクル毎に各セルで独自に生成される電子
部品に関する。本発明の他の特徴および利点は、制限さ
れない態様で添付図面を参照にして、下記説明に詳細に
示されている。
【０００７】
【実施例】図１は、本発明を適用できる電子的安全部品
の構成の一例を示す。この実施例において電子部品は特
にスマートカードタイプのアプリケーション用に設計さ
れている。その外部接続は２つのシリアル接続の入力／
出力パッド、外部クロック信号を受けるクロックパッド
ＣＬＫ、リセット信号ＲＳＴを受けるパッドおよびロジ
ック電源パッドＶｃｃおよびＧｎｄに限定される。
の構成の一例を示す。この実施例において電子部品は特
にスマートカードタイプのアプリケーション用に設計さ
れている。その外部接続は２つのシリアル接続の入力／
出力パッド、外部クロック信号を受けるクロックパッド
ＣＬＫ、リセット信号ＲＳＴを受けるパッドおよびロジ
ック電源パッドＶｃｃおよびＧｎｄに限定される。
【０００８】この部品の構成は、中央処理装置ＣＰＵと
周辺装置Ｐ１、Ｐ２、Ｐ３とを備え、これらはこの例で
は、それぞれ、例えばＥＥＰＲＯＭタイプの不揮発性メ
モリ、ＲＡＭタイプの作業メモリおよびＲＯＭタイプの
プログラムメモリを備える。
周辺装置Ｐ１、Ｐ２、Ｐ３とを備え、これらはこの例で
は、それぞれ、例えばＥＥＰＲＯＭタイプの不揮発性メ
モリ、ＲＡＭタイプの作業メモリおよびＲＯＭタイプの
プログラムメモリを備える。
【０００９】インターフェース回路ＩＮＴは、シリアル
入力／出力パッドとこの部品のパラレルバスとの間のイ
ンターフェースを構成し、このパラレルバスは中央処理
装置および周辺装置が接続されるアドレスバスＡＤ−Ｂ
ＵＳとデータバスＤＡＴＡ−ＢＵＳに細分される。
入力／出力パッドとこの部品のパラレルバスとの間のイ
ンターフェースを構成し、このパラレルバスは中央処理
装置および周辺装置が接続されるアドレスバスＡＤ−Ｂ
ＵＳとデータバスＤＡＴＡ−ＢＵＳに細分される。
【００１０】この構成ではまた、周辺装置に対するアク
セス制御用の回路ＣＡＰを有することになっており、こ
の回路はアドレスバスＡＤ−ＢＵＳから最上位ビットＡ
７〜Ａ５を受ける。この回路は部品の物理的にアドレス
指定可能な記憶領域の記憶領域割当テーブルを含み、特
にデコードされたアドレスの関数として、周辺装置Ｐ
１、Ｐ２、Ｐ３の選択信号Ｐ１−ｓｅｌ、Ｐ２−ｓｅｌ
およびＰ３−ｓｅｌを出力する。この例において、周辺
装置はアドレスバスから最下位ビットＡ５〜Ａ０のみを
受ける。
セス制御用の回路ＣＡＰを有することになっており、こ
の回路はアドレスバスＡＤ−ＢＵＳから最上位ビットＡ
７〜Ａ５を受ける。この回路は部品の物理的にアドレス
指定可能な記憶領域の記憶領域割当テーブルを含み、特
にデコードされたアドレスの関数として、周辺装置Ｐ
１、Ｐ２、Ｐ３の選択信号Ｐ１−ｓｅｌ、Ｐ２−ｓｅｌ
およびＰ３−ｓｅｌを出力する。この例において、周辺
装置はアドレスバスから最下位ビットＡ５〜Ａ０のみを
受ける。
【００１１】外部から受ける命令によって、中央処理装
置は制御信号ＣＴＬ、特に周辺装置に印加される読取り
／書込み信号ＲＷを出力する。最後にパッドＣＬＫは、
クロック信号ＰＨＩを出力し、このクロック信号は部品
の全ての回路に印加されるが、すなわち本実施例では中
央処理装置、周辺装置、インターフェース回路および周
辺装置のアクセス制御回路に印加される。
置は制御信号ＣＴＬ、特に周辺装置に印加される読取り
／書込み信号ＲＷを出力する。最後にパッドＣＬＫは、
クロック信号ＰＨＩを出力し、このクロック信号は部品
の全ての回路に印加されるが、すなわち本実施例では中
央処理装置、周辺装置、インターフェース回路および周
辺装置のアクセス制御回路に印加される。
【００１２】本発明では、部品の電流消費量の観察から
内部データバスＤＡＴＡ−ＢＵＳを介して移動するデー
タ要素の同定を防ぐことによって、この回路を安全にす
ることが考えられている。
内部データバスＤＡＴＡ−ＢＵＳを介して移動するデー
タ要素の同定を防ぐことによって、この回路を安全にす
ることが考えられている。
【００１３】図１の部品の構成を単純化して表した図２
に示されるように、暗号化／解読セルは中央処理装置お
よび周辺装置のそれぞれに配置され、これらはデータバ
スに取り扱いに注意を要するデータを読取りまたは書込
む、この例では周辺装置Ｐ１およびＰ２である。これら
のセルは図２においてＫｃｅｌｌCPU、ＫｃｅｌｌP1お
よびＫｃｅｌｌP2と参照される。本発明の電子部品は一
方向送信ライン上のクロック信号と同期するランダム信
号発生器ＫＩＮを備え、この信号を部品内の暗号化／解
読セルのそれぞれに印加する。これらのセルはそれぞれ
さらに、データバスＤＡＴＡ−ＢＵＳの入力／出力に接
続される。
に示されるように、暗号化／解読セルは中央処理装置お
よび周辺装置のそれぞれに配置され、これらはデータバ
スに取り扱いに注意を要するデータを読取りまたは書込
む、この例では周辺装置Ｐ１およびＰ２である。これら
のセルは図２においてＫｃｅｌｌCPU、ＫｃｅｌｌP1お
よびＫｃｅｌｌP2と参照される。本発明の電子部品は一
方向送信ライン上のクロック信号と同期するランダム信
号発生器ＫＩＮを備え、この信号を部品内の暗号化／解
読セルのそれぞれに印加する。これらのセルはそれぞれ
さらに、データバスＤＡＴＡ−ＢＵＳの入力／出力に接
続される。
【００１４】図３は、中央処理装置が周辺装置Ｐ１のデ
ータ要素を読み込む読み込み動作、それに続いて中央処
理装置が周辺装置にデータ要素を書込む書込み動作に対
応するタイミング図を示す。このタイミング図は本発明
の原理を示す。
ータ要素を読み込む読み込み動作、それに続いて中央処
理装置が周辺装置にデータ要素を書込む書込み動作に対
応するタイミング図を示す。このタイミング図は本発明
の原理を示す。
【００１５】このタイミング図は、ｃｙｃｌｅ１とｃｙ
ｃｌｅ２で参照される２つのクロックサイクル、同期ラ
ンダム信号ＫＩＮ、それぞれのセルで独自に計算される
秘密キーＫＥＹ、アドレスバスＡＤ−ＢＵＳ、周辺装置
Ｐ１の選択信号Ｐ１−ｓｅｌ、（一般的に）低レベルが
書込みコマンドに対応して高レベルが読取りコマンドに
対応している読取り／書込み制御信号ＲＷおよびデータ
バスＤＡＴＡ−ＢＵＳを示す。
ｃｌｅ２で参照される２つのクロックサイクル、同期ラ
ンダム信号ＫＩＮ、それぞれのセルで独自に計算される
秘密キーＫＥＹ、アドレスバスＡＤ−ＢＵＳ、周辺装置
Ｐ１の選択信号Ｐ１−ｓｅｌ、（一般的に）低レベルが
書込みコマンドに対応して高レベルが読取りコマンドに
対応している読取り／書込み制御信号ＲＷおよびデータ
バスＤＡＴＡ−ＢＵＳを示す。
【００１６】図示の第１のクロックサイクル（ｃｙｃｌ
ｅ１）について考えると、対応する秘密キーの値はＫＥ
Ｙ0で、本実施例では０である新たに入力されたランダ
ム信号ＫＩＮの値から各セルで独自に計算される。
ｅ１）について考えると、対応する秘密キーの値はＫＥ
Ｙ0で、本実施例では０である新たに入力されたランダ
ム信号ＫＩＮの値から各セルで独自に計算される。
【００１７】周辺装置Ｐ１が、アドレスバスＡＤ−ＢＵ
Ｓに印加されるアドレスの読取りモード（ＲＷが高レベ
ル）で選択される（Ｐ１−ｓｅｌが高レベル）。周辺装
置Ｐ１のセルＫｃｅｌｌP1は、バス上に、このアドレス
で読取られるデータ要素を出力するが、このデータ要素
はこのセルＫｃｅｌｌP1によって独自に計算される秘密
キーＫＥＹ0の現在の値で暗号化される。このデータ要
素はクロック信号ｃｙｃｌｅ１が低レベルのときにバス
上を伝送される。暗号化されたデータ要素は、クロック
信号ｃｙｃｌｅ１の立ち上りエッジでの中央処理装置Ｃ
ＰＵの入力レジスタに記憶され、このセルＫｃｅｌｌ
CPUによって独自に計算される秘密キーの現在の値ＫＥ
Ｙ0を用いてセルＫｃｅｌｌCPUによって解読される。
Ｓに印加されるアドレスの読取りモード（ＲＷが高レベ
ル）で選択される（Ｐ１−ｓｅｌが高レベル）。周辺装
置Ｐ１のセルＫｃｅｌｌP1は、バス上に、このアドレス
で読取られるデータ要素を出力するが、このデータ要素
はこのセルＫｃｅｌｌP1によって独自に計算される秘密
キーＫＥＹ0の現在の値で暗号化される。このデータ要
素はクロック信号ｃｙｃｌｅ１が低レベルのときにバス
上を伝送される。暗号化されたデータ要素は、クロック
信号ｃｙｃｌｅ１の立ち上りエッジでの中央処理装置Ｃ
ＰＵの入力レジスタに記憶され、このセルＫｃｅｌｌ
CPUによって独自に計算される秘密キーの現在の値ＫＥ
Ｙ0を用いてセルＫｃｅｌｌCPUによって解読される。
【００１８】図示の第２のクロックサイクル（ｃｙｃｌ
ｅ２）について考えると、対応する秘密キーの値はＫＥ
Ｙ1で、本実施例では１である新たに入力されたランダ
ム信号ＫＩＮの値から各セルで独自に計算される。
ｅ２）について考えると、対応する秘密キーの値はＫＥ
Ｙ1で、本実施例では１である新たに入力されたランダ
ム信号ＫＩＮの値から各セルで独自に計算される。
【００１９】周辺装置Ｐ１が、アドレスバスＡＤ−ＢＵ
Ｓに印加されるアドレスの書込モード（ＲＷが低レベ
ル）で選択される（Ｐ１−ｓｅｌが高レベル）。中央処
理装置のセルＫｃｅｌｌCPUは、バス上に、このアドレ
スに書込まれるデータ要素を出力するが、このデータ要
素はこのセルＫｃｅｌｌCPUによって独自に計算される
秘密キーの現在の値ＫＥＹ1を用いて暗号化される。こ
のデータ要素はクロック信号ｃｙｃｌｅ２が低レベルの
ときにバス上を伝送される。暗号化されたデータ要素
は、クロック信号ｃｙｃｌｅ２の立ち上りエッジで周辺
装置Ｐ１の入力レジスタに記憶され、このセルＫｃｅｌ
ｌP1によって独自に計算される秘密キーの現在の値ＫＥ
Ｙ1を用いてセルＫｃｅｌｌP1によって解読される。
Ｓに印加されるアドレスの書込モード（ＲＷが低レベ
ル）で選択される（Ｐ１−ｓｅｌが高レベル）。中央処
理装置のセルＫｃｅｌｌCPUは、バス上に、このアドレ
スに書込まれるデータ要素を出力するが、このデータ要
素はこのセルＫｃｅｌｌCPUによって独自に計算される
秘密キーの現在の値ＫＥＹ1を用いて暗号化される。こ
のデータ要素はクロック信号ｃｙｃｌｅ２が低レベルの
ときにバス上を伝送される。暗号化されたデータ要素
は、クロック信号ｃｙｃｌｅ２の立ち上りエッジで周辺
装置Ｐ１の入力レジスタに記憶され、このセルＫｃｅｌ
ｌP1によって独自に計算される秘密キーの現在の値ＫＥ
Ｙ1を用いてセルＫｃｅｌｌP1によって解読される。
【００２０】本発明の暗号化／解読セルＫｃｅｌｌの一
般的なブロック図が図４に示される。このセルは、暗号
化と解読の両方に用いられる秘密キーの現在の値を独自
に計算するものである。
般的なブロック図が図４に示される。このセルは、暗号
化と解読の両方に用いられる秘密キーの現在の値を独自
に計算するものである。
【００２１】セルＫｃｅｌｌは暗号化および解読用の秘
密キーＫＥＹを出力するレジスタＫＥＹＲＥＧを有す
る。このレジスタは、クロック信号ＰＨＩによって順序
付けられ、クロック信号ＰＨＩと同期して入力にランダ
ムデータ信号ＫＩＮを受けるｎステージのシフトレジス
タである。レジスタＫＥＹＲＥＧは現在のクロックサイ
クルのための秘密キーの現在の値ＫＥＹを出力し、この
値はランダム信号ＫＩＮの最新のｎ個の値の多項式関数
である。秘密キーは各クロックサイクルにおいて新しい
ランダムな値をとる。
密キーＫＥＹを出力するレジスタＫＥＹＲＥＧを有す
る。このレジスタは、クロック信号ＰＨＩによって順序
付けられ、クロック信号ＰＨＩと同期して入力にランダ
ムデータ信号ＫＩＮを受けるｎステージのシフトレジス
タである。レジスタＫＥＹＲＥＧは現在のクロックサイ
クルのための秘密キーの現在の値ＫＥＹを出力し、この
値はランダム信号ＫＩＮの最新のｎ個の値の多項式関数
である。秘密キーは各クロックサイクルにおいて新しい
ランダムな値をとる。
【００２２】前記のレジスタはフィードバックシフトレ
ジスタであるのが好ましい。つまりこのレジスタは組み
合わせ論理ゲートを有し、あるステージの出力ビットを
レジスタの他のステージの入力に印加する。このことに
よって知られている方法で重要な多項式関数を得ること
が可能になる。好ましくは、既約多項式関数を生成する
ように選択され、暗号の抵抗性を向上させることがよ
い。
ジスタであるのが好ましい。つまりこのレジスタは組み
合わせ論理ゲートを有し、あるステージの出力ビットを
レジスタの他のステージの入力に印加する。このことに
よって知られている方法で重要な多項式関数を得ること
が可能になる。好ましくは、既約多項式関数を生成する
ように選択され、暗号の抵抗性を向上させることがよ
い。
【００２３】セルＫｃｅｌｌは、セルのレジスタＫＥＹ
ＲＥＧによって出力された秘密キーＫＥＹが印加される
暗号化モジュールＡと解読モジュールＢを有する。本実
施例においては、暗号化モジュールで実施される数学的
関数がＸＯＲ関数であり、この関数は解読モジュールに
適用される関数にもなり、実施が容易であるという特徴
を特に有する。
ＲＥＧによって出力された秘密キーＫＥＹが印加される
暗号化モジュールＡと解読モジュールＢを有する。本実
施例においては、暗号化モジュールで実施される数学的
関数がＸＯＲ関数であり、この関数は解読モジュールに
適用される関数にもなり、実施が容易であるという特徴
を特に有する。
【００２４】暗号化モジュールＡはとりわけ、セルＫｃ
ｅｌｌが配置される回路からの内部データ要素Ｄｏｕｔ
およびレジスタで独自に出力される秘密キーＫＥＹを受
ける。出力で、このモジュールは、回路の出力インター
フェースを介してデータバスＤＡＴＡ−ＢＵＳに印加さ
れる暗号化データ要素を伝達するが、出力インターフェ
ースは制御インバータ記号で図面に示される。
ｅｌｌが配置される回路からの内部データ要素Ｄｏｕｔ
およびレジスタで独自に出力される秘密キーＫＥＹを受
ける。出力で、このモジュールは、回路の出力インター
フェースを介してデータバスＤＡＴＡ−ＢＵＳに印加さ
れる暗号化データ要素を伝達するが、出力インターフェ
ースは制御インバータ記号で図面に示される。
【００２５】解読モジュールＢはデータバスからのデー
タ要素およびレジスタによって独自に出力された秘密キ
ーＫＥＹを受ける。出力において、このモジュールは解
読されたデータ要素Ｄｉｎを出力する。
タ要素およびレジスタによって独自に出力された秘密キ
ーＫＥＹを受ける。出力において、このモジュールは解
読されたデータ要素Ｄｉｎを出力する。
【００２６】図５に示される１つの改良例において、中
央処理装置の暗号化／解読セルは、前述の要素に加え
て、秘密キーＫＥＹまたは暗号化動作の無効値に対応す
る無効キーＫＮのいずれかを暗号化および解読モジュー
ルに適用するのに用いられる条件付き回路を備える。本
実施例のＸＯＲ動作において、この無効値はゼロであ
る。
央処理装置の暗号化／解読セルは、前述の要素に加え
て、秘密キーＫＥＹまたは暗号化動作の無効値に対応す
る無効キーＫＮのいずれかを暗号化および解読モジュー
ルに適用するのに用いられる条件付き回路を備える。本
実施例のＸＯＲ動作において、この無効値はゼロであ
る。
【００２７】この改良例は、部品のデータバスに接続さ
れた全ての回路に対して暗号化／解読セルが動作するの
を防止し、保護すべきデータ要素を取り扱う回路に対し
てのみこれらのセルが動作するのに用いられる。従っ
て、この種の周辺装置のアドレスをデコードするたび
に、周辺装置（図１及び２に示される）へのアクセスの
ための制御回路ＰＡＣが暗号化許可信号ＳＣＲＡＭＢＬ
Ｅを中央処理装置ＣＰＵに出力するようになっている。
実際には、このアクセス制御回路はこの情報をその物理
的アドレス割当テーブルで見出す。
れた全ての回路に対して暗号化／解読セルが動作するの
を防止し、保護すべきデータ要素を取り扱う回路に対し
てのみこれらのセルが動作するのに用いられる。従っ
て、この種の周辺装置のアドレスをデコードするたび
に、周辺装置（図１及び２に示される）へのアクセスの
ための制御回路ＰＡＣが暗号化許可信号ＳＣＲＡＭＢＬ
Ｅを中央処理装置ＣＰＵに出力するようになっている。
実際には、このアクセス制御回路はこの情報をその物理
的アドレス割当テーブルで見出す。
【００２８】本実施例のではアクセス制御回路で出力さ
れる情報ＳＣＲＡＭＢＬＥは、図１及び２に示される典
型的な構成において、中央処理装置の外側に配置され
る。これは限定されるものではない。情報ＳＣＲＡＭＢ
ＬＥは、より一般的には部品のアドレスデコーディング
回路によって出力される。
れる情報ＳＣＲＡＭＢＬＥは、図１及び２に示される典
型的な構成において、中央処理装置の外側に配置され
る。これは限定されるものではない。情報ＳＣＲＡＭＢ
ＬＥは、より一般的には部品のアドレスデコーディング
回路によって出力される。
【００２９】本発明の改良例によるセルＫｃｅｌｌCPU
の条件付回路は、秘密キーＫＥＹと無効キーＫＮを入力
で受けるマルチプレクサＭＵＸを備える。出力におい
て、この条件付回路は、暗号許可信号ＳＣＲＡＭＢＬＥ
によって選択されたキーを出力し、このキーはこのセル
ＫｃｅｌｌCPUの暗号化および解読モジュールへ印加さ
れる。
の条件付回路は、秘密キーＫＥＹと無効キーＫＮを入力
で受けるマルチプレクサＭＵＸを備える。出力におい
て、この条件付回路は、暗号許可信号ＳＣＲＡＭＢＬＥ
によって選択されたキーを出力し、このキーはこのセル
ＫｃｅｌｌCPUの暗号化および解読モジュールへ印加さ
れる。
【００３０】図６は、本発明の暗号化／解読セルのさら
に詳細な図を示す。８ビットデータバスの場合、秘密キ
ーは少なくとも同じビット数を含んでいなくてはならな
い。レジスタＫＥＹＲＥＧは８ステージで、Ｋ０〜Ｋ７
で参照される８個の秘密キービットを出力する。これら
の８個のデータビットはそれぞれ、暗号化モジュールＡ
および解読モジュールＢにおいて、対応するＸＯＲゲー
トに印加されるが、各ＸＯＲゲートはその入力で暗号化
または解読されるデータの同じ桁のデータビットを受け
る。これらのモジュールは１ビットにつき１個の８個の
ＸＯＲゲートを備える。
に詳細な図を示す。８ビットデータバスの場合、秘密キ
ーは少なくとも同じビット数を含んでいなくてはならな
い。レジスタＫＥＹＲＥＧは８ステージで、Ｋ０〜Ｋ７
で参照される８個の秘密キービットを出力する。これら
の８個のデータビットはそれぞれ、暗号化モジュールＡ
および解読モジュールＢにおいて、対応するＸＯＲゲー
トに印加されるが、各ＸＯＲゲートはその入力で暗号化
または解読されるデータの同じ桁のデータビットを受け
る。これらのモジュールは１ビットにつき１個の８個の
ＸＯＲゲートを備える。
【００３１】この図は、シフトタイプのフィードバック
レジスタＫＥＹＲＥＧの典型的実施例を示す。参照番号
Ｅ０〜Ｅ７は、それぞれ秘密キーのビットＫ７〜Ｋ０を
出力するレジスタの各ステージを示す。これらのステー
ジは、知られている方法では、Ｄタイプフリップフロッ
プ回路である。
レジスタＫＥＹＲＥＧの典型的実施例を示す。参照番号
Ｅ０〜Ｅ７は、それぞれ秘密キーのビットＫ７〜Ｋ０を
出力するレジスタの各ステージを示す。これらのステー
ジは、知られている方法では、Ｄタイプフリップフロッ
プ回路である。
【００３２】図示された典型的な実施例では、ステージ
Ｅ０の入力は、レジスタの最終ステージＥ７によって出
力されたビットＫ０とランダム信号ＫＩＮとをＸＯＲゲ
ートで組み合わせた信号を受け、出力においてビットＫ
７を出力する。ステージＥ１の入力はビットＫ０とビッ
トＫ７とをＸＯＲゲートで組み合わせて受ける。出力に
は、ビットＫ６を出力する。ステージＥ２、Ｅ３および
Ｅ４は、入力において前ステージで出力されたビットを
受け、出力においてそれぞれビットＫ５、Ｋ４およびＫ
３を出力する。ステージＥ５は、ＸＯＲゲートでビット
Ｋ０と組み合わされたビットＫ３を入力で受け、出力に
おいてビットＫ２を出力する。ステージＥ６は、ＸＯＲ
ゲートでビットＫ０と組み合わされたビットＫ２を入力
で受け、出力においてビットＫ１を出力する。ステージ
Ｅ７は、ビットＫ１を入力で受け、出力においてＫ０を
出力する。
Ｅ０の入力は、レジスタの最終ステージＥ７によって出
力されたビットＫ０とランダム信号ＫＩＮとをＸＯＲゲ
ートで組み合わせた信号を受け、出力においてビットＫ
７を出力する。ステージＥ１の入力はビットＫ０とビッ
トＫ７とをＸＯＲゲートで組み合わせて受ける。出力に
は、ビットＫ６を出力する。ステージＥ２、Ｅ３および
Ｅ４は、入力において前ステージで出力されたビットを
受け、出力においてそれぞれビットＫ５、Ｋ４およびＫ
３を出力する。ステージＥ５は、ＸＯＲゲートでビット
Ｋ０と組み合わされたビットＫ３を入力で受け、出力に
おいてビットＫ２を出力する。ステージＥ６は、ＸＯＲ
ゲートでビットＫ０と組み合わされたビットＫ２を入力
で受け、出力においてビットＫ１を出力する。ステージ
Ｅ７は、ビットＫ１を入力で受け、出力においてＫ０を
出力する。
【００３３】図７は典型的なランダム信号ＫＩＮの発生
器ＫＥＹＧＥＮを表す。この実施例において、発生器
は、クロック信号ＰＨＩによって同期されるフリップフ
ロップ回路ＢＳのＤ入力に印加されるランダムクロック
信号を出力する疑似ランダム発生器を備える。このフリ
ップフロップ回路はクロック入力でクロック信号ＰＨＩ
を受け、そのＱ出力でクロック信号ＰＨＩと同期したラ
ンダム信号ＫＩＮを出力する。
器ＫＥＹＧＥＮを表す。この実施例において、発生器
は、クロック信号ＰＨＩによって同期されるフリップフ
ロップ回路ＢＳのＤ入力に印加されるランダムクロック
信号を出力する疑似ランダム発生器を備える。このフリ
ップフロップ回路はクロック入力でクロック信号ＰＨＩ
を受け、そのＱ出力でクロック信号ＰＨＩと同期したラ
ンダム信号ＫＩＮを出力する。
【００３４】原理的には、この一方向ラインのキャパシ
タンスが実際に非常に小さいため、同期ランダム信号Ｋ
ＩＮの伝送線の切替動作から生ずる部品の電力消費量を
観察することによってランダム信号の取る値を決定する
ことは非常に難しい。しかし、本発明の一改良例では、
同期ランダム信号の発生器が、この伝送線の選択切替動
作による消費量をマスキングするための回路ＣＭＣを備
えるようになっている。実施例において、この回路ＣＭ
Ｃはフリップフロップ回路ＢＳと伝送線との間に接続さ
れている。
タンスが実際に非常に小さいため、同期ランダム信号Ｋ
ＩＮの伝送線の切替動作から生ずる部品の電力消費量を
観察することによってランダム信号の取る値を決定する
ことは非常に難しい。しかし、本発明の一改良例では、
同期ランダム信号の発生器が、この伝送線の選択切替動
作による消費量をマスキングするための回路ＣＭＣを備
えるようになっている。実施例において、この回路ＣＭ
Ｃはフリップフロップ回路ＢＳと伝送線との間に接続さ
れている。
【００３５】効果の程度が様々な、異なる消費量マスキ
ング回路がある。典型的な限定されない実施例が図５に
示される。この実施例は２個のＤタイプフリップフロッ
プ回路Ｂ１およびＢ２を有する。第１のフリップフロッ
プ回路Ｂ１は、データ入力として同期化フリップフロッ
プ回路ＢＳのＱ出力と、クロック入力としてバスからの
クロック信号ＰＨＩを受ける。Ｑ出力はインターフェー
ス要素（ドライバ）Ｉ１で伝送線に接続される。フリッ
プフロップ回路Ｂ１の相補的な／Ｑ出力は、その出力Ｓ
が第２フリップフロップ回路Ｂ２のデータ入力に印加さ
れる組み合わせ回路に印加される。この第２フリップフ
ロップ回路Ｂ２のＱ出力は、キャパシタンスが発生器Ｋ
ＥＹＧＥＮの出力インターフェースＩ１で認識される伝
送線の寄生キャパシタンスＣＫに対応するコンデンサＣ
ＫＮに接続される。
ング回路がある。典型的な限定されない実施例が図５に
示される。この実施例は２個のＤタイプフリップフロッ
プ回路Ｂ１およびＢ２を有する。第１のフリップフロッ
プ回路Ｂ１は、データ入力として同期化フリップフロッ
プ回路ＢＳのＱ出力と、クロック入力としてバスからの
クロック信号ＰＨＩを受ける。Ｑ出力はインターフェー
ス要素（ドライバ）Ｉ１で伝送線に接続される。フリッ
プフロップ回路Ｂ１の相補的な／Ｑ出力は、その出力Ｓ
が第２フリップフロップ回路Ｂ２のデータ入力に印加さ
れる組み合わせ回路に印加される。この第２フリップフ
ロップ回路Ｂ２のＱ出力は、キャパシタンスが発生器Ｋ
ＥＹＧＥＮの出力インターフェースＩ１で認識される伝
送線の寄生キャパシタンスＣＫに対応するコンデンサＣ
ＫＮに接続される。
【００３６】組み合わせ回路は、本実施例において、同
期化フリップフロップ回路および第２フリップフロップ
回路のＱ出力を入力として受ける第１のＯＲゲートと、
第１のゲートの出力および第１のフリップフロップ回路
Ｂ１の相補出力／Ｑを入力として受ける第２のＯＲゲー
トを有する。この種の組み合わせ回路を用いて、相補的
移行がフリップフロップ回路Ｂ１とＢ２で得られ、信号
ＫＩＮの伝送によるのと同じ電力消費が各クロックサイ
クルで観察される。
期化フリップフロップ回路および第２フリップフロップ
回路のＱ出力を入力として受ける第１のＯＲゲートと、
第１のゲートの出力および第１のフリップフロップ回路
Ｂ１の相補出力／Ｑを入力として受ける第２のＯＲゲー
トを有する。この種の組み合わせ回路を用いて、相補的
移行がフリップフロップ回路Ｂ１とＢ２で得られ、信号
ＫＩＮの伝送によるのと同じ電力消費が各クロックサイ
クルで観察される。
【００３７】本発明の最後の改良例では、中央処理装置
が暗号化活性信号ＥＮＥＮＣＲＹＰＴを活性にした後に
のみ、ランダム信号ＫＩＮが伝送線上を伝送されること
になっている。これは、単にフリップフロップ回路を強
制的にリセットすることによって実施できる。図７は、
ゼロで活性状態の部品のリセット信号ＲＳＴおよび許可
信号ＥＮ−ＥＮＣＲＹＰＴを入力として受けるＡＮＤ型
論理ゲートを示す。この許可信号はデフォルトではゼロ
である。設定後、許可信号がゼロにある限り、フリップ
フロップ回路Ｂ１およびＢ２はゼロに設定され、伝送線
はゼロに設定される。中央処理装置によって１に設定さ
れると、ランダム信号が送られる。
が暗号化活性信号ＥＮＥＮＣＲＹＰＴを活性にした後に
のみ、ランダム信号ＫＩＮが伝送線上を伝送されること
になっている。これは、単にフリップフロップ回路を強
制的にリセットすることによって実施できる。図７は、
ゼロで活性状態の部品のリセット信号ＲＳＴおよび許可
信号ＥＮ−ＥＮＣＲＹＰＴを入力として受けるＡＮＤ型
論理ゲートを示す。この許可信号はデフォルトではゼロ
である。設定後、許可信号がゼロにある限り、フリップ
フロップ回路Ｂ１およびＢ２はゼロに設定され、伝送線
はゼロに設定される。中央処理装置によって１に設定さ
れると、ランダム信号が送られる。
【００３８】同期ランダム信号の発生器の２つの改良
点、すなわち消費量のマスキングおよび暗号化を可能に
することは互いに独立して実施できる。このため、ある
部品では、これらの改良点の一方のみを実施することも
可能である。このために、暗号化の許可に関する改良点
は、例えば同期ランダム信号ＫＩＮおよび活性信号ＥＮ
−ＥＮＣＲＹＰＴを入力として受け、伝送線の出力に接
続されるＡＮＤ論理ゲートを用いて回路のマスキングと
は別に実施できる。
点、すなわち消費量のマスキングおよび暗号化を可能に
することは互いに独立して実施できる。このため、ある
部品では、これらの改良点の一方のみを実施することも
可能である。このために、暗号化の許可に関する改良点
は、例えば同期ランダム信号ＫＩＮおよび活性信号ＥＮ
−ＥＮＣＲＹＰＴを入力として受け、伝送線の出力に接
続されるＡＮＤ論理ゲートを用いて回路のマスキングと
は別に実施できる。
【００３９】本発明による暗号化／解読セルの使用によ
り、取り扱いに注意を要するデータの有効な保護ができ
るようになる。この保護は、部品の設計、実施および処
理時間がほとんどかからない。特に設計は、全ての周辺
装置で同一の暗号化／解読セルのユーザーによって容易
になっている。中央処理装置の暗号化／解読セルは、暗
号化許可オプションを備え、このために全ての周辺装置
にセルを埋め込む必要がなくなる。ランダム信号発生器
は、２つの具体的なオプションを有する。１つは消費量
のマスキングオプションであり、もう１つは暗号化／解
読活性オプションである。
り、取り扱いに注意を要するデータの有効な保護ができ
るようになる。この保護は、部品の設計、実施および処
理時間がほとんどかからない。特に設計は、全ての周辺
装置で同一の暗号化／解読セルのユーザーによって容易
になっている。中央処理装置の暗号化／解読セルは、暗
号化許可オプションを備え、このために全ての周辺装置
にセルを埋め込む必要がなくなる。ランダム信号発生器
は、２つの具体的なオプションを有する。１つは消費量
のマスキングオプションであり、もう１つは暗号化／解
読活性オプションである。
【図１】図１は、本発明を適用できる電子部品の典型的
構成を示す。
構成を示す。
【図２】図２は、本発明の電子部品の単純化した構成を
示す。
示す。
【図３】図３は、図２に示される電子部品のデータおよ
び制御信号の典型的タイミング図である。
び制御信号の典型的タイミング図である。
【図４】図４は、本発明の暗号化／解読セルのブロック
図である。
図である。
【図５】図５は中央処理装置に適用できる、本発明の改
良点に従って条件付回路を備える暗号化／解読セルを示
す。
良点に従って条件付回路を備える暗号化／解読セルを示
す。
【図６】図６はセルの暗号化および解読手段の詳細な図
である。
である。
【図７】図７は本発明で使用できる同期のランダム信号
発生器のブロック図である。
発生器のブロック図である。
ＣＰＵ 中央処理装置 Ｐ１，Ｐ２，Ｐ３ 周辺装置 ＡＤＤ−ＢＵＳ アドレスバス ＤＡＴＡ−ＢＵＳ データバス ＲＷ 読取／書取信号 ＣＴＬ 制御信号 ＰＨＩ クロック信号 ＫＩＮ ランダム信号発生器 ＫＥＹ 秘密キー ＫＥＹＲＥＧ レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローラン スゥルジャン フランス国 13090 エク サン プロヴ ァンス アヴニュ フェルナン バヌワ １
Claims (11)
- 【請求項１】 周辺装置と中央処理装置との間をデータ
要素がクロック信号の速度で移動する、双方向バスを備
える電子部品であって、中央処理装置と少なくとも１つ
の周辺装置とがそれぞれ同一の秘密キーを用いるデータ
暗号化／解読セルを備え、前記秘密キーの現在の値が、
一方向送信ラインでそれぞれのセルに印加されるクロッ
ク信号と同期したランダム信号から各クロックサイクル
毎に各セルで独自に生成されることを特徴とする電子部
品。 - 【請求項２】 前記各セルがシフトレジスタを備え、こ
のシフトレジスタが前記同期ランダム信号をデータ入力
として、クロック信号をクロック入力として受け、各ク
ロックサイクル毎に秘密キーの現在の値を出力すること
を特徴とする請求項１に記載の電子部品。 - 【請求項３】 前記シフトレジスタがフィードバック型
のものであることを特徴とする請求項２に記載の電子部
品。 - 【請求項４】 レジスタの対応する多項式関数が既約で
あることを特徴とする請求項３に記載の電子部品。 - 【請求項５】 前記各暗号化／解読セルが、入力として
秘密キーの現在のテーブルおよびバスに伝送されるデー
タ要素を受け、出力で暗号化されたデータ要素を出力す
る暗号化モジュールと、入力として秘密キーの現在の値
とバスから受けたデータ要素を受け、出力で解読データ
要素を出力する解読モジュールを備えることを特徴とす
る請求項１〜４のいずれか一項に記載の電子部品。 - 【請求項６】 前記中央処理装置の各暗号化／解読セル
が条件付回路を備え、粉の回路が前記電子部品のアドレ
スをデコードする回路によって出力される暗号化許可信
号に従って、前記暗号化モジュールおよび解読モジュー
ルに秘密キーまたは無効キーの現在の値を印加すること
を特徴とする請求項５に記載の電子部品。 - 【請求項７】 前記暗号化モジュールおよび解読モジュ
ールが、同一の数学的関数を用いることを特徴請求項５
または６に記載の電子部品。 - 【請求項８】 前記同期ランダム信号の発生器が電力消
費マスキング回路を備えることを特徴とする請求項１〜
７のいずれか一項に記載の電子部品。 - 【請求項９】 前記同期ランダム信号発生器がＤ型フリ
ップフロップ回路を備え、このＤ型フリップフロップ回
路が入力としてランダムバイナリ信号を、クロック入力
にバスからのクロック信号を受け、出力に同期ランダム
信号を出力し、電力消費マスキング回路が前記フリップ
フロップ回路の出力と伝送線の間に接続されていること
を特徴とする請求項８に記載の電子部品。 - 【請求項１０】 前記同期ランダム信号の伝送線が中央
処理装置によってデフォルトでゼロに設定され、この信
号の発生器が前記の同期ランダム信号を中央処理装置が
制御信号を活性にした後にのみ伝送線に伝送する論理回
路を備えることを特徴とする請求項１〜９のいずれか一
項に記載の電子部品。 - 【請求項１１】 請求項１〜１０のいずれかに記載の電
子部品を備えるシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9915115A FR2801751B1 (fr) | 1999-11-30 | 1999-11-30 | Composant electronique de securite |
| FR9915115 | 1999-11-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001237825A true JP2001237825A (ja) | 2001-08-31 |
Family
ID=9552750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000366035A Ceased JP2001237825A (ja) | 1999-11-30 | 2000-11-30 | 電子的安全部品 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7319758B2 (ja) |
| EP (1) | EP1107503B1 (ja) |
| JP (1) | JP2001237825A (ja) |
| DE (1) | DE60030074T2 (ja) |
| FR (1) | FR2801751B1 (ja) |
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| EP2562265A1 (en) | 2011-08-22 | 2013-02-27 | Lead Discovery Center GmbH | Susceptibility to selective CDK9 inhibitors |
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