CN100561443C - 用于对集成电路中的单元内容进行加扰的方法及装置 - Google Patents

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Abstract

本发明提供一种用于加扰一顺序单元中的数据的系统。所述顺序单元是配置用以自一数据总线接收所述数据。一加扰单元与所述顺序单元及所述数据总线相耦合。所述加扰单元是配置用以从所述数据总线接收一加扰单元输入，并产生与所述加扰单元输入不同的一加扰单元输出。所述加扰单元输出被传输至所述顺序单元。一解扰单元与所述顺序单元相耦合并配置用以从所述顺序单元接收一解扰单元输入，并产生与所述解扰单元输入不同的一解扰单元输出。所述解扰单元输出与所述加扰单元输入相等。

Description

用于对集成电路中的单元内容进行加扰的方法及装置
技术领域
本发明一般而言涉及顺序逻辑单元内容，具体来说，涉及保护微控制器中的寄存器内容。
背景技术
为发现制造缺陷，通常对集成电路(IC)进行测试，并且所采用的所述测试其中的一是扫描测试。集成电路存在的一问题是保护敏感的寄存器内容。寄存器可由顺序逻辑单元组成，且每一顺序逻辑单元均可扫描。扫描方法非常有效，却提供了一种观看集成电路的许多网络或寄存器的逻辑值的容易方法。在所述电路操作一段时期后，便有可能采用所述扫描测试来下载每一寄存器的内容。当某些寄存器包含来自(例如)密码算法密钥的敏感信息或用于特殊数字滤波器的参数或欲多少受到保护的其它数值时，会出现一问题。
在某些应用中，例如安全微控制器及智能卡，扫描测试是不可使用的，或它们将扫描方法与内置扫描向量产生器及签章分析器模块结合使用，以便即使扫描链输入及输出未出现在所述电路的顶层插针上，除了可找到缺陷外，不能从所述集成电路的所述插针中下载任何东西。
对于芯片上及芯片外存储器阵列，例如静态随机存取存储器(Static RAM)或闪存，在执行写入存取时，可使用密码算法来加扰数据，而在读取时可使用解扰算法来解扰数据。保护此存储器内容的方法通常专门用于存储器阵列，这是因为这些方法在欲施加至预先特征化的单元类型(通常为外围设备的配置寄存器或数字滤波器状况/结果/参数变量)的顺序组件的门数方面甚为复杂。此外，存储器阵列内容不能通过扫描测试方法来下载，而预先特征化类型的顺序单元能够通过扫描测试方法来下载。
图1为说明一现有技术的简化微控制器及扫描链系统的示意图。微控制器100包括耦合至存储器104的微处理器102。地址译码器106为存储器104及外围设备108接收并译码来自微处理器102的地址。当地址译码器106传输位于存储器选择112及外围选择114上的选择信息时，地址译码器106及外围设备108会接收地址总线110上的地址。数据通过数据总线116在微处理器102、存储器104及外围设备108之间传输。一读取或一写入信号通过读取/写入信号117在微处理器102与存储器104及外围设备108之间传输。微控制器100接收时钟信号118及复位信号120。输入122包括(例如)定时器触发器及通用异步接收器/发射器(UART)输入数据，而输出124则包括(例如)UART发射器输出数据。
外围设备108可为功能逻辑，例如UART、密码处理、数字信号处理(DSP)及数字滤波。
扫描链系统126连接至微控制器100。所述图式中使用虚线说明与扫描链系统126有关的信号的路径，而实线代表跟随非扫描链电路的信号的路径。微控制器100接收扫描链控制128上的一扫描链控制信号及扫描链输入130上的数据。微控制器100在扫描链输出132上向扫描链系统126传输数据。在微控制器100内部，微处理器102在扫描链134上向外围设备108传输控制及数据信息。来自扫描链输入的输出决定外围设备108是否具有制造缺陷。
图2是一说明来自图1的外围设备108的一更详细现有技术范例的示意图。图2中，外围设备108包括地址子译码器200、配置寄存器202及处理逻辑204。外围设备108的输入包括外围选择114、读取/写入信号117、地址总线110、时钟118及数据总线116。扫描链控制128及扫描链输入130沿扫描链134(图2中未显示，见图1)传输至外围设备108。
在正常操作中，地址子译码器200自微处理器102及地址译码器106接收信号。地址子译码器200沿允许写入线206传输一写入允许信号至已选定的多路复用器208。当一多路复用器接收一写入允许信号时，其选自通过数据总线116可用的输入并也选自诸如一扫描D正反器(SDFF)210的一顺序单元。多路复用器208将接收到的输入传输至其各自的SDFF 210。当其自时钟118处接收时钟信号时，SDFF 210会将此等信号传输至处理逻辑204。
SDFF是一其D输入由二对一多路复用器(未显示)的输出驱动的正常DFF，所述多路复用器具有输入SD与D以及一选择插针SC(所述二对一多路复用器被显示为是具有输入SC、SD及D的一扫描DFF 210的一部分)。所述SD输入是由扫描链输入130或由来自一前述扫描DFF的输出来驱动。例如，SDFF 210-1在输入SD处接收来自扫描链输入130的数据，而SDFF 210-2在输入SD处接收来自SDFF 210-1的输出的数据。SDFF 210-1及2均在输入SC处接收来自扫描链控制130的扫描链控制信号(选择信号)。
微控制器100可正常操作，在外围设备108中存储数值，并随后切换至扫描模式，而且可读出及分析外围设备108中的寄存器内容。在扫描模式中，SDFF 210-2将其数值通过扫描寄存器输出214传输至处理逻辑204。处理逻辑204将来自扫描寄存器输出214的数据直接传送至扫描链输出132而不改变所述数值。控制信号将数据从SDFF210-1传送至SDFF 210-2，并随后输出至扫描链输出132。以此方式，可使用扫描方法读出加载至寄存器或SDFF中的敏感数据。
需要一种在采用扫描链方法的系统中保护顺序单元或寄存器内容的系统与方法。所述系统应保护加载寄存器的敏感数据，同时允许扫描链对功能性进行测试。
发明内容
本文所述系统及方法提供一种用以加扰寄存器的数值而不影响相关逻辑的功能性的方式。由于没有相关的使用者功能性，故可将逻辑单元的一组合网络放置于所述寄存器前面，并担当一未在任何使用者数据表中规定的加扰函数。将反向组合函数放置于寄存器后面。因此，即使已通过扫描寄存器链知晓了寄存器位置且在常规操作后下载了其内容，却更难于确认用于当前应用的数值的函数意义。
本发明减小了借助最流行的测试方法(扫描)下载任何顺序单元(寄存器)内容的能力而不会影响扫描链系统的用途。
附图说明
图1是一说明一现有技术的简化微控制器的示意图。
图2是一说明一来自图1的外围设备的更详细的现有技术实例的示意图。
图3是一说明使用一来自图1的外围设备实施的本发明的示意图。
图4是一说明使用一预定加扰函数的本发明一实施例的示意图。
图5是一说明使用一随机加扰函数的本发明一实施例的示意图。
图6是一说明使用一随机加扰函数的本发明一实施例的示意图。
图7是一说明一种实施本发明的方法的流程图。
具体实施方式
本发明的以下说明并非旨在将本发明的范围限制为此等具体实施例，而是使所属技术领域的技术人员能够制造并使用本发明。
本发明可使用组合网络来加扰存储器单元，以便在使寄存器内部的敏感材料更安全的同时使此方法能够更方便地用于预先特征化的DFF或SDFF(例如寄存器内部的那些DFF)。此外，在一组合网络的情况下，本发明允许在一时钟周期中加扰并解扰一寄存器的内容。或者，尽管所述顺序算法可能需要多于一个时钟周期来加扰并解扰寄存器内容，但目标寄存器前面及后面的一顺序算法可取代所述组合网络。
通过不将所述DFF插入扫描链以不对其进行测试的方式可实现保护一寄存器内容的目的。在一扫描测试中不缺乏机密性的情况下，本发明允许使用一简单的测试设计流程(全部扫描)。本发明可作为一配置寄存器使用在顺序组件上，以保护其内容不会轻易地被下载。
所述扫描链系统允许读出寄存器内容，同时所述寄存器可保存敏感或机密的数据。本发明对寄存器中的数据进行加扰，以便难以将下载的数值与所述应用的函数值进行匹配。只有诸如电路制造者及设计者等少数人会知道所述加扰方法。如果使用随机或伪随机加扰，没有人会从一函数角度知道确切的寄存器内容。
图3是一说明使用来自图1的一外围设备中的一配置寄存器实施的本发明的一实施例的示意图。图3中，地址子译码器200接收外围设备选择114、读取/写入信号117及地址总线110。地址子译码器通过允许写入线206连接至配置寄存器202。配置寄存器202通过解扰单元310连接至处理逻辑。
加扰单元300耦合至数据总线116及配置寄存器202。加扰单元300被配置用于自数据总线116接收数据或加扰单元输入，并配置用于以一预定的随机或伪随机方法加扰所述输入。所述加扰数据被传输至配置寄存器202。如果扫描链系统126停止正常操作且读出寄存器内容，则仅有加扰数据会通过扫描寄存器输出214及扫描链输出132传输，从而保护寄存器内容。
解扰单元310耦合至配置寄存器202，并被配置用于自配置寄存器202接收加扰数据。解扰单元310被配置用于以与加扰单元300加扰所述数据相反的方式解扰所述加扰数据。自解扰单元310输出的数值应与自数据总线116输入的数值相同。虽然显示加扰单元300与解扰单元310之间没有直接连接，但所属领域的技术人员应明白，其可接收/共用一随机或伪随机产生的数值。
在一实施例中，一加扰函数工作如下。一第一组合网络、加扰单元300使用函数F1，且一第二组合网络、解扰单元310使用函数F2。如果X是来自数据总线116的一n位(n是一整数)二进制编码输入，则F1(X)是所述第一组合网络的结果输出值。
如果所述等二组合网络是以串联方式连接，Y是驱动所述第二网络的输入的所述第一网络的输出，而Z是所述第二网络的输出(Y、X是二进制数值)，则：
Y＝F1(X)，
Z＝F2(Y)，及
Z＝F2(F1(X))。
如果N是用于X、F1(X)及F2(X)的位大小，则可通过使Z＝X来求解F1与F2，例如：
F1(X)＝(X+1)mod 2N，及
F2(X)＝(X-1)mod 2N。
因此，Z＝F2(F1(X))＝F2(X+1)＝(X+1)-1＝X及Z＝X。
F1(X)、F2(X)可从包括转换表在内的各种函数中选择，其中每一X二进制数值均以另一数值来编码，或F1(X)可为一二进制至格雷码译码器且F2(X)是其相反函数：格雷至二进制码。
图4是一说明使用一预定加扰函数的本发明的一实施例的示意图。加扰寄存器300包括反相器400与XOR 410。反相器400与XOR 410的数学函数是「+1模4」。如果加扰单元300的输入D[0]与D[1]分别是「1」与「1」，则「11+1模4」等于「00」，且是加扰单元300的加扰单元输出。所属领域的技术人员将明白，可使用许多不同的函数来加扰并解扰数据，例如「+1模N」，N是一等于2的幂的整数。
处理逻辑204应接收「11」的最初输入数值，因此解扰单元310的反相器420与XNOR430产生数学函数「-1模4」。「00」的一解扰单元输入成为「00-1模4」，其等于「11」。在一实施例中，加扰单元300产生一加扰单元输出，其被加载至配置寄存器202中并传输至解扰单元310，而解扰单元310随后产生一解扰输出，以上均在一单一时钟周期内完成。
如果配置寄存器202是通过扫描链系统126下载，由于在解扰单元310已将所述加扰输入数值解扰至来自116的原有输入数值之前，扫描链系统126正在读出此等数值，因此在读取的数值与通过应用配置的函数值之间将没有一致性。
虽然图4使用一反相器、XOR及XNOR门，但任何其中X＝Z的逻辑组合均适合。此外，所属领域的技术人员将明白，数据总线116可具有一不同数量的位，且加扰单元300与解扰单元310能容纳不同大小的数据总线。
图5是一说明使用一随机加扰函数的本发明一实施例的示意图。加扰单元300包括(例如)二位加法器500。一数字产生器耦合至加扰单元300，所述数字产生器为随机型或伪随机型，例如数字产生器505。
数字产生器505向存储单元510及加扰单元300输出一数值。加扰单元300自数字产生器505接收所述输出，且加法器500将此数字添加至从数据总线116接收的一二位数值中。随后将所产生的和传输至配置寄存器202。例如，如果数字产生器505产生二进制数值「01」，且加扰单元300在其D[0]及D[1]输入处接收「11」，则所产生的和是「00」。[00」是传输至配置寄存器202的二进制数值。
存储单元510保存从数字产生器505输出的数值，以便每当从数据总线116写入新数据时，一来自写入允许线206的信号会指令存储单元510输出所述新数值，否则存储单元510会输出在加扰单元300中使用的最后数值。
在一既定时钟周期中，解扰单元310自存储单元接收从数字产生器505传输至存储单元510的二进制数值。继续上述实例，在从加扰单元300接收数值[00」之后，配置寄存器202将数值「00」传送至解扰单元310。解扰单元310包括二位减法器520，因此，解扰单元310将数值「01」从[00」中减去。在解扰单元310接收数值「00」的相同时钟周期中，数字产生器505产生数值[01」，并存储于存储单元510中。所得结果是「11」，此是在时钟周期开始时从数据总线116输出的原有数值。
在一实施例中，存储单元510包括多路复用器530与DFF 540。
每当通过数据总线116被写入时，配置寄存器202的内容均会发生改变。在下一实施例中，不论是否被写入，配置寄存器202的内容在每一时钟周期中均会改变。
图6是说明使用一随机加扰函数的本发明一实施例的示意图。在正常操作过程中，数据总线116向多路复用器600传送数据。多路复用器600从允许写入线206接收一写入允许信号，并将从数据总线116接收的数据传输至加扰单元300。加扰单元300从数字产生器505接收一随机或伪随机数字，并使用加法器500将此数字添加至从多路复用器600接收的数据中。在此实例中，所述数字是一二位二进制数字。所产生的加扰数字被传输至配置寄存器610。配置寄存器610将每一个所述二位加扰数字的一个位加载每一个SDFF的一个中。
DFF 630亦从数字产生器505接收所述随机或伪随机数字，并且在DFF 630接收所述数字的相同时钟周期中，DFF 630将所述数字传输至解扰单元310。解扰单元310自DFF 630接收所述随机或伪随机数字，且其自SDFF 620接收所述加扰内容。解扰单元使用减法器525将所述随机或伪随机数字从所述加扰数字中减去。解扰单元310将所述已解扰数值输出至处理逻辑204及多路复用器600。
在一其中没有从数据总线116至多路复用器600的「写入」操作的时钟周期中，多路复用器600仅接收来自解扰单元310的解扰输出。如果没有来自允许写入线206的写入允许信号，多路复用器600选择所述已解扰输出并将其传输至加扰单元300。加扰单元300接收来自数字产生器505的一随机或伪随机数字并接收所述已解扰输出，并将其添加及载入SDFF 620中。此举的效果是在每一时钟周期中以一新数字来重新加扰来自解扰单元310的所述已解扰输出。
所属领域的技术人员将明白，数字产生器505可以是另一配置寄存器、一并非扫描链系统126一部分、一有限状态机状态旗标、中断旗标的输出的可配置寄存器或任何其它随机或可决定数值产生器。由于具有一可变并且连续的加扰函数，加载于配置寄存器610中的敏感或机密材料更难以恢复。
图7是一说明一种在一集成电路中加扰顺序单元内容的方法的流程图。在区块700中，加扰所述数据。在区块710中，将所述加扰数据加载至一顺序单元中。在区块720中，从所述顺序单元中卸载所述加扰数据。在区块730中，解扰所述数据。
本发明的一优点是，用于加扰及解扰所述寄存器的所述组合网络具有一低门数，从而允许其更容易安装在一集成电路中并保持其低成本。
根据前述说明与所述图式及权利要求书，任何所属领域的技术人员将明白，可对本发明进行修改及改变，而不致脱离以下权利要求书中所界定的本发明范畴。

Claims (28)

1、一种用于加扰一顺序单元中的数据的系统，所述顺序单元经配置以从一数据总线接收所述数据，所述系统包括：
一加扰单元，其耦合至所述顺序单元及所述数据总线，所述加扰单元经配置以从所述数据总线接收一加扰单元输入并产生与所述加扰单元输入不同的加密数据，其中所述加密数据被传输至所述顺序单元，其中所述加扰单元包括一反相器和一XOR门且实现+1模N的数学运算，及其中N是一整数；及
一解扰单元，其耦合至所述顺序单元并经配置以从所述顺序单元接收一解扰单元输入并产生与所述解扰单元输入不同的一解扰单元输出，其中所述解扰单元输出与所述加扰单元输入相等，及其中所述解扰单元包括一反相器和一XNOR门且实现-1模N的数学运算。
2、如权利要求1所述的系统，其中所述顺序单元包括一D正反器。
3、如权利要求1所述的系统，其中所述顺序单元包括一配置寄存器。
4、如权利要求1所述的系统，其中所述加扰单元经配置以使用一随机数值产生所述加密数据。
5、如权利要求1所述的系统，其中所述加扰单元是通过使用一加扰函数操控所述加扰单元输入来产生所述加密数据，其中所述解扰单元是通过使用一解扰函数操控所述解扰单元输入来产生所述解扰单元输出，及其中所述解扰单元函数是所述加扰单元函数的反函数。
6、如权利要求5所述的系统，其中所述加扰单元接收一数字，且所述加扰函数经配置以使用所述数字来操控所述加扰单元输入。
7、如权利要求6所述的系统，其中所述解扰单元接收所述数字，且所述解扰函数经配置以使用所述数字来操控所述解扰单元输入。
8、如权利要求7所述的系统，其进一步包括：
一数字产生器，其经配置以产生所述数字；及
一存储单元，其经配置以存储用于所述解扰单元的所述数字。
9、如权利要求8所述的系统，其中所述数字产生器包含一随机序列产生器。
10、如权利要求8所述的系统，其中所述存储单元包含一耦合至一D正反器的多路复用器。
11、如权利要求8所述的系统，其中所述顺序单元接收一时钟信号，并经配置以在所述时钟信号界定的间隔内接收数据，其中所述存储单元与所述数字产生器接收所述时钟信号，及其中所述加扰单元经配置以在所述时钟信号与一数据接收所界定的间隔内向所述顺序单元传输加密数据。
12、如权利要求8所述的系统，其中所述加扰单元进一步包括：
一用于多路复用的构件，其经配置以接收所述加扰单元输入及所述解扰单元输出。
13、如权利要求12所述的系统，其进一步包括：
一数字产生器，其经配置以产生所述数字；及
一存储单元，其经配置以存储用于所述解扰单元的所述数字。
14、如权利要求13所述的系统，其中所述数字产生器包含一随机序列产生器。
15、如权利要求13所述的系统，其中所述存储单元包含一D正反器。
16、如权利要求13所述的系统，其进一步包括：
一引导构件，其用于将来自所述解扰单元的输出引导至所述加扰单元的所述输入，其中所述顺序单元接收一时钟信号并经配置以在所述时钟信号所界定的间隔内接收数据，其中所述存储单元与所述数字产生器接收所述时钟信号，及其中所述加扰单元经配置以在所述时钟信号所界定的间隔内向所述顺序单元传输加密数据，如果没有来自所述数据总线的加扰单元输入，则所述加扰单元使用所述解扰单元输出作为加扰单元输入。
17、如权利要求16所述的系统，其中用于将来自所述解扰单元的输出引导至所述加扰单元的所述输入的所述引导构件包含一多路复用器。
18、一种具有一顺序单元的微控制器，所述顺序单元经配置以从一数据总线接收数据，一用于在所述顺序单元中加扰所述数据的系统包括：
一加扰单元，其耦合至所述顺序单元及所述数据总线，所述加扰单元经配置以从所述数据总线接收一加扰单元输入并产生与所述加扰单元输入不同的加密数据，其中所述加密数据被传输至所述顺序单元，其中所述加扰单元包括一反相器和一XOR门且实现+1模N的数学运算，及其中N是一整数；及
一解扰单元，其耦合至所述寄存器并经配置以从所述顺序单元接收一解扰单元输入并产生与所述解扰单元输入不同的一解扰单元输出，其中所述解扰单元输出与所述加扰单元输入相等，其中所述解扰单元包括一反相器和一XNOR门且实现-1模N的数学运算。
19、如权利要求18所述的微控制器，其进一步包括一耦合至所述微控制器的外围模块，其中所述顺序单元是所述外围模块中的一配置寄存器。
20、如权利要求18所述的微控制器，其中所述顺序单元存储一数字信号处理算法的一参数。
21、如权利要求18所述的微控制器，其中所述顺序单元是一密码算法的一密钥。
22、如权利要求18所述的微控制器，其中所述顺序单元是所述系统总线的一临时数值。
23、一种具有一寄存器的微型计算机，所述寄存器经配置以从一数据总线接收数据，一用于加扰所述寄存器中所述数据的系统包括：
一加扰单元，其耦合至所述寄存器及所述数据总线，所述加扰单元经配置以从所述数据总线接收一加扰单元输入并产生与所述加扰单元输入不同的加密数据，其中所述加密数据被传输至所述寄存器，其中所述加扰单元包括一反相器和一XOR门且实现+1模N的数学运算，及其中N是一整数；及
一解扰单元，其耦合至所述寄存器并经配置以从所述顺序单元接收一解扰单元输入并产生与所述解扰单元输入不同的一解扰单元输出，其中所述解扰单元输出与所述加扰单元输入相等，其中所述解扰单元包括一反相器和一XNOR门且实现-1模N的数学运算。
24、一种加扰一集成电路中的顺序单元内容的方法，其包含：
对接收自一数据总线的数据进行加扰作为加扰数据，包括使卸载的加扰数据的至少一部分反相且将所述卸载的加扰数据的所述部分提供到一实现+1模N的数学运算的XOR门，其中N是一整数；
将所述加扰数据加载至在所述集成电路中的一顺序单元中作为加载的加扰数据；
从所述顺序单元中卸载所述加扰数据；及
解扰所述卸载的加扰数据，其中解扰所述卸载的加扰数据包括使所述卸载的所述数据的至少一部分反相且将所述卸载的加扰数据的所述部分提供到一实现-1模N的数学运算XNOR门。
25、如权利要求24所述的方法，其中所述顺序单元是一寄存器且所述集成电路是一微控制器。
26、如权利要求24所述的方法，其进一步包括：
产生一随机数字或一伪随机数字；及
其中加扰所述数据进一步包括使用所述随机数字或所述伪随机数字来操控所述数据。
27、如权利要求26所述的方法，其中将所述加扰数据加载至所述顺序单元中发生在每一时钟周期中。
28、如权利要求26所述的方法，其中将所述加扰数据加载至所述顺序单元中发生在将要加扰新数据的每一时钟周期中。
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