JP3872626B2 - メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、メモリ装置に関し、特にメモリに格納された内容をデッドコピー等の不正読み出しから保護するデータ保護回路を有するメモリ装置に関する。
【０００２】
【従来の技術】
例えば、ＲＯＭ(リード・オンリ・メモリ)やフラッシュＥＥＰＲＯＭ(一括消去型電気的消去書き込み可能リード・オンリ・メモリ)等の半導体メモリには、格納されているプログラムやデータをデッドコピー等の不正読み出しから保護するために、データ保護回路が内蔵される場合がある。
【０００３】
従来、実用化あるいは提案されているデータ保護回路は、特開平６‐２８２４９５号公報,特開平４‐２８４５５６号公報,特開平８‐１１５２６５号公報,特開平１１‐１７５３３４号公報に開示されているように、半導体メモリのアドレスをスキャンさせた場合に特定のアドレスが指定されると、その特定アドレス以降の所定アドレスからの読み出しデータを任意の規則性(反転やビットの入換え等)を有する誤データに変換して出力するようにしている。
【０００４】
図３は、従来のデータ保護回路が内蔵された半導体メモリ装置を示す。この半導体メモリ装置は、例えば電気的に消去可能なフラッシュＥＥＰＲＯＭを用いた回路である。図３において、アドレスデコーダ１は、外部からの入力アドレスをデコードしてフラッシュＥＥＰＲＯＭセルのアレイであるメモリセルアレイ２のワード線およびビット線を選択する。そして、メモリセルアレイ２によって、上記選択されたワード線およびビット線に係るメモリセルからデータが読み出されて、マルチプレクサ(ＭＵＸ)４の一方の入力端子および誤データ変換回路３に出力される。そうすると、誤データ変換回路３は、上記読み出しデータを上記誤データに変換してマルチプレクサ４の他方の入力端子に出力する。
【０００５】
一方において、一致回路５は、特定アドレス設定回路６によって設定され出力された特定アドレスと上記入力アドレスとを比較し、両アドレスが一致すると所定時間幅のパル信号である一致信号を出力する。そうすると、マルチプレクサ切換回路７は、一致回路５からの一致信号を受けてマルチプレクサ４の出力を所定時間だけ上記誤データ側に切り換える。
【０００６】
その結果、上記マルチプレクサ４は、入力アドレスが上記特定アドレスになる毎に、上記所定時間だけ誤データ変換回路３からの上記誤データを選択して出力バッファ回路８に送出する。一方、それ以外は、メモリセルアレイ２からの読み出しデータを選択して出力バッファ回路８に送出する。そして、出力バッファ回路８によって、マルチプレクサ４から送出されたデータが外部に出力されるのである。
【０００７】
ここで、非正規のユーザが不正読み出しを行うに際して、上記メモリセルアレイ２のアドレスをスキャンさせた場合に、上記特定アドレスが入力される毎に、一致回路５からの一致信号に基づいて上記所定時間だけマルチプレクサ４の出力が誤データ側に切り換えられる。その結果、上記特定アドレスが入力される毎に所定アドレス分の誤データが出力されることになるのである。
【０００８】
これに対して、正規のユーザーは、上記メモリセルアレイ２に格納するプログラムを作成する際に、上記特定アドレスからデータを読み出さないように設定することができる。また、正規のユーザーは、特定アドレスおよび誤データ変換方法を知っているので、例え上記特定アドレス以降所定アドレス分の誤データが読み出されたとしても正しいデータに戻すことかできるのである。但し、誤データ変換回路３における誤データ変換方法に注意しないと、誤データに通常使用されないデータが含まれる場合等には、上記特定アドレスが発見される場合がある。上記誤データ変換方法には、次のような方法が考えられている。
【０００９】
(１）読み出しデータをアドレス信号自身で修飾することによって誤データに変換して出力する。(２）読み出しデータを任意の規則性を有する誤データに変換して出力する。(３）読み出しデータを反転することによって誤データに変換して出力する。(４）読み出しデータとランダムデータ発生回路の出力データとを演算回路で演算処理することによって誤データに変換して出力する。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来のデータ保護回路を内蔵した半導体メモリ装置には、以下のような問題がある。すなわち、上記従来のデータ保護回路においては、誤データの出力が開始される特定アドレスの判定が比較的容易であり、然も総ての特定アドレス以降所定アドレス分の出力データは誤データになっている。したがって、上記特定アドレスが判定されることによって、当該特定アドレス以降上記所定アドレス分の本来の読み出しデータが解析されてしまう恐れがある。
【００１１】
そこで、この発明の目的は、メモリの内容の不正読み出しを試みても正しいデータや正しいプログラムコードを再現することが不可能なメモリ装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、この発明のメモリ装置は、メモリセルアレイに対するアクセスアドレスが予め設定された特定アドレスに一致したことを検知し、このアクセスアドレスと特定アドレスとの一致回数を計数し、この計数値が設定された所定値になる毎に上記メモリセルアレイにおける上記アクセスアドレスからの読み出しデータとは異なるデータを出力することを特徴としている。
【００１３】
上記構成によれば、非正規のユーザが不正読み出しを行う際に、メモリセルアレイのアドレスをスキャンさせた場合に、アクセスアドレスが特定アドレスに一致した回数が設定された所定値になる毎に、上記メモリセルアレイにおける上記アクセスアドレスからの読み出しデータとは異なるデータが出力される。したがって、非正規のユーザは、得たデータから正しいデータや正しいプログラムコードを再現することはできない。したがって、上記正しいデータや正しいプログラムコードを出力できるメモリ装置を正確にエミュレートすることもできないのである。
【００１４】
もし得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降所定アドレス分の出力データが正しい読み出しデータの場合と読み出しデータとは異なるデータの場合とがあるために、何れが正しい読み出しデータなのかを判別することができないのである。
【００１５】
また、この発明のメモリ装置は、メモリセルアレイと、上記メモリセルアレイから読み出された読み出しデータを他のデータに変換して出力するデータ変換回路と、上記読み出しデータとこの読み出しデータの変換データとが入力されて,何れか一方を出力するマルチプレクサと、予め設定された特定アドレスと入力アドレスとが一致した回数をカウントし,カウント値が設定された所定値になる毎にパルス信号を出力する一致数カウンタと、上記パルス信号が入力される毎に,上記マルチプレクサの出力を上記変換データ側に切換えるマルチプレクサ切換回路を備えることが望ましい。
【００１６】
上記構成によれば、非正規のユーザが不正読み出しを行う際に、メモリセルアレイのアドレスをスキャンさせた場合に、入力アドレスが特定アドレスに一致した回数が設定された所定値になる毎に、一致数カウンタからのパルス信号のパルス幅分だけ上記メモリセルアレイにおける入力アドレスからの読み出しデータとは異なる変換データが出力される。したがって、非正規のユーザは、得たデータから正しいデータや正しいプログラムコードを再現することはできない。もし得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降所定アドレス分の出力データが正しい読み出しデータの場合と上記変換データの場合とがあるために、何れが正しい読み出しデータなのかを判別することができないのである。
【００１７】
また、この発明のメモリ装置は、メモリセルアレイと、入力アドレスを他のアドレスに変換するアドレス変換回路と、上記入力アドレスとこの入力アドレスの変換アドレスとが入力されて何れか一方を出力するマルチプレクサと、上記マルチプレクサからのアドレスをデコードして上記メモリセルアレイのメモリセルを選択するアドレスデコーダと、予め設定された特定アドレスと上記入力アドレスとが一致した回数をカウントし,カウント値が設定された所定値になる毎にパルス信号を出力する一致数カウンタと、上記パルス信号が入力される毎に,上記マルチプレクサの出力を上記変換アドレス側に切り換えるマルチプレクサ切換回路を備えることが望ましい。
【００１８】
上記構成によれば、非正規のユーザが不正読み出しを行う際に、メモリセルアレイのアドレスをスキャンさせた場合に、入力アドレスが特定アドレスに一致した回数が設定された所定値になる毎に、一致数カウンタからのパルス信号のパルス幅分だけ上記メモリセルアレイにおける入力アドレスとは異なる変換アドレスからの読み出しデータが出力される。したがって、得られたデータから正しいデータや正しいプログラムコードを再現することはできない。もし得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降所定アドレス分の出力データが正しい読み出しデータの場合と誤データの場合とがあるために、何れが正しい読み出しデータなのかを判別することができないのである。
【００１９】
また、この発明のメモリ装置は、上記メモリセルアレイには,外部の演算装置が実行可能な第１のプログラムコードを格納し、上記計数値が上記所定値になる毎に出力される上記読み出しデータとは異なるデータを,上記演算装置が実行可能な第２のプログラムコードと成すことが望ましい。
【００２０】
上記構成によれば、アクセスアドレスが上記特定アドレスに至るまでは上記メモリセルアレイの上記アクセスアドレスから読み出された第１のプログラムコードが外部の演算装置に送出される。そして、アクセスアドレスが上記特定アドレスに一致した回数が所定値になる毎に、上記アクセスアドレスからの読み出しコードとは異なる第２のプログラムコードが上記演算装置に送出される。したがって、上記演算装置に、通常は上記第１のプログラムコードを実行させ、アクセスアドレスが上記特定アドレスに至る毎に第２のプログラムコードを実行させることが可能になる。
【００２１】
また、この発明のメモリ装置は、上記メモリセルアレイを、不揮発性メモリ,ＲＯＭあるいはフラッシュＥＥＰＲＯＭの何れか一つで成すことが望ましい。
【００２２】
上記構成によれば、不揮発性メモリ,ＲＯＭあるいはフラッシュＥＥＰＲＯＭ等の半導体メモリセルアレイに格納されたデータが非正規ユーザによって不正に読み出されて、半導体メモリ装置のエミュレート等に利用されることが防止される。
【００２３】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図１は、本実施の形態のメモリ装置としての半導体メモリ装置におけるブロック図である。本半導体メモリ装置は、フラッシュＥＥＰＲＯＭ回路であり、アドレスデコーダ１１,メモリセルアレイ１２,誤データ変換回路１３,マルチプレクサ(ＭＵＸ)１４,一致回路１５,特定アドレス設定回路１６,カウンタ回路１７,マルチプレクサ切換回路１８および出力バッファ回路１９で概略構成される。
【００２４】
ここで、上記アドレスデコーダ１１,メモリセルアレイ１２,誤データ変換回路１３,マルチプレクサ(ＭＵＸ)１４,一致回路１５,特定アドレス設定回路１６および出力バッファ回路１９は、図３に示す従来の半導体メモリ装置におけるアドレスデコーダ１,メモリセルアレイ２,誤データ変換回路３,マルチプレクサ４,一致回路５,特定アドレス設定回路６および出力バッファ回路８と同様に動作するものである。
【００２５】
上記構成を有する半導体メモリ装置は、以下のように動作する。すなわち、外部からの入力アドレスが上記アドレスデコーダ１１と一致回路１５とに入力される。そうすると、アドレスデコーダ１１は、上記入力アドレスをデコードしてメモリセルアレイ１２のワード線およびビット線を選択する。そして、メモリセルアレイ１２によって、上記選択されたワード線およびビット線に係るメモリセルからデータが読み出されて、マルチプレクサ１４の一方の入力端子および誤データ変換回路１３に出力される。そうすると、誤データ変換回路１３は、上記読み出しデータを上記誤データに変換してマルチプレクサ１４の他方の入力端子に出力する。
【００２６】
一方において、上記一致回路１５は、特定アドレス設定回路１６によって設定され出力された特定アドレスと上記入力アドレスとを比較し、両アドレスが一致すると一致信号を出力する。そうすると、カウンタ回路１７は、一致回路１５からの一致信号が入力される毎に内部カウント値を更新し、この内部カウント値が予め設定された所定値になる毎に１回ずつ周期的に所定時間幅のパルス信号を出力する。そして、マルチプレクサ切換回路１８によって、カウンタ回路１７からのパルス信号に基づいてマルチプレクサ１４の出力が上記所定時間だけ誤データ側に切り換えられる。すなわち、一致回路１５およびカウンタ回路１７で、上記一致数カウンタを構成しているのである。
【００２７】
その結果、上記マルチプレクサ１４は、入力アドレスが所定回数上記特定アドレスになる毎に、所定入力アドレス分だけ、誤データ変換回路１３からの誤データを選択して出力バッファ回路１９に送出する。それ以外は、上記メモリセルアレイ１２からの読み出しデータを選択して出力バッファ回路１９に送出する。そして、出力バッファ回路１９によって、マルチプレクサ１４から送出されたデータが外部に出力されるのである。
【００２８】
ここで、非正規のユーザが不正読み出しを行うに際して、上記メモリセルアレイ１２のアドレスをスキャンさせた場合に、上記特定アドレスが上記所定回アクセスされる毎に、上記所定入力アドレス分だけ上記誤データが出力されるので、得たデータから正しいデータや正しいプログラムコード再現することが非常に難しくなる。したがって、非正規のユーザは、得られたデータに基づいて、正規のユーザがメモリセルアレイ１２から得られるデータと同じデータを出力可能なメモリ装置を正確にエミュレートすることは不可能なのである。
【００２９】
また、もし得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降の所定アドレス分の出力データが正しいデータの場合と誤データの場合とがあるために、何れが正しいデータかを判別することができないのである。
【００３０】
これに対して、正規のユーザーは、上記メモリセルアレイ１２に格納するプログラムを作成する場合に、上記特定アドレスからデータを読み出さないように設定することができる。また、正規のユーザは、上記特定アドレスおよび誤データ変換方法を知っているので、上記特定アドレスから読み出した誤データを正しいデータに戻すことができる。さらに、上記誤データが出力される周期とその範囲も知っているので、上記特定アドレス以降の上記所定アドレス分の領域には不用のデータを書き込めば、この不用データに基づいて出力された誤データを逆変換して正しいデータを生成する必要もなくなるのである。
【００３１】
上述のように、本実施の形態においては、上記一致回路１５からの一致信号が所定回数に入力される毎にパルス信号を出力するカウンタ回路１７を設ける。そして、マルチプレクサ切換回路１８は、カウンタ回路１７からのパルス信号に基づいて、マルチプレクサ１４の出力を、メモリセルアレイ１２の読み出しデータ側から誤データ変換回路１３による誤データ側に所定アドレス分だけ切り換えるようにしている。
【００３２】
したがって、非正規ユーザが不正読み出しを試みるに際してメモリセルアレイ１２のアドレスをスキャンさせた場合には、上記読み出しデータ中に誤データが所定の周期で混在したデータが出力されることになり、得られたデータから正しいデータや正しいプログラムコードを再現することはできない。したがって、上記正しいデータや正しいプログラムコードを出力できる半導体メモリ装置を正確にエミュレートすることもできないのである。また、例え、得られたデータから上記特定アドレスが判明したとしても、何れが正しいデータかを判別することができないことになる。
【００３３】
さらに、上記実施の形態においては、上記特定アドレスが上記所定回アクセスされる毎に、メモリセルアレイ１２からの読み出しデータとは異なる誤データが出力されるようにしている。そこで、メモリセルアレイ１２に外部の演算装置用の第１のプログラムコードを格納し、誤データ変換回路１３は上記読み出しデータを上記演算装置用の第２のプログラムコードに変換するように構成することによって、通常は上記演算装置に第１のプログラムコードを実行させ、上記特定アドレスを上記所定回アクセスする毎に上記第２のプログラムコードを実行させることができるのである。
【００３４】
＜第２実施の形態＞
図２は、本実施の形態の半導体メモリ装置におけるブロック図である。本半導体メモリ装置は、アドレス変換回路２１,マルチプレクサ(ＭＵＸ)２２,一致回路２３,特定アドレス設定回路２４,カウンタ回路２５,マルチプレクサ切換回路２６,アドレスデコーダ２７,メモリセルアレイ２８および出力バッファ回路２９で概略構成される。
【００３５】
ここで、上記一致回路２３,特定アドレス設定回路２４,カウンタ回路２５,マルチプレクサ切換回路２６,アドレスデコーダ２７,メモリセルアレイ２８および出力バッファ回路２９は、図１に示す第１実施の形態における一致回路１５,特定アドレス設定回路１６,カウンタ回路１７,マルチプレクサ切換回路１８,アドレスデコーダ１１,メモリセルアレイ１２および出力バッファ回路１９と同様に動作する。
【００３６】
上記構成を有する半導体メモリ装置は、以下のように動作する。すなわち、外部からの入力アドレスが上記マルチプレクサ２２の一方の入力端子とアドレス変換回路２１と一致回路２３とに入力される。そうすると、アドレス変換回路２１は、上記入力アドレスをこの入力アドレス以外の新たなアドレスに変換してマルチプレクサ２２の他方の入力端子に出力する。
【００３７】
一方、上記一致回路２３は、特定アドレス設定回路２４によって設定され出力された特定アドレスと上記入力アドレスとを比較し、両アドレスが一致すると一致信号を出力する。そうすると、カウンタ回路２５は、一致回路２３からの一致信号が入力される毎に内部カウント値を更新し、この内部カウント値が予め設定された所定値になる毎に１回ずつ周期的に所定時間幅のパルス信号を出力する。そして、マルチプレクサ切換回路２６によって、カウンタ回路２５からのパルス信号に基づいて、マルチプレクサ２２の出力が上記所定時間だけアドレス変換回路２１からの変換アドレス側に切り換えられる。すなわち、一致回路２３およびカウンタ回路２５で、上記一致数カウンタを構成しているのである。
【００３８】
その結果、上記マルチプレクサ２２は、入力アドレスが所定回上記特定アドレスになる毎に、所定入力アドレス分だけ、上記変換アドレスを選択してアドレスデコーダ２７に送出する。それ以外は、入力アドレスを選択してアドレスデコーダ２７に送出する。そうすると、アドレスデコーダ２７は、マルチプレクサ２２からのアドレスをデコードしてメモリセルアレイ２８のワード線およびビット線を選択する。そして、メモリセルアレイ２８によって、上記選択されたワード線およびビット線に係るメモリセルからデータが読み出されて出力バッファ２９に出力される。そして、出力バッファ回路２９によって読み出しデータが外部に出力されるのである。
【００３９】
ここで、非正規のユーザが不正読み出しを行うに際して、上記メモリセルアレイ２８のアドレスをスキャンさせた場合に、上記特定アドレスが上記所定回入力される毎に、上記所定入力アドレス分だけ入力アドレスとは異なる上記変換アドレスから読み出された誤データが出力されるので、得たデータから正しいデータや正しいプログラムコード再現することが非常に難しくなる。したがって、非正規のユーザは、得られたデータに基づいて、正規のユーザがメモリセルアレイ２８から得られるデータと同じデータを出力可能なメモリ装置を正確にエミュレートすることは不可能なのである。
【００４０】
また、もし得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降の所定アドレス分の出力データが正しいデータの場合と誤データの場合とがあるために、何れが正しいデータかを判別することができないのである。
【００４１】
上述のように、本実施の形態においては、上記一致回路２３からの一致信号が所定回数入力される毎にパルス信号を出力するカウンタ回路２５を設ける。そして、マルチプレクサ切換回路２６は、カウンタ回路２５からのパルス信号に基づいて、マルチプレクサ２２の出力を、入力アドレス側からアドレス変換回路２１による変換アドレス側に所定アドレス分だけ切り換えるようにしている。
【００４２】
したがって、非正規ユーザが不正読み出しを試みるに際してメモリセルアレイ２８のアドレスをスキャンさせた場合には、上記読み出しデータ中に誤データが所定の周期で混在したデータが出力されることになり、得られたデータから正しいデータや正しいプログラムコード再現することはできない。したがって、上記正しいデータや正しいプログラムコードを出力できる半導体メモリ装置を正確にエミュレートすることもできないのである。また、例え、得られたデータから上記特定アドレスが判明したとしても、何れが正しいデータかを判別することができないことになる。
【００４３】
さらに、上記実施の形態の場合も上記第１実施の形態の場合と同様に、上記メモリセルアレイ２８における入力アドレスに該当する領域には外部の演算装置用の第１のプログラムコードを格納する一方、上記変換アドレスに該当する領域には上記演算装置用の第２のプログラムコードを格納することによって、通常は上記演算装置に第１のプログラムコードを実行させ、上記特定アドレスを上記所定回アクセスする毎に上記第２のプログラムコードを実行させることができるのである。
【００４４】
上記各実施の形態においては、上記メモリセルアレイ１２,２８をフラッシュＥＥＰＲＯＭで構成しているが、不揮発性メモリやＲＯＭ等の他の半導体メモリで構成しても差し支えない。また、半導体メモリに限定されるものでもない。
【００４５】
また、この発明は、図１および図２に示す構成に限定されるものではなく、例えば上記特定アドレスを一致回路１５,２３の内部メモリに格納して特定アドレス設定回路１６,２４を削除することも可能である。要は、メモリセルアレイ１２,２８に対するアクセスアドレスが特定アドレスに一致した回数に基づく所定の周期で、上記メモリセルアレイ１２,２８における上記アクセスアドレスからの読み出しデータとは異なるデータを出力できる構成であればよいのである。
【００４６】
【発明の効果】
以上より明らかなように、この発明のメモリ装置は、メモリセルアレイに対するアクセスアドレスが特定アドレスに一致した回数が設定された所定値になる毎に、上記アクセスアドレスからの読み出しデータとは異なるデータを出力するので、非正規のユーザが不正読み出しを行うに際して上記メモリセルアレイのアドレスをスキャンさせた場合に、上記アクセスアドレスからの読み出しデータ中に、上記特定アドレスが所定回入力される毎に上記読み出しデータとは異なるデータを混在させることができる。したがって、非正規ユーザは、得たデータから正しいデータや正しいプログラムコードを再現することはできない。したがって、上記正しいデータや正しいプログラムコードを出力できるメモリ装置を正確にエミュレートすることもできないのである。
【００４７】
さらに、得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降所定アドレス分の出力データが正しい読み出しデータの場合と誤データの場合とがあるために、何れが正しい読み出しデータなのかを判別することができないのである。
【００４８】
また、この発明のメモリ装置は、メモリセルアレイから読み出されたデータとこの読み出しデータのデータ変換回路による変換データとをマルチプレクサに入力し、特定アドレスと入力アドレスとの一致回数を一致数カウンタでカウントして所定値になる毎にパルス信号を出力し、このパル信号に呼応してマルチプレクサ切換回路が上記マルチプレクサの出力を切り換えるように成せば、非正規のユーザが上記メモリセルアレイのアドレスをスキャンさせた場合に、アクセスアドレスが特定アドレスに一致した回数が上記所定値になる毎に、所定アドレス分の上記変換データが出力される。したがって、得られたデータから正しいデータや正しいプログラムコードを再現することはできない。また、得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降所定アドレス分の出力データが正しい読み出しデータの場合と誤データの場合とがあるために、何れが正しい読み出しデータなのかを判別することができないのである。
【００４９】
また、この発明のメモリ装置は、入力アドレスとこの入力アドレスのアドレス変換回路による変換アドレスとをマルチプレクサに入力し、特定アドレスと入力アドレスとの一致回数を一致数カウンタでカウントして所定値になる毎にパルス信号を出力し、このパル信号に呼応してマルチプレクサ切換回路が上記マルチプレクサの出力を切り換え、上記マルチプレクサからの出力アドレスに基づいて上記メモリセルアレイからデータを読み出すように成せば、非正規のユーザが上記メモリセルアレイのアドレスをスキャンさせた場合に、アクセスアドレスが特定アドレスに一致した回数が上記所定値になる毎に、所定アドレス分の上記変換アドレスからの読み出しデータが出力される。したがって、得られたデータから正しいデータや正しいプログラムコードを再現することはできない。また、得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降所定アドレス分の出力データが正しい読み出しデータの場合と誤データの場合とがあるため、何れが正しい読み出しデータなのかを判別することができないのである。
【００５０】
また、この発明のメモリ装置は、上記メモリセルアレイには外部の演算装置が実行可能な第１のプログラムコードを格納し、上記読み出しデータとは異なるデータを上記演算装置が実行可能な第２のプログラムコードにすれば、上記演算装置に通常は上記第１のプログラムコードを実行させ、アクセスアドレスが上記特定アドレスに一致した回数が所定値になる毎に第２のプログラムコードを実行させることが可能になる。
【００５１】
また、この発明のメモリ装置は、上記メモリセルアレイを、不揮発性メモリ,ＲＯＭあるいはフラッシュＥＥＰＲＯＭの何れか一つで構成すれば、不揮発性メモリ,ＲＯＭあるいはフラッシュＥＥＰＲＯＭ等の半導体メモリセルアレイに格納されたデータが非正規ユーザによって不正に読み出されて、半導体メモリ装置のエミュレート等に利用されることを防止できる。
【図面の簡単な説明】
【図１】 この発明のメモリ装置としての半導体メモリ装置のブロック図である。
【図２】 図１とは異なる半導体メモリ装置のブロック図である。
【図３】 従来のデータ保護回路が内蔵された半導体メモリ装置のブロック図である。
【符号の説明】
１１,２７…アドレスデコーダ、
１２,２８…メモリセルアレイ、
１３…誤データ変換回路、
１４,２２…マルチプレクサ、
１５,２３…一致回路、
１６,２４…特定アドレス設定回路、
１７,２５…カウンタ回路、
１８,２６…マルチプレクサ切換回路、
１９,２９…出力バッファ回路、
２１…アドレス変換回路。
【発明の属する技術分野】
この発明は、メモリ装置に関し、特にメモリに格納された内容をデッドコピー等の不正読み出しから保護するデータ保護回路を有するメモリ装置に関する。
【０００２】
【従来の技術】
例えば、ＲＯＭ(リード・オンリ・メモリ)やフラッシュＥＥＰＲＯＭ(一括消去型電気的消去書き込み可能リード・オンリ・メモリ)等の半導体メモリには、格納されているプログラムやデータをデッドコピー等の不正読み出しから保護するために、データ保護回路が内蔵される場合がある。
【０００３】
従来、実用化あるいは提案されているデータ保護回路は、特開平６‐２８２４９５号公報,特開平４‐２８４５５６号公報,特開平８‐１１５２６５号公報,特開平１１‐１７５３３４号公報に開示されているように、半導体メモリのアドレスをスキャンさせた場合に特定のアドレスが指定されると、その特定アドレス以降の所定アドレスからの読み出しデータを任意の規則性(反転やビットの入換え等)を有する誤データに変換して出力するようにしている。
【０００４】
図３は、従来のデータ保護回路が内蔵された半導体メモリ装置を示す。この半導体メモリ装置は、例えば電気的に消去可能なフラッシュＥＥＰＲＯＭを用いた回路である。図３において、アドレスデコーダ１は、外部からの入力アドレスをデコードしてフラッシュＥＥＰＲＯＭセルのアレイであるメモリセルアレイ２のワード線およびビット線を選択する。そして、メモリセルアレイ２によって、上記選択されたワード線およびビット線に係るメモリセルからデータが読み出されて、マルチプレクサ(ＭＵＸ)４の一方の入力端子および誤データ変換回路３に出力される。そうすると、誤データ変換回路３は、上記読み出しデータを上記誤データに変換してマルチプレクサ４の他方の入力端子に出力する。
【０００５】
一方において、一致回路５は、特定アドレス設定回路６によって設定され出力された特定アドレスと上記入力アドレスとを比較し、両アドレスが一致すると所定時間幅のパル信号である一致信号を出力する。そうすると、マルチプレクサ切換回路７は、一致回路５からの一致信号を受けてマルチプレクサ４の出力を所定時間だけ上記誤データ側に切り換える。
【０００６】
その結果、上記マルチプレクサ４は、入力アドレスが上記特定アドレスになる毎に、上記所定時間だけ誤データ変換回路３からの上記誤データを選択して出力バッファ回路８に送出する。一方、それ以外は、メモリセルアレイ２からの読み出しデータを選択して出力バッファ回路８に送出する。そして、出力バッファ回路８によって、マルチプレクサ４から送出されたデータが外部に出力されるのである。
【０００７】
ここで、非正規のユーザが不正読み出しを行うに際して、上記メモリセルアレイ２のアドレスをスキャンさせた場合に、上記特定アドレスが入力される毎に、一致回路５からの一致信号に基づいて上記所定時間だけマルチプレクサ４の出力が誤データ側に切り換えられる。その結果、上記特定アドレスが入力される毎に所定アドレス分の誤データが出力されることになるのである。
【０００８】
これに対して、正規のユーザーは、上記メモリセルアレイ２に格納するプログラムを作成する際に、上記特定アドレスからデータを読み出さないように設定することができる。また、正規のユーザーは、特定アドレスおよび誤データ変換方法を知っているので、例え上記特定アドレス以降所定アドレス分の誤データが読み出されたとしても正しいデータに戻すことかできるのである。但し、誤データ変換回路３における誤データ変換方法に注意しないと、誤データに通常使用されないデータが含まれる場合等には、上記特定アドレスが発見される場合がある。上記誤データ変換方法には、次のような方法が考えられている。
【０００９】
(１）読み出しデータをアドレス信号自身で修飾することによって誤データに変換して出力する。(２）読み出しデータを任意の規則性を有する誤データに変換して出力する。(３）読み出しデータを反転することによって誤データに変換して出力する。(４）読み出しデータとランダムデータ発生回路の出力データとを演算回路で演算処理することによって誤データに変換して出力する。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来のデータ保護回路を内蔵した半導体メモリ装置には、以下のような問題がある。すなわち、上記従来のデータ保護回路においては、誤データの出力が開始される特定アドレスの判定が比較的容易であり、然も総ての特定アドレス以降所定アドレス分の出力データは誤データになっている。したがって、上記特定アドレスが判定されることによって、当該特定アドレス以降上記所定アドレス分の本来の読み出しデータが解析されてしまう恐れがある。
【００１１】
そこで、この発明の目的は、メモリの内容の不正読み出しを試みても正しいデータや正しいプログラムコードを再現することが不可能なメモリ装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、この発明のメモリ装置は、メモリセルアレイに対するアクセスアドレスが予め設定された特定アドレスに一致したことを検知し、このアクセスアドレスと特定アドレスとの一致回数を計数し、この計数値が設定された所定値になる毎に上記メモリセルアレイにおける上記アクセスアドレスからの読み出しデータとは異なるデータを出力することを特徴としている。
【００１３】
上記構成によれば、非正規のユーザが不正読み出しを行う際に、メモリセルアレイのアドレスをスキャンさせた場合に、アクセスアドレスが特定アドレスに一致した回数が設定された所定値になる毎に、上記メモリセルアレイにおける上記アクセスアドレスからの読み出しデータとは異なるデータが出力される。したがって、非正規のユーザは、得たデータから正しいデータや正しいプログラムコードを再現することはできない。したがって、上記正しいデータや正しいプログラムコードを出力できるメモリ装置を正確にエミュレートすることもできないのである。
【００１４】
もし得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降所定アドレス分の出力データが正しい読み出しデータの場合と読み出しデータとは異なるデータの場合とがあるために、何れが正しい読み出しデータなのかを判別することができないのである。
【００１５】
また、この発明のメモリ装置は、メモリセルアレイと、上記メモリセルアレイから読み出された読み出しデータを他のデータに変換して出力するデータ変換回路と、上記読み出しデータとこの読み出しデータの変換データとが入力されて,何れか一方を出力するマルチプレクサと、予め設定された特定アドレスと入力アドレスとが一致した回数をカウントし,カウント値が設定された所定値になる毎にパルス信号を出力する一致数カウンタと、上記パルス信号が入力される毎に,上記マルチプレクサの出力を上記変換データ側に切換えるマルチプレクサ切換回路を備えることが望ましい。
【００１６】
上記構成によれば、非正規のユーザが不正読み出しを行う際に、メモリセルアレイのアドレスをスキャンさせた場合に、入力アドレスが特定アドレスに一致した回数が設定された所定値になる毎に、一致数カウンタからのパルス信号のパルス幅分だけ上記メモリセルアレイにおける入力アドレスからの読み出しデータとは異なる変換データが出力される。したがって、非正規のユーザは、得たデータから正しいデータや正しいプログラムコードを再現することはできない。もし得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降所定アドレス分の出力データが正しい読み出しデータの場合と上記変換データの場合とがあるために、何れが正しい読み出しデータなのかを判別することができないのである。
【００１７】
また、この発明のメモリ装置は、メモリセルアレイと、入力アドレスを他のアドレスに変換するアドレス変換回路と、上記入力アドレスとこの入力アドレスの変換アドレスとが入力されて何れか一方を出力するマルチプレクサと、上記マルチプレクサからのアドレスをデコードして上記メモリセルアレイのメモリセルを選択するアドレスデコーダと、予め設定された特定アドレスと上記入力アドレスとが一致した回数をカウントし,カウント値が設定された所定値になる毎にパルス信号を出力する一致数カウンタと、上記パルス信号が入力される毎に,上記マルチプレクサの出力を上記変換アドレス側に切り換えるマルチプレクサ切換回路を備えることが望ましい。
【００１８】
上記構成によれば、非正規のユーザが不正読み出しを行う際に、メモリセルアレイのアドレスをスキャンさせた場合に、入力アドレスが特定アドレスに一致した回数が設定された所定値になる毎に、一致数カウンタからのパルス信号のパルス幅分だけ上記メモリセルアレイにおける入力アドレスとは異なる変換アドレスからの読み出しデータが出力される。したがって、得られたデータから正しいデータや正しいプログラムコードを再現することはできない。もし得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降所定アドレス分の出力データが正しい読み出しデータの場合と誤データの場合とがあるために、何れが正しい読み出しデータなのかを判別することができないのである。
【００１９】
また、この発明のメモリ装置は、上記メモリセルアレイには,外部の演算装置が実行可能な第１のプログラムコードを格納し、上記計数値が上記所定値になる毎に出力される上記読み出しデータとは異なるデータを,上記演算装置が実行可能な第２のプログラムコードと成すことが望ましい。
【００２０】
上記構成によれば、アクセスアドレスが上記特定アドレスに至るまでは上記メモリセルアレイの上記アクセスアドレスから読み出された第１のプログラムコードが外部の演算装置に送出される。そして、アクセスアドレスが上記特定アドレスに一致した回数が所定値になる毎に、上記アクセスアドレスからの読み出しコードとは異なる第２のプログラムコードが上記演算装置に送出される。したがって、上記演算装置に、通常は上記第１のプログラムコードを実行させ、アクセスアドレスが上記特定アドレスに至る毎に第２のプログラムコードを実行させることが可能になる。
【００２１】
また、この発明のメモリ装置は、上記メモリセルアレイを、不揮発性メモリ,ＲＯＭあるいはフラッシュＥＥＰＲＯＭの何れか一つで成すことが望ましい。
【００２２】
上記構成によれば、不揮発性メモリ,ＲＯＭあるいはフラッシュＥＥＰＲＯＭ等の半導体メモリセルアレイに格納されたデータが非正規ユーザによって不正に読み出されて、半導体メモリ装置のエミュレート等に利用されることが防止される。
【００２３】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図１は、本実施の形態のメモリ装置としての半導体メモリ装置におけるブロック図である。本半導体メモリ装置は、フラッシュＥＥＰＲＯＭ回路であり、アドレスデコーダ１１,メモリセルアレイ１２,誤データ変換回路１３,マルチプレクサ(ＭＵＸ)１４,一致回路１５,特定アドレス設定回路１６,カウンタ回路１７,マルチプレクサ切換回路１８および出力バッファ回路１９で概略構成される。
【００２４】
ここで、上記アドレスデコーダ１１,メモリセルアレイ１２,誤データ変換回路１３,マルチプレクサ(ＭＵＸ)１４,一致回路１５,特定アドレス設定回路１６および出力バッファ回路１９は、図３に示す従来の半導体メモリ装置におけるアドレスデコーダ１,メモリセルアレイ２,誤データ変換回路３,マルチプレクサ４,一致回路５,特定アドレス設定回路６および出力バッファ回路８と同様に動作するものである。
【００２５】
上記構成を有する半導体メモリ装置は、以下のように動作する。すなわち、外部からの入力アドレスが上記アドレスデコーダ１１と一致回路１５とに入力される。そうすると、アドレスデコーダ１１は、上記入力アドレスをデコードしてメモリセルアレイ１２のワード線およびビット線を選択する。そして、メモリセルアレイ１２によって、上記選択されたワード線およびビット線に係るメモリセルからデータが読み出されて、マルチプレクサ１４の一方の入力端子および誤データ変換回路１３に出力される。そうすると、誤データ変換回路１３は、上記読み出しデータを上記誤データに変換してマルチプレクサ１４の他方の入力端子に出力する。
【００２６】
一方において、上記一致回路１５は、特定アドレス設定回路１６によって設定され出力された特定アドレスと上記入力アドレスとを比較し、両アドレスが一致すると一致信号を出力する。そうすると、カウンタ回路１７は、一致回路１５からの一致信号が入力される毎に内部カウント値を更新し、この内部カウント値が予め設定された所定値になる毎に１回ずつ周期的に所定時間幅のパルス信号を出力する。そして、マルチプレクサ切換回路１８によって、カウンタ回路１７からのパルス信号に基づいてマルチプレクサ１４の出力が上記所定時間だけ誤データ側に切り換えられる。すなわち、一致回路１５およびカウンタ回路１７で、上記一致数カウンタを構成しているのである。
【００２７】
その結果、上記マルチプレクサ１４は、入力アドレスが所定回数上記特定アドレスになる毎に、所定入力アドレス分だけ、誤データ変換回路１３からの誤データを選択して出力バッファ回路１９に送出する。それ以外は、上記メモリセルアレイ１２からの読み出しデータを選択して出力バッファ回路１９に送出する。そして、出力バッファ回路１９によって、マルチプレクサ１４から送出されたデータが外部に出力されるのである。
【００２８】
ここで、非正規のユーザが不正読み出しを行うに際して、上記メモリセルアレイ１２のアドレスをスキャンさせた場合に、上記特定アドレスが上記所定回アクセスされる毎に、上記所定入力アドレス分だけ上記誤データが出力されるので、得たデータから正しいデータや正しいプログラムコード再現することが非常に難しくなる。したがって、非正規のユーザは、得られたデータに基づいて、正規のユーザがメモリセルアレイ１２から得られるデータと同じデータを出力可能なメモリ装置を正確にエミュレートすることは不可能なのである。
【００２９】
また、もし得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降の所定アドレス分の出力データが正しいデータの場合と誤データの場合とがあるために、何れが正しいデータかを判別することができないのである。
【００３０】
これに対して、正規のユーザーは、上記メモリセルアレイ１２に格納するプログラムを作成する場合に、上記特定アドレスからデータを読み出さないように設定することができる。また、正規のユーザは、上記特定アドレスおよび誤データ変換方法を知っているので、上記特定アドレスから読み出した誤データを正しいデータに戻すことができる。さらに、上記誤データが出力される周期とその範囲も知っているので、上記特定アドレス以降の上記所定アドレス分の領域には不用のデータを書き込めば、この不用データに基づいて出力された誤データを逆変換して正しいデータを生成する必要もなくなるのである。
【００３１】
上述のように、本実施の形態においては、上記一致回路１５からの一致信号が所定回数に入力される毎にパルス信号を出力するカウンタ回路１７を設ける。そして、マルチプレクサ切換回路１８は、カウンタ回路１７からのパルス信号に基づいて、マルチプレクサ１４の出力を、メモリセルアレイ１２の読み出しデータ側から誤データ変換回路１３による誤データ側に所定アドレス分だけ切り換えるようにしている。
【００３２】
したがって、非正規ユーザが不正読み出しを試みるに際してメモリセルアレイ１２のアドレスをスキャンさせた場合には、上記読み出しデータ中に誤データが所定の周期で混在したデータが出力されることになり、得られたデータから正しいデータや正しいプログラムコードを再現することはできない。したがって、上記正しいデータや正しいプログラムコードを出力できる半導体メモリ装置を正確にエミュレートすることもできないのである。また、例え、得られたデータから上記特定アドレスが判明したとしても、何れが正しいデータかを判別することができないことになる。
【００３３】
さらに、上記実施の形態においては、上記特定アドレスが上記所定回アクセスされる毎に、メモリセルアレイ１２からの読み出しデータとは異なる誤データが出力されるようにしている。そこで、メモリセルアレイ１２に外部の演算装置用の第１のプログラムコードを格納し、誤データ変換回路１３は上記読み出しデータを上記演算装置用の第２のプログラムコードに変換するように構成することによって、通常は上記演算装置に第１のプログラムコードを実行させ、上記特定アドレスを上記所定回アクセスする毎に上記第２のプログラムコードを実行させることができるのである。
【００３４】
＜第２実施の形態＞
図２は、本実施の形態の半導体メモリ装置におけるブロック図である。本半導体メモリ装置は、アドレス変換回路２１,マルチプレクサ(ＭＵＸ)２２,一致回路２３,特定アドレス設定回路２４,カウンタ回路２５,マルチプレクサ切換回路２６,アドレスデコーダ２７,メモリセルアレイ２８および出力バッファ回路２９で概略構成される。
【００３５】
ここで、上記一致回路２３,特定アドレス設定回路２４,カウンタ回路２５,マルチプレクサ切換回路２６,アドレスデコーダ２７,メモリセルアレイ２８および出力バッファ回路２９は、図１に示す第１実施の形態における一致回路１５,特定アドレス設定回路１６,カウンタ回路１７,マルチプレクサ切換回路１８,アドレスデコーダ１１,メモリセルアレイ１２および出力バッファ回路１９と同様に動作する。
【００３６】
上記構成を有する半導体メモリ装置は、以下のように動作する。すなわち、外部からの入力アドレスが上記マルチプレクサ２２の一方の入力端子とアドレス変換回路２１と一致回路２３とに入力される。そうすると、アドレス変換回路２１は、上記入力アドレスをこの入力アドレス以外の新たなアドレスに変換してマルチプレクサ２２の他方の入力端子に出力する。
【００３７】
一方、上記一致回路２３は、特定アドレス設定回路２４によって設定され出力された特定アドレスと上記入力アドレスとを比較し、両アドレスが一致すると一致信号を出力する。そうすると、カウンタ回路２５は、一致回路２３からの一致信号が入力される毎に内部カウント値を更新し、この内部カウント値が予め設定された所定値になる毎に１回ずつ周期的に所定時間幅のパルス信号を出力する。そして、マルチプレクサ切換回路２６によって、カウンタ回路２５からのパルス信号に基づいて、マルチプレクサ２２の出力が上記所定時間だけアドレス変換回路２１からの変換アドレス側に切り換えられる。すなわち、一致回路２３およびカウンタ回路２５で、上記一致数カウンタを構成しているのである。
【００３８】
その結果、上記マルチプレクサ２２は、入力アドレスが所定回上記特定アドレスになる毎に、所定入力アドレス分だけ、上記変換アドレスを選択してアドレスデコーダ２７に送出する。それ以外は、入力アドレスを選択してアドレスデコーダ２７に送出する。そうすると、アドレスデコーダ２７は、マルチプレクサ２２からのアドレスをデコードしてメモリセルアレイ２８のワード線およびビット線を選択する。そして、メモリセルアレイ２８によって、上記選択されたワード線およびビット線に係るメモリセルからデータが読み出されて出力バッファ２９に出力される。そして、出力バッファ回路２９によって読み出しデータが外部に出力されるのである。
【００３９】
ここで、非正規のユーザが不正読み出しを行うに際して、上記メモリセルアレイ２８のアドレスをスキャンさせた場合に、上記特定アドレスが上記所定回入力される毎に、上記所定入力アドレス分だけ入力アドレスとは異なる上記変換アドレスから読み出された誤データが出力されるので、得たデータから正しいデータや正しいプログラムコード再現することが非常に難しくなる。したがって、非正規のユーザは、得られたデータに基づいて、正規のユーザがメモリセルアレイ２８から得られるデータと同じデータを出力可能なメモリ装置を正確にエミュレートすることは不可能なのである。
【００４０】
また、もし得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降の所定アドレス分の出力データが正しいデータの場合と誤データの場合とがあるために、何れが正しいデータかを判別することができないのである。
【００４１】
上述のように、本実施の形態においては、上記一致回路２３からの一致信号が所定回数入力される毎にパルス信号を出力するカウンタ回路２５を設ける。そして、マルチプレクサ切換回路２６は、カウンタ回路２５からのパルス信号に基づいて、マルチプレクサ２２の出力を、入力アドレス側からアドレス変換回路２１による変換アドレス側に所定アドレス分だけ切り換えるようにしている。
【００４２】
したがって、非正規ユーザが不正読み出しを試みるに際してメモリセルアレイ２８のアドレスをスキャンさせた場合には、上記読み出しデータ中に誤データが所定の周期で混在したデータが出力されることになり、得られたデータから正しいデータや正しいプログラムコード再現することはできない。したがって、上記正しいデータや正しいプログラムコードを出力できる半導体メモリ装置を正確にエミュレートすることもできないのである。また、例え、得られたデータから上記特定アドレスが判明したとしても、何れが正しいデータかを判別することができないことになる。
【００４３】
さらに、上記実施の形態の場合も上記第１実施の形態の場合と同様に、上記メモリセルアレイ２８における入力アドレスに該当する領域には外部の演算装置用の第１のプログラムコードを格納する一方、上記変換アドレスに該当する領域には上記演算装置用の第２のプログラムコードを格納することによって、通常は上記演算装置に第１のプログラムコードを実行させ、上記特定アドレスを上記所定回アクセスする毎に上記第２のプログラムコードを実行させることができるのである。
【００４４】
上記各実施の形態においては、上記メモリセルアレイ１２,２８をフラッシュＥＥＰＲＯＭで構成しているが、不揮発性メモリやＲＯＭ等の他の半導体メモリで構成しても差し支えない。また、半導体メモリに限定されるものでもない。
【００４５】
また、この発明は、図１および図２に示す構成に限定されるものではなく、例えば上記特定アドレスを一致回路１５,２３の内部メモリに格納して特定アドレス設定回路１６,２４を削除することも可能である。要は、メモリセルアレイ１２,２８に対するアクセスアドレスが特定アドレスに一致した回数に基づく所定の周期で、上記メモリセルアレイ１２,２８における上記アクセスアドレスからの読み出しデータとは異なるデータを出力できる構成であればよいのである。
【００４６】
【発明の効果】
以上より明らかなように、この発明のメモリ装置は、メモリセルアレイに対するアクセスアドレスが特定アドレスに一致した回数が設定された所定値になる毎に、上記アクセスアドレスからの読み出しデータとは異なるデータを出力するので、非正規のユーザが不正読み出しを行うに際して上記メモリセルアレイのアドレスをスキャンさせた場合に、上記アクセスアドレスからの読み出しデータ中に、上記特定アドレスが所定回入力される毎に上記読み出しデータとは異なるデータを混在させることができる。したがって、非正規ユーザは、得たデータから正しいデータや正しいプログラムコードを再現することはできない。したがって、上記正しいデータや正しいプログラムコードを出力できるメモリ装置を正確にエミュレートすることもできないのである。
【００４７】
さらに、得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降所定アドレス分の出力データが正しい読み出しデータの場合と誤データの場合とがあるために、何れが正しい読み出しデータなのかを判別することができないのである。
【００４８】
また、この発明のメモリ装置は、メモリセルアレイから読み出されたデータとこの読み出しデータのデータ変換回路による変換データとをマルチプレクサに入力し、特定アドレスと入力アドレスとの一致回数を一致数カウンタでカウントして所定値になる毎にパルス信号を出力し、このパル信号に呼応してマルチプレクサ切換回路が上記マルチプレクサの出力を切り換えるように成せば、非正規のユーザが上記メモリセルアレイのアドレスをスキャンさせた場合に、アクセスアドレスが特定アドレスに一致した回数が上記所定値になる毎に、所定アドレス分の上記変換データが出力される。したがって、得られたデータから正しいデータや正しいプログラムコードを再現することはできない。また、得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降所定アドレス分の出力データが正しい読み出しデータの場合と誤データの場合とがあるために、何れが正しい読み出しデータなのかを判別することができないのである。
【００４９】
また、この発明のメモリ装置は、入力アドレスとこの入力アドレスのアドレス変換回路による変換アドレスとをマルチプレクサに入力し、特定アドレスと入力アドレスとの一致回数を一致数カウンタでカウントして所定値になる毎にパルス信号を出力し、このパル信号に呼応してマルチプレクサ切換回路が上記マルチプレクサの出力を切り換え、上記マルチプレクサからの出力アドレスに基づいて上記メモリセルアレイからデータを読み出すように成せば、非正規のユーザが上記メモリセルアレイのアドレスをスキャンさせた場合に、アクセスアドレスが特定アドレスに一致した回数が上記所定値になる毎に、所定アドレス分の上記変換アドレスからの読み出しデータが出力される。したがって、得られたデータから正しいデータや正しいプログラムコードを再現することはできない。また、得られたデータから上記特定アドレスが判明したとしても、上記特定アドレス以降所定アドレス分の出力データが正しい読み出しデータの場合と誤データの場合とがあるため、何れが正しい読み出しデータなのかを判別することができないのである。
【００５０】
また、この発明のメモリ装置は、上記メモリセルアレイには外部の演算装置が実行可能な第１のプログラムコードを格納し、上記読み出しデータとは異なるデータを上記演算装置が実行可能な第２のプログラムコードにすれば、上記演算装置に通常は上記第１のプログラムコードを実行させ、アクセスアドレスが上記特定アドレスに一致した回数が所定値になる毎に第２のプログラムコードを実行させることが可能になる。
【００５１】
また、この発明のメモリ装置は、上記メモリセルアレイを、不揮発性メモリ,ＲＯＭあるいはフラッシュＥＥＰＲＯＭの何れか一つで構成すれば、不揮発性メモリ,ＲＯＭあるいはフラッシュＥＥＰＲＯＭ等の半導体メモリセルアレイに格納されたデータが非正規ユーザによって不正に読み出されて、半導体メモリ装置のエミュレート等に利用されることを防止できる。
【図面の簡単な説明】
【図１】 この発明のメモリ装置としての半導体メモリ装置のブロック図である。
【図２】 図１とは異なる半導体メモリ装置のブロック図である。
【図３】 従来のデータ保護回路が内蔵された半導体メモリ装置のブロック図である。
【符号の説明】
１１,２７…アドレスデコーダ、
１２,２８…メモリセルアレイ、
１３…誤データ変換回路、
１４,２２…マルチプレクサ、
１５,２３…一致回路、
１６,２４…特定アドレス設定回路、
１７,２５…カウンタ回路、
１８,２６…マルチプレクサ切換回路、
１９,２９…出力バッファ回路、
２１…アドレス変換回路。
Claims (7)
- メモリセルアレイに対するアクセスアドレスが予め設定された特定アドレスに一致したことを検知し、このアクセスアドレスと特定アドレスとの一致回数を計数し、この計数値が設定された所定値になる毎に上記メモリセルアレイにおける上記アクセスアドレスからの読み出しデータとは異なるデータを出力することを特徴とするメモリ装置。
- 請求項１に記載のメモリ装置であって、
メモリセルアレイと、
上記メモリセルアレイから読み出された読み出しデータを他のデータに変換して出力するデータ変換回路と、
上記読み出しデータとこの読み出しデータの変換データとが入力されて、何れか一方を出力するマルチプレクサと、
予め設定された特定アドレスと入力アドレスとが一致した回数をカウントし、カウント値が設定された所定値になる毎にパルス信号を出力する一致数カウンタと、
上記パルス信号が入力される毎に、上記マルチプレクサの出力を上記変換データ側に切換えるマルチプレクサ切換回路を備えたことを特徴とするメモリ装置。 - 請求項１に記載のメモリ装置であって、
メモリセルアレイと、
入力アドレスを他のアドレスに変換するアドレス変換回路と、
上記入力アドレスとこの入力アドレスの変換アドレスとが入力されて、何れか一方を出力するマルチプレクサと、
上記マルチプレクサからのアドレスをデコードして上記メモリセルアレイのメモリセルを選択するアドレスデコーダと、
予め設定された特定アドレスと上記入力アドレスとが一致した回数をカウントし、カウント値が設定された所定値になる毎にパルス信号を出力する一致数カウンタと、
上記パルス信号が入力される毎に、上記マルチプレクサの出力を上記変換アドレス側に切り換えるマルチプレクサ切換回路を備えたことを特徴とするメモリ装置。 - 請求項１に記載のメモリ装置において、
上記メモリセルアレイには、外部の演算装置が実行可能な第１のプログラムコードが格納されており、
上記計数値が上記所定値になる毎に出力される上記読み出しデータとは異なるデータは、上記演算装置が実行可能な第２のプログラムコードであることを特徴とするメモリ装置。 - 請求項２に記載のメモリ装置において、
上記メモリセルアレイには、外部の演算装置が実行可能な第１のプログラムコードが格納されており、
上記データ変換回路は、上記読み出しデータを上記演算装置が実行可能な第２のプログラムコードに変換して出力するようになっていることを特徴とするメモリ装置。 - 請求項３に記載のメモリ装置において、
上記メモリセルアレイにおける上記入力アドレスによってアクセスされる領域には、外部の演算装置が実行可能な第１のプログラムコードが格納されており、
上記メモリセルアレイにおける上記変換アドレスによってアクセスされる領域には、上記演算装置が実行可能な第２のプログラムコードが格納されていることを特徴とするメモリ装置。 - 請求項１乃至請求項６の何れか一つに記載のメモリ装置において、
上記メモリセルアレイは半導体メモリセルアレイであって、不揮発性メモリ,読み出し専用メモリあるいは一括消去型電気的消去書き込み可能読み出し専用メモリの何れか一つから成ることを特徴とするメモリ装置。
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