JP2885600B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP2885600B2
JP2885600B2 JP6967893A JP6967893A JP2885600B2 JP 2885600 B2 JP2885600 B2 JP 2885600B2 JP 6967893 A JP6967893 A JP 6967893A JP 6967893 A JP6967893 A JP 6967893A JP 2885600 B2 JP2885600 B2 JP 2885600B2
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/20—Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特にメモリに格納されている内容をデッドコピーな
どの不正読み出しから保護するためのデータ保護回路に
関する。
【０００２】
【従来の技術】半導体メモリ（例えば読み出し専用メモ
リ；ＲＯＭ）に格納されているプログラムやデータをデ
ッドコピーなどの不正読み出しから保護するために、半
導体メモリにデータ保護回路が内蔵されることがある。
【０００３】従来、実用化あるいは提案されているデー
タ保護回路は、ＲＯＭの指定アドレスをスキャンさせた
時にＲＯＭのある特定のアドレスが指定されると、この
アドレス以降の読み出しデータに対して以下に述べる
（１）乃至（５）のいずれかの方式で処理している。
【０００４】（１）読み出しデータの出力を禁止する、
（２）読み出しデータをアドレス信号自身で修飾するこ
とにより誤データに変換して出力する、（３）読み出し
データを任意の規則性を有する半固定の誤データに変換
して出力する、（４）読み出しデータを反転することに
より誤データに変換して出力する（特開昭６０−５７５
９８号）、（５）読み出しデータとランダムデータ発生
回路の出力データとを演算回路で演算処理することによ
り誤データに変換して出力する。しかし、上記（１）の
方式は、不正読み出しを試みる者にとって、読み出しデ
ータの出力禁止が開始する特定アドレスの判定が容易で
ある。
【０００５】また、前記（２）乃至（４）の方式は、い
ずれも、特定のアドレスが指定されることによりこのア
ドレス以降の読み出しデータを誤まらせるものである
が、誤データの出力が開始する特定アドレスの判定が比
較的容易である。
【０００６】即ち、（２）の方式は、読み出しデータに
よりアドレス信号自身で修飾された誤データは、不正読
み出し者にとってスキャンアドレスが判明しているの
で、スキャンアドレスを考慮して出力データを解析する
ことが可能である。また、（３）の方式は、半固定の誤
データの規則性から前記特定アドレスが比較的発見され
易い。
【０００７】また、（４）の方式も、誤データをメモリ
外部で再度反転させることによりデータを再現すること
が可能であり、しかも、誤データに通常使用されないデ
ータが含まれる場合が生じるので、前記特定アドレスが
比較的発見され易い。
【０００８】上記したように誤データの出力が開始する
特定アドレスの判定が比較的容易であると、この特定ア
ドレスが判定されることによって本来の読み出しデータ
の解析が行われるおそれがある。
【０００９】そこで、上記したような方式のほかに、Ｒ
ＯＭの特定のアドレスをアクセスした場合にＲＯＭの内
容を破壊するように工夫したとしても、ＲＯＭの別のサ
ンプルに対して前記特定のアドレスのアクセスをジャン
プすることにより、他のアドレスに対応する読み出しデ
ータが取得されてしまうおそれがある。しかも、ＲＯＭ
の正規のユーザーが誤って特定のアドレスをアクセスす
る場合が有り得ることを考慮すると、上記したようにＲ
ＯＭの内容を破壊することは好ましくない。このような
危険性は、誤データの出力が開始する特定アドレスを複
数設定した場合でも存在する。なお、（５）の方式は、
特定アドレスの判定が比較的困難であるが、ハードウェ
アの構成が複雑になり、チップコストが上昇する。
【００１０】
【発明が解決しようとする課題】上記したように従来の
データ保護回路は、誤データの出力が開始する特定アド
レスの判定が比較的容易であり、この特定アドレスが判
定されることによって本来の読み出しデータの解析が行
われるおそれがあるという問題があった。また、読み出
しデータとランダムデータ発生回路の出力データとを演
算回路で演算処理することにより誤データに変換して出
力する方式は、特定アドレスの判定が比較的困難である
が、ハードウェアの構成が複雑になり、チップコストが
上昇するという問題があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、半導体メモリの内容の不正読み出しを試みる
場合に、誤データの出力が開始するメモリの特定アドレ
スの判定を比較的困難にし、しかも、正規のユーザーが
誤って特定のアドレスをアクセスした場合でもメモリの
内容を破壊することがなく、ハードウェアの構成の複雑
化、チップコストの上昇を抑制し得る半導体集積回路を
提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体メモリのアドレスを指定するためのアドレス
信号が半導体メモリの特定アドレスを指定したことを検
知する特定アドレス検知回路と、この特定アドレス検知
回路の検知出力をラッチするラッチ回路と、このラッチ
回路のラッチ出力に基づいて前記アドレス信号のうちの
少なくとも１ビットを前記半導体メモリの読み出しデー
タにより置換する置換回路とを具備することを特徴とす
る。
【００１３】
【作用】不正読み出しに際して、メモリの指定アドレス
をスキャンさせた時に特定アドレスが指定されると、こ
のアドレス以降の各アドレスの読み出しデータを用いて
アドレス信号の少なくとも１ビットを置換するように動
作する。これにより、特定アドレスより後の各アドレス
の読み出しデータは、本来のアドレスとの対応関係を持
たない誤まったデータ（無意味なデータ）となる。
【００１４】このようにメモリの読み出しデータを用い
てアドレス信号を修飾するので、出力データは、スキャ
ンアドレスとの対応関係が不規則であり、かつ、半固定
の規則性を有するデータ、通常使用されないデータ、単
なる反転データに変換されたものではなく、恰も正しく
読み出されたようなランダムなデータが得られる。
【００１５】従って、不正読み出しを試みる者にとっ
て、判明しているスキャンアドレスを考慮しても、誤デ
ータの出力が開始する特定アドレスの判定が比較的困難
であり、出力データを解析することが困難である。上記
したような出力データの解析は、誤データの出力が開始
する特定アドレスを複数設定することにより一層困難に
なる。
【００１６】また、読み出しデータとランダムデータ発
生回路の出力データとを演算回路で演算処理することに
より誤データに変換して出力する方式と比べて、ハード
ウェアの構成の複雑化、チップコストの上昇を抑制する
ことが可能である。
【００１７】また、特定のアドレスをアクセスした場合
にメモリの内容を破壊する方式ではないので、正規のユ
ーザーが誤って特定のアドレスをアクセスした場合でも
メモリの内容を破壊することがない。この場合、正規の
ユーザーが誤って特定のアドレスをアクセスして暴走し
た場合でも、パワーオン、あるいは最小アドレスの指
定、あるいは最大アドレスの指定によって、メモリの正
常な使用を再開し得るような対策を施すことが望まし
い。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るメモリ
集積回路の一部を示している。
【００１９】このメモリ集積回路は、例えば１２８Ｋ×
８ビット構成を有する１ＭビットのＲＯＭであり、１１
はＲＯＭセルアレイ、１２はアドレス信号Ａ０〜Ａｉを
デコードして上記セルアレイのワード線を選択するアド
レスデコーダ、１３は上記セルアレイからの読み出しデ
ータを出力イネーブル信号（／ＯＥ）の活性時に外部に
出力するための出力バッファ回路である。
【００２０】さらに、本例では、ＲＯＭチップ上にデー
タ保護回路１４が搭載されている。このデータ保護回路
１４は、前記アドレス信号Ａ０〜Ａｉが特定アドレスを
指定したことを検知する特定アドレス検知回路１５と、
この特定アドレス検知回路１５の検知出力をラッチする
ラッチ回路１６と、このラッチ回路１６のラッチ出力に
基づいて前記アドレス信号Ａ０〜Ａｉのうちの少なくと
も１ビット（例えば最大重みビットＭＳＢであるＡｉ）
をＲＯＭの読み出しデータＤ７〜Ｄ０のうちの少なくと
も１ビット（例えばＤ０）により置換する置換回路１７
と、ＲＯＭのパワーオン時、最小アドレス指定時および
最大アドレス指定時をそれぞれ検知し、前記ラッチ回路
１６のラッチを解除するラッチ解除回路１８を具備す
る。
【００２１】上記特定アドレス検知回路１５は、ＲＯＭ
の製造時に特定アドレスのアドレスデータが設定される
特定アドレス設定回路１５１と、この特定アドレス設定
回路１５１の設定データとアドレス信号とを比較し、一
致したことを検知する一致回路１５２とを有する。但
し、この特定アドレス検知回路１５を前記アドレスデコ
ーダの一部により兼用させることが可能である。図２
は、図１中のデータ保護回路を取り出して一具体例を示
している。１０はＲＯＭ部であり、前記ＲＯＭセルアレ
イ１１、アドレスデコーダ１２、出力バッファ回路１３
などを含む。
【００２２】特定アドレス設定回路１５１は、例えばデ
ータレジスタからなる。一致回路１５２は、アドレス信
号Ａ０〜Ａｉのビット数に対応した複数の排他的オアゲ
ート１２１と、この複数の排他的オアゲートの各出力が
入力するオアゲート１２２とからなり、このオアゲート
１２２の出力が前記ラッチ回路１６の入力として供給さ
れる。
【００２３】ラッチ回路１６は、例えばＳＲ型フリップ
フロップ回路１６１からなり、上記一致回路１５２から
の一致入力（例えば“Ｌ”レベル）を受けるとラッチ出
力Ｓ１が“Ｈ”レベルになる。
【００２４】ラッチ解除回路１８は、ＲＯＭの電源投入
時に少し遅れて立ち上がるリセット信号を生成するパワ
ーオンリセット信号生成回路１８１と、アドレス信号が
最小アドレスを指定した時を検知するオアゲート１８２
（アドレスデコーダ１２の一部を兼用してよい）と、こ
のオアゲート１８２の出力を制御信号／ＣＮＴに同期し
て取り出すオアゲート１８３と、アドレス信号が最大ア
ドレスを指定した時を検知するナンドゲート１８４（ア
ドレスデコーダ１２の一部を兼用してよい）と、このナ
ンドゲート１８４の出力を制御信号／ＣＮＴに同期して
取り出すオアゲート１８５と、上記オアゲート１８３、
１８５の出力と前記パワーオンリセット信号生成回路１
８１の出力とが入力する３入力のアンドゲート１８６と
からなり、このアンドゲート１８６の出力が前記ラッチ
回路１６のリセット入力として供給される。読み出しデ
ータ選択回路１７１およびアドレス切換回路１７２は図
１中の置換回路１７を構成している。
【００２５】読み出しデータ選択回路１７１は、前記ラ
ッチ回路１６のラッチ出力に基づいてＲＯＭの読み出し
データのうちの１ビットを選択するものである。これ
は、制御信号／ＣＮＴと前記ラッチ回路１６のラッチ出
力Ｓ１とが入力するアンドゲート２１と、このアンドゲ
ート２１の出力と前記読み出しデータＤ７〜Ｄ０のうち
の１ビットとが入力する第１のナンドゲート２２と、こ
の第１のナンドゲート２２の出力と前記アンドゲート２
１の出力とが入力する第２のナンドゲート２３と、上記
第１のナンドゲート２２の出力と第２のナンドゲート２
３の出力とが入力するＳＲ型フリップフロップ回路２４
とからなり、このフリップフロップ回路２４の出力Ｓ２
をアドレス切換回路１７２に入力する。
【００２６】アドレス切換回路１７２は、前記ラッチ回
路１６のラッチ出力に基づいて前記アドレス信号Ａ０〜
Ａｉのうちの１ビットＤ７〜Ｄ０を上記読み出しデータ
選択回路１７１の出力に切り換えて前記アドレスデコー
ダ１２に入力するものである。これは、アドレス信号Ａ
０〜Ａｉのうちの１ビットＡｉと／ＣＮＴ信号とが入力
する第１のオアゲート２５と、この第１のオアゲート２
５の出力と前記ラッチ回路１６のラッチ出力とが入力す
る第２のオアゲート２６と、前記読み出しデータ選択回
路１７１の出力と／ＣＮＴ信号とが入力する第３のオア
ゲート２７と、前記ラッチ回路１６のラッチ出力Ｓ１が
入力するインバータ回路２８と、このインバータ回路２
８の出力と前記第３のオアゲート２７の出力とが入力す
る第４のオアゲート２９と、上記第２のオアゲート２６
の出力と第４のオアゲート２９の出力とが入力するアン
ドゲート３０とからなり、このアンドゲート３０の出力
を内部アドレス信号ａ０〜ａｉの一部ａｉとして前記Ｒ
ＯＭ部１０に供給する。
【００２７】このアドレス切換回路１７２は、前記ラッ
チ回路１６のラッチ出力Ｓ１が“Ｌ”レベルの時はアド
レス信号Ａ０〜Ａｉのうちの１ビットＡｉをａｉとして
選択し、ラッチ回路１６のラッチ出力Ｓ１が“Ｈ”レベ
ルの時は読み出しデータ選択回路１７１の出力をａｉと
して選択するように切り換える。次に、上記データ保護
回路の動作について図３のタイミング図を参照しながら
説明する。
【００２８】ＲＯＭに格納するプログラムを作成する場
合、通常はいくつかの未使用アドレスを設けるように設
計している。この設計者のみが知っているいくつかの未
使用アドレスのうちの少なくとも１つを特定アドレスと
して用いるものとする。
【００２９】不正読み出しに際して、ＲＯＭの指定アド
レスをスキャンさせた時に特定アドレスが指定される
と、ラッチ出力Ｓ１が“Ｈ”レベルになり、読み出しデ
ータの一部Ｄｉ（本例では１ビットＤ０）を選択し、こ
の選択データＳ２を用いて次のアドレスのアドレス信号
の一部Ａｉ（本例ではＭＳＢ）を置換する（内部アドレ
スａｉとして供給する）ように動作する。つまり、特定
アドレス以降の各アドレスのアドレス信号は、それぞれ
読み出しデータの一部によって修飾される。
【００３０】これにより、特定アドレスより後の各アド
レスの読み出しデータは、本来のアドレスのＭＳＢが操
作されたアドレスのデータが読み出されることになり、
本来のアドレスとの対応関係を持たない誤まったデータ
（無意味なデータ）となる。この場合、ＭＳＢが“１”
から“０”、あるいはその逆に変更された場合には、本
来のアドレスから遠く離れたアドレスのデータが読み出
されることになる。
【００３１】このようにメモリの読み出しデータを用い
てアドレス信号を修飾するので、出力データは、スキャ
ンアドレスとの対応関係が不規則であり、かつ、半固定
の規則性を有するデータ、通常使用されないデータ、単
なる反転データに変換されたものではなく、恰も正しく
読み出されたようなランダムなものとなる。
【００３２】従って、不正読み出しを試みる者にとっ
て、判明しているスキャンアドレスを考慮しても、誤デ
ータの出力が開始する特定アドレスの判定が比較的困難
であり、出力データを解析することが困難である。
【００３３】読み出されたデータのどこまでが正しく、
どこからが誤っているのかを知るには、全てのアドレス
について１つ１つ指定して個々のアドレス毎に読み出し
データを取得する作業を繰り返すか、ついには、誤った
出力データを含むプログラムを部分的に解析する作業を
繰り返す必要が生じる。
【００３４】しかし、近年のメモリの大容量化の下で
は、上記のような作業は膨大な量になり、結局は、不正
読み出しの対象となっている内容と同等のプログラムを
新規に開発する作業量との比較から、不正な取得を断念
させることが期待できる。上記したような出力データの
解析は、誤データの出力が開始する特定アドレスを複数
設定することにより一層困難になる。
【００３５】このように特定アドレスを複数設定するた
めには、複数の特定アドレスに対応して前記特定アドレ
ス設定回路１５１および一致回路１５２をそれぞれ複数
個設けておき、複数個の一致回路１５２の各出力の論理
和をとって前記ラッチ回路１６に入力するようにすれば
よい。
【００３６】また、従来のランダムデータ発生回路の出
力データと読み出しデータとを演算回路で演算処理する
ことにより誤データに変換して出力する方式と比べて、
ハードウェアの構成の複雑化、チップコストの上昇を抑
制することが可能である。
【００３７】また、特定のアドレスをアクセスした場合
にメモリの内容を破壊する方式ではないので、正規のユ
ーザーが誤って特定のアドレスをアクセスした場合でも
メモリの内容を破壊することがない。この場合、正規の
ユーザーが誤って特定のアドレスをアクセスして暴走し
た場合でも、この後、パワーオン、あるいは最小アドレ
スの指定、あるいは最大アドレスの指定によって、メモ
リの正常な使用を再開することが可能になる。
【００３８】また、上記実施例では、置換回路１７は、
アドレス信号のうちの１ビット（ＭＳＢ）を読み出しデ
ータのうちの１ビットにより置換する例を示したが、こ
れに限らず、アドレス信号のうちの複数ビットを読み出
しデータのうちの複数ビットにより置換するように複数
ビット分の置換回路を設けてもよい。
【００３９】また、上記したようなメモリ集積回路に限
らず、例えばロジック集積回路に搭載されたメモリ（オ
ンチップメモリ）や、半導体メモリとは別チップの集積
回路にデータ保護回路を搭載することが可能である。図
４は、本発明の第２実施例として、半導体メモリとは別
チップの集積回路にに搭載されたデータ保護回路の一例
を示している。
【００４０】４１はＭＰＵ（マイクロプロセッサ）チッ
プ、４２はＲＯＭチップ、４３、４４および４５は両チ
ップ間に接続されているアドレスバス、データバスおよ
び制御信号線である。
【００４１】ＭＰＵチップ４１は、ＭＰＵ回路４６のほ
かに、前記したような特定アドレス検知回路１５、ラッ
チ回路１６、置換回路１７、ラッチ解除回路１８が設け
られている。ＲＯＭチップ４２は、前記したようなセル
アレイ１１、アドレスデコーダ１２、出力バッファ回路
１３などが設けられている。このようにＭＰＵチップ４
１上にデータ保護回路が搭載された場合にも、前記実施
例と同様にＲＯＭのデータを保護することが可能であ
る。
【００４２】
【発明の効果】上述したように本発明の半導体集積回路
によれば、半導体メモリの内容の不正読み出しを試みる
場合に、誤データの出力が開始するメモリの特定アドレ
スの判定を比較的困難にし、しかも、正規のユーザーが
誤って特定のアドレスをアクセスした場合でもメモリの
内容を破壊することがなく、ハードウェアの構成の複雑
化、チップコストの上昇を抑制することができる。
【００４３】これにより、近年、ますます膨大な人件費
と時間を費やして作成されているソフトウェアの保護
を、集積回路製造時に未使用アドレスを指定するだけで
比較的容易に、かつ、より完全なものとし、ひいては、
競合商品に対する差別化、優位化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るメモリ集積回路の一
部を示すブロック図。
【図２】図１中のデータ保護回路の一具体例を示す回路
図。
【図３】図１の回路の動作例を示すタイミング波形図。
【図４】本発明の第２実施例に係るＭＰＵのデータ保護
回路を示すブロック図。
【符号の説明】
１１…ＲＯＭセルアレイ、１２…アドレスデコーダ、１
３…出力バッファ回路、１４…データ保護回路、１５…
特定アドレス検知回路、１５１…特定アドレス設定回
路、１５２…一致回路、１６…ラッチ回路、１７…置換
回路、１７１…読み出しデータ選択回路、１７２…アド
レス切換回路、１８…ラッチ解除回路、１８１…パワー
オンリセット信号生成回路、１８２…最小アドレス指定
検知ゲート、１８４…最大アドレス指定検知ゲート、４
１…ＭＰＵチップ、４２…ＲＯＭチップ、４３…アドレ
スバス、４４…データバス、４５…制御信号線、４６…
ＭＰＵ回路。
フロントページの続き (56)参考文献 特開 昭60−57598（ＪＰ，Ａ) 特開 平３−204053（ＪＰ，Ａ) 特開 昭63−225839（ＪＰ，Ａ) 特開 平４−74240（ＪＰ，Ａ) 特開 昭62−256148（ＪＰ，Ａ) 特開 平４−229346（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/14 320 G11C 17/00

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体メモリのアドレスを指定するため
    のアドレス信号が特定アドレスを指定したことを検知す
    る特定アドレス検知回路と、 この特定アドレス検知回路の検知出力をラッチするラッ
    チ回路と、 このラッチ回路のラッチ出力に基づいて前記アドレス信
    号のうちの少なくとも１ビットを前記半導体メモリに記
    憶されている正規のデータを用いて置換する置換回路
    と、 集積回路のリセット時、前記半導体メモリの最小アドレ
    ス指定時および最大アドレス指定時をそれぞれ検知し、
    前記ラッチ回路のラッチを解除するラッチ解除回路 とを
    具備することを特徴とする半導体集積回路。
  2. 【請求項２】 請求項１記載の半導体集積回路におい
    て、 前記ラッチ回路および置換回路は、前記半導体メモリと
    同じ半導体チップ上に形成されており、 前記特定アドレス検知回路は、上記半導体メモリのアド
    レスデコーダの一部が用いられていることを特徴とする
    半導体集積回路。
  3. 【請求項３】 請求項１記載の半導体集積回路におい
    て、 前記ラッチ回路および置換回路は、前記半導体メモリと
    は別の半導体チップ上に形成されていることを特徴とす
    る半導体集積回路。
  4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
    半導体集積回路において、 前記置換回路が置換する前記アドレス信号のビットには
    アドレス信号の最大重みビットを含むことを特徴とする
    半導体集積回路。
  5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
    半導体集積回路において、 前記半導体メモリは、ＲＯＭであることを特徴とする半
    導体集積回路。
  6. 【請求項６】 請求項１乃至５のいずれか１項に記載の
    半導体集積回路において、 前記特定アドレス検知回路は、特定のアドレスデータが
    予め設定された特定アドレス設定回路と、前記特定アド
    レス設定回路に設定されたアドレスデータと入力された
    アドレス信号とを比較し、一致を検出する一致回路とを
    含むことを特徴とする半導体集積回路。
  7. 【請求項７】 請求項６記載の半導体集積回路におい
    て、 前記ラッチ回路は、前記一致回路で一致が検出されたと
    きにセットされるＳＲ型フリップフロップ回路を含むこ
    とを特徴とする半導体集積回路。
  8. 【請求項８】 請求項１乃至７のいずれか１項に記載の
    半導体集積回路において、 前記置換回路は、前記ラッチ回路のラッチ状態に応答し
    て前記半導体メモリの読み出しデータのうちの１ビット
    を選択する読み出しデータ選択回路と、前記ラッチ回路
    のラッチ状態に応答して前記アドレス信号のうちの１ビ
    ットを前記読み出しデータ選択回路の出力に切り換えて
    アドレスデコーダに入力するアドレス切換回路とを含む
    ことを特徴とする半導体集積回路。
  9. 【請求項９】 請求項１乃至８のいずれか１項に記載の
    半導体集積回路において、 前記ラッチ解除回路は、電源投入時にリセット信号を生
    成するパワーオンリセット信号生成回路と、アドレス信
    号が供給され最小アドレスが指定されたことを検知する
    第１のオアゲートと、前記第１のオアゲートの出力と制
    御信号が供給される第２のオアゲートと、アドレス信号
    が供給され最大アドレスが指定されたことを検知するナ
    ンドゲートと、前記ナンドゲートの出力と前記制御信号
    が供給される第３のオアゲートと、前記パワーオンリセ
    ット信号生成回路、前記第２のオアゲート、及び前記第
    ３のオアゲートの出力信号が供給され、前記ラッチ回路
    のリセット信号を出力するアンドゲートとを具備するこ
    とを特徴とする半導体集積回路。
  10. 【請求項１０】 半導体メモリのアドレスを指定するた
    めのアドレス信号が、特定アドレスを指定したことを検
    知する特定アドレス検知手段と、 前記特定アドレス検知手段の検知出力をラッチするラッ
    チ手段と、 前記ラッチ手段のラッチ出力に応答して前記アドレス信
    号のうちの少なくとも１ビットを前記半導体メモリに記
    憶されている正規のデータを用いて置換する置換手段
    と、 前記半導体メモリの電源投入時、前記半導体メモリの最
    小アドレスの指定時、及び前記半導体メモリの最大アド
    レスの指定時をそれぞれ検知し、前記ラッチ手段のラッ
    チ状態を解除するラッチ解除手段 とを具備することを特
    徴とするデータ保護回路。
  11. 【請求項１１】 請求項１０記載のデータ保護回路にお
    いて、 前記ラッチ手段及び置換手段はそれぞれ、前記半導体メ
    モリのチップ中に形成され、 前記特定アドレス検知手段は、前記半導体メモリのアド
    レスデコーダの一部が用いられることを特徴とするデー
    タ保護回路。
  12. 【請求項１２】 請求項１０記載のデータ保護回路にお
    いて、 前記ラッチ手段及び置換手段はそれぞれ、前記半導体メ
    モリとは別の半導体チップ上に形成されることを特徴と
    するデータ保護回路。
  13. 【請求項１３】 請求項１０乃至１２のいずれか１項に
    記載のデータ保護回路において、 前記置換手段で置換される前記アドレス信号には、最大
    重みビットが含まれることを特徴とするデータ保護回
    路。
  14. 【請求項１４】 請求項１０乃至１３のいずれか１項に
    記載のデータ保護回路において、 前記半導体メモリは、ＲＯＭであることを特徴とするデ
    ータ保護回路。
  15. 【請求項１５】 請求項１０乃至１４のいずれか１項に
    記載のデータ保護回路において、 前記特定アドレス検知手段は、特定のアドレスデータが
    予め設定された特定アドレス設定手段と、前記特定アド
    レス設定手段に設定されたアドレスデータと入力された
    アドレス信号とを比較し、一致を検出する一致手段とを
    含むことを特徴とするデータ保護回路。
  16. 【請求項１６】 請求項１５記載のデータ保護回路にお
    いて、 前記ラッチ手段は、前記一致手段で一致が検出されたと
    きにセットされるＳＲ型フリップフロップ回路を含むこ
    とを特徴とするデータ保護回路。
  17. 【請求項１７】 請求項１０乃至１６のいずれか１項に
    記載のデータ保護回路において、 前記置換手段は、前記ラッチ手段のラッチ状態に応答し
    て前記半導体メモリの読み出しデータのうちの１ビット
    を選択する読み出しデータ選択手段と、前記ラッチ手段
    のラッチ状態に応答して前記アドレス信号のうちの１ビ
    ットを前記読み出しデータ選択手段の出力に切り換えて
    アドレスデコーダに入力するアドレス切換手段とを含む
    ことを特徴とするデータ保護回路。
  18. 【請求項１８】 請求項１０乃至１７のいずれか１項に
    記載のデータ保護回路において、 前記ラッチ解除手段は、電源投入時にリセット信号を生
    成するパワーオンリセット信号生成回路と、アドレス信
    号が最小アドレスを指定したことを検知する第１の論理
    手段と、制御信号に応答して前記第１の論理手段の出力
    を取り出す第２の論理手段と、アドレス信号が最大アド
    レスを指定したことを検知する第３の論理手段と、前記
    制御信号に応答して前記第３の論理手段の出力を取り出
    す第４の論理手段と、前記パワーオンリセット信号生成
    回路から出力されるリセット信号、前記第２の論理手段
    の出力信号、及び前記第４の論理手段の出力信号の論理
    積信号を生成して前記ラッチ手段のラッチ状態を解除す
    る第５の論理手段とを具備することを特徴とするデータ
    保護回路。
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