JPH1165937A

JPH1165937A - Ｉｃメモリカード

Info

Publication number: JPH1165937A
Application number: JP9227941A
Authority: JP
Inventors: Tomoya Fukuzumi; 知也福住
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-08-25
Filing date: 1997-08-25
Publication date: 1999-03-09
Also published as: US6126070A

Abstract

(57)【要約】【課題】メモリに格納されたデータの機密性を高め、
メモリからのデータ読み出し及びメモリへのデータ書き
込みが容易に行うことができないようにしたセキュリテ
ィ機能を有するＩＣメモリカードを得る。【解決手段】所定の周期数において、アドレス信号線
Ａ1〜Ａ4から入力されるアドレスデータＡｄ1〜Ａｄ4に
おける、各周期ごとのそれぞれのデータレベルが、それ
ぞれの周期ごとにあらかじめ設定された各データレベル
とすべて一致すると、セキュリティ回路部６は、ホスト
システム装置２によるコモンメモリ部４へのアクセスを
許可し、一致しなかった場合、セキュリティ回路部６
は、ホストシステム装置２によるコモンメモリ部４への
アクセスを禁止するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ノートパソコンや
携帯型端末機器等の情報処理機器における外部記憶媒体
として使用される、ＰＣカードスタンダード等の標準仕
様に準拠したＩＣメモリカードに関するものである。

【０００２】

【従来の技術】図１６は、従来のＩＣメモリカードの例
を示した概略のブロック図である。図１６において、Ｉ
Ｃメモリカード２００は、情報処理機器等からなるホス
トシステム装置２０１とのインタフェースを行いＰＣカ
ードスタンダードに準拠したインタフェース部２０２
と、ホストシステム装置２０１からのデータを格納する
ＳＲＡＭ又はフラッシュメモリ等からなるコモンメモリ
部２０３とを備え、更に、カードの属性情報を格納する
ＥＥＰＲＯＭで形成されたアトリビュートメモリ部２０
４と、外部から入力された電源をＩＣメモリカード２０
０の各部に供給すると共にリセット信号を生成して出力
する電源制御回路部２０５とを備えている。

【０００３】インタフェース部２０２は、アドレスバス
バッファ２０７と、アドレスデコーダ２０８と、カード
モード制御部２０９と、データバスバッファ２１０とで
構成されている。なお、ＩＣメモリカード２００とホス
トシステム装置２０１との接続は、すべてコネクタを用
いて行われ、インタフェース部２０２には該コネクタが
含まれるが、図１６ではコネクタを省略している。アド
レスバスバッファ２０７及びアドレスデコーダ２０８は
アドレスバス２１１で、カードモード制御部２０９は制
御バス２１２で、データバスバッファ２１０はデータバ
ス２１３で、それぞれホストシステム装置２０１と接続
されている。

【０００４】電源制御回路部２０５は、ホストシステム
装置２０１に接続されており、リセット信号／ＲＥＳが
出力されるリセット信号線でアドレスバスバッファ２０
７、カードモード制御部２０９及びデータバスバッファ
２１０にそれぞれ接続され、電源電圧Ｖddが出力される
電源ラインで各部にそれぞれ接続されるが図１６ではそ
れらの接続を省略している。

【０００５】更に、アドレスバスバッファ２０７は、内
部アドレスバス２１４でコモンメモリ部２０３に接続さ
れ、カードモード制御部２０９は、複数の信号線２１５
でコモンメモリ部２０３、アトリビュートメモリ部２０
４及びデータバスバッファ２１０にそれぞれ接続されて
いる。また、データバスバッファ２１０は、内部データ
バス２１６でコモンメモリ部２０３及びアトリビュート
メモリ部２０４にそれぞれ接続され、アドレスデコーダ
２０８は、カードモード制御部２０９に接続されてい
る。

【０００６】このような構成において、電源制御回路部
２０５は、インタフェース部２０２を介してホストシス
テム装置２０１から入力された電源を各部に供給すると
共に、ホストシステム装置２０１からの電源の立上り及
び立下り時にそれぞれリセット信号／ＲＥＳを生成して
アドレスバスバッファ２０７、カードモード制御部２０
９及びデータバスバッファ２１０にそれぞれ出力する。

【０００７】アドレスバスバッファ２０７は、ホストシ
ステム装置２０１からアドレスバス２１１を介してアド
レスデータが入力され、該入力されたアドレスデータを
内部アドレスバス２１４を介してコモンメモリ部２０３
及びアトリビュートメモリ部２０４にそれぞれ出力す
る。更に、ホストシステム装置２０１からの上記アドレ
スデータは、アドレスデコーダ２０８にも入力され、ア
ドレスデコーダ２０８は、入力されたアドレスデータを
デコードして、カードモード制御部２０９に制御信号を
出力すると共に、コモンメモリ部２０３及びアトリビュ
ートメモリ部２０４にチップセレクト信号を出力する。

【０００８】カードモード制御部２０９は、アドレスデ
コーダ２０８からの制御信号に加えて、制御バス２１２
を介してアウトプットイネーブル信号、ライトイネーブ
ル信号、カードイネーブル信号、及びコモンメモリ部２
０３又はアトリビュートメモリ部２０４のいずれのメモ
リ空間を使用するかを選択指令するメモリ空間選択信号
等からなるカードモード制御信号が入力される。これら
の信号から、カードモード制御部２０９は、アウトプッ
トイネーブル信号及びライトイネーブル信号等からなる
コモンメモリ部２０３及びアトリビュートメモリ部２０
４を制御するメモリ制御信号を生成すると共にＩ／Ｏ制
御信号を生成し、信号線２１５を介してメモリ制御信号
をコモンメモリ部２０３及びアトリビュートメモリ部２
０４にそれぞれ出力し、上記Ｉ／Ｏ制御信号をデータバ
スバッファ２１０に出力する。

【０００９】データバスバッファ２１０は、カードモー
ド制御部２０９から入力されたＩ／Ｏ制御信号から、ホ
ストシステム装置２０１とコモンメモリ部２０３との
間、及びホストシステム装置２０１とアトリビュートメ
モリ部２０４との間のデータＩ／Ｏ制御、すなわち、デ
ータバス２１３及び内部データバス２１６におけるＩ／
Ｏ制御を行う。また、コモンメモリ部２０３及びアトリ
ビュートメモリ部２０４では、内部アドレスバス２１４
を介して入力されたアドレスデータ、アドレスデコーダ
２０８から入力されたチップセレクト信号、並びに信号
線２１５を介して入力されたメモリ制御信号に従って、
内部データバス２１６を介してデータの書き込み又は読
み出しが行われる。

【００１０】

【発明が解決しようとする課題】しかし、上記のような
ＩＣメモリカード２００では、ＩＣメモリカード２００
を外部記憶媒体として使用するシステムにおいて、ホス
トシステム装置及びオペレータを限定せずに利用するこ
とができ、コモンメモリ部２０３からのデータ読み出
し、及びコモンメモリ部２０３へのデータ書き込みを自
由に行うことができるため、コモンメモリ部２０３に格
納されたデータの機密性を保つことができないという問
題があった。

【００１１】本発明は、上記のような問題を解決するた
めになされたものであり、メモリに格納されたデータの
機密性を高め、メモリからのデータ読み出し及びメモリ
へのデータ書き込みが容易に行うことができないように
したセキュリティ機能を有するＩＣメモリカードを得る
ことを目的とする。

【００１２】

【課題を解決するための手段】この発明に係るＩＣメモ
リカードは、情報処理機器等からなるホストシステム装
置に接続して使用され、データの格納を行うメモリを備
えたＩＣメモリカードにおいて、ホストシステム装置と
のインタフェースを行うインタフェース部と、少なくと
も１つのＩＣメモリで形成され、データの格納を行うコ
モンメモリ部と、所定の周期数の間、各周期ごとにイン
タフェース部を介してホストシステム装置から入力され
るアドレスデータと、あらかじめ設定された各周期ごと
のデータとが一致しないとコモンメモリ部へのアクセス
を禁止し、すべて一致するとコモンメモリ部へのアクセ
スの禁止を解除するセキュリティ回路部とを備えるもの
である。

【００１３】また、この発明に係るＩＣメモリカード
は、請求項１において、上記セキュリティ回路部は、各
周期ごとに所定のデータを生成するデータ生成回路部
と、該データ生成回路部で生成されたデータとホストシ
ステム装置から入力されたアドレスデータとを各周期ご
とに比較し、該比較結果を出力する比較回路部と、該比
較回路部から出力された各周期ごとの比較結果から、コ
モンメモリ部へのアクセス禁止処理を行うか否かの判定
を行うと共に、該判定に応じてコモンメモリ部へのアク
セスを禁止する判定回路部とを備えるものである。

【００１４】また、この発明に係るＩＣメモリカード
は、請求項２において、上記データ生成回路部は、ホス
トシステム装置から入力される所定の信号を基にカウン
トを行うバイナリカウンタで形成されるものである。

【００１５】また、この発明に係るＩＣメモリカード
は、請求項２又は請求項３のいずれかにおいて、上記比
較回路部は、データ生成回路部で生成されたデータをデ
コードする第１デコーダ部と、ホストシステム装置から
入力されたアドレスデータをデコードする第２デコーダ
部と、第１デコーダ部でデコードされたデータと第２デ
コーダでデコードされたデータとを各周期ごとに比較
し、該比較結果を出力する比較部とを備えるものであ
る。

【００１６】また、この発明に係るＩＣメモリカード
は、情報処理機器等からなるホストシステム装置に接続
して使用され、データの格納を行うメモリを備えたＩＣ
メモリカードにおいて、ホストシステム装置とのインタ
フェースを行うインタフェース部と、少なくとも１つの
ＩＣメモリで形成され、データの格納を行うコモンメモ
リ部と、所定のセキュリティデータを格納するセキュリ
ティデータ格納領域を設けた、カードの属性情報の格納
を行うアトリビュートメモリ部と、ホストシステム装置
から入力されたアドレスデータの照合を行うと共に、該
入力されたアドレスデータから読み出されたデータの照
合を行い、照合を行ったアドレスデータがセキュリティ
データ格納領域を示すアドレスデータと一致すると共に
照合を行ったデータがセキュリティデータと一致する
と、コモンメモリ部へのアクセスの禁止を解除し、いず
れか一方でも一致しないと、コモンメモリ部へのアクセ
スを禁止するセキュリティ回路部とを備えるものであ
る。

【００１７】また、この発明に係るＩＣメモリカード
は、請求項５において、上記セキュリティ回路部は、ア
ドレスデータの照合を行う際、アトリビュートメモリ部
に対してデータ読み出しを行う制御信号がホストシステ
ム装置から入力されていない場合、コモンメモリ部への
アクセスを禁止するものである。

【００１８】また、この発明に係るＩＣメモリカード
は、請求項５又は請求項６のいずれかにおいて、上記セ
キュリティ回路部は、セキュリティデータ格納領域を示
す所定のアドレスデータがあらかじめ設定されたアドレ
スデータ設定部と、ホストシステム装置から入力された
アドレスデータと該アドレスデータ設定部に設定された
所定のアドレスデータとを比較すると共に、該比較結果
を出力するアドレスデータ比較部と、所定のセキュリテ
ィデータがあらかじめ設定されたデータ設定部と、ホス
トシステム装置より入力されたアドレスデータから読み
出されたデータと該データ設定部に設定された所定のセ
キュリティデータとを比較すると共に、該比較結果を出
力するデータ比較部と、アドレスデータ比較部及びデー
タ比較部から出力された各比較結果から、コモンメモリ
部へのアクセスを禁止するか否かの判定を行うと共に、
該判定に応じてコモンメモリ部へのアクセスを禁止する
判定回路部とを備えるものである。

【００１９】また、この発明に係るＩＣメモリカード
は、請求項７において、上記判定回路部は、アドレスデ
ータ比較部から比較結果が入力される際、アトリビュー
トメモリ部に対してデータ読み出しを行う制御信号がホ
ストシステム装置から入力されていない場合、コモンメ
モリ部へのアクセスを禁止するものである。

【００２０】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。実施の形態１．図１は、本発明の実施の形態１における
ＩＣメモリカードの例を示した概略のブロック図であ
る。図１において、ＩＣメモリカード１は、情報処理機
器等からなるホストシステム装置２とのインタフェース
を行いＰＣカードスタンダードに準拠したインタフェー
ス部３と、ホストシステム装置２からのデータを格納す
るＳＲＡＭ又はフラッシュメモリ等のＩＣメモリからな
るコモンメモリ部４とを備え、更に、カードの属性情報
を格納するＥＥＰＲＯＭのＩＣメモリで形成されたアト
リビュートメモリ部５と、所定の処理を行わないとホス
トシステム装置２によるコモンメモリ部４へのアクセス
を禁止するセキュリティ回路部６と、外部から入力され
た電源をＩＣメモリカード１の各部に供給すると共にリ
セット信号／ＲＥＳを生成して出力する電源制御回路部
７とを備えている。

【００２１】インタフェース部３は、アドレスバスバッ
ファ１１と、アドレスデコーダ１２と、カードモード制
御部１３と、データバスバッファ１４とで構成されてい
る。なお、ＩＣメモリカード１とホストシステム装置２
との接続は、すべてコネクタを用いて行われ、インタフ
ェース部３には該コネクタが含まれるが、図１ではコネ
クタを省略している。アドレスバスバッファ１１は、ア
ドレス信号線Ａ1〜Ａm（ｍは自然数）でホストシステム
装置２と接続されており、アドレス信号線Ａ1〜Ａmより
アドレスデータＡｄ1〜Ａｄmが入力される。アドレスデ
コーダ１２は、アドレス信号線Ａ0及びアドレス信号線
Ａm+1〜Ａn（ｎはｎ＞ｍの自然数）でホストシステム装
置２と接続され、アドレス信号線Ａ0よりアドレスデー
タＡｄ0が、アドレス信号線Ａm+1〜Ａnよりアドレスデ
ータＡｄm+1〜Ａｄnがそれぞれ入力される。

【００２２】アドレス信号線Ａ0〜Ａnはアドレスバス２
１を形成し、アドレスデータＡｄ0〜Ａｄnにおいて、ア
ドレスデータＡｄ0が最下位のデータをなし、アドレス
データＡｄnが最上位のデータをなす。アドレスバスバ
ッファ１１は、更に、内部アドレスバス２２でコモンメ
モリ部４及びアトリビュートメモリ部５にそれぞれ接続
され、アドレスバス２１から入力されたアドレスデータ
Ａd1〜Ａｄmは、内部アドレスバス２２を介してコモン
メモリ部４及びアトリビュートメモリ部５にそれぞれ入
力される。

【００２３】カードモード制御部１３は、制御信号線Ｃ
0〜Ｃ3でホストシステム装置２と接続されており、制御
信号線Ｃ0よりカードイネーブル信号／ＣＥ1が、制御信
号線Ｃ1よりカードイネーブル信号／ＣＥ2が、制御信号
線Ｃ2よりライトイネーブル信号／ＷＥが、制御信号線
Ｃ3よりアウトプットイネーブル信号／ＯＥがそれぞれ
入力される。また、セキュリティ回路部６は、カードモ
ード制御部１３に接続されると共に、制御信号線Ｃ0，
Ｃ1，Ｃ4及び所定のアドレス信号線、例えばアドレス信
号線Ａ0〜Ａ4でホストシステム装置２と接続されてい
る。セキュリティ回路部６は、制御信号線Ｃ4よりコモ
ンメモリ部４又はアトリビュートメモリ部５のいずれの
メモリ空間を使用するかを選択指令するメモリ空間選択
信号／ＲＥＧが入力される。なお、制御信号線Ｃ0〜Ｃ4
は制御バス２３を形成している。

【００２４】データバスバッファ１４は、データ線Ｄ0
〜Ｄ15からなるデータバス２４でホストシステム装置２
と接続されており、データ線Ｄ0〜Ｄ15を介してデータ
Ｄｄ0〜Ｄｄ15の入出力を行う。更に、データバスバッ
ファ１４は、内部データ線Ｄa0〜Ｄa15でコモンメモリ
部４に接続され、内部データ線Ｄa0〜Ｄa7でアトリビュ
ートメモリ部５に接続されている。コモンメモリ部４
は、内部データ線Ｄa0〜Ｄa15を介してデータＤｄ0〜Ｄ
ｄ15の入出力を行い、アトリビュートメモリ部５は、内
部データ線Ｄa0〜Ｄa7を介してデータＤｄ0〜Ｄｄ7の入
出力を行う。なお、内部データ線Ｄa0〜Ｄa15は内部デ
ータバス２５を形成し、データ線Ｄ0〜Ｄ15と内部デー
タ線Ｄa0〜Ｄa15の各データ線は対応している。

【００２５】更に、アドレスデコーダ１２は、内部制御
信号線２６でコモンメモリ部４及びアトリビュートメモ
リ部５にそれぞれ接続されると共に、内部制御信号線２
７でカードモード制御部１３に接続されている。また、
カードモード制御部１３は、内部制御信号線２８でコモ
ンメモリ部４、アトリビュートメモリ部５及びデータバ
スバッファ１４にそれぞれ接続されている。

【００２６】電源制御回路部７は、ホストシステム装置
２に接続され、ホストシステム装置２から電源が供給さ
れており、ＩＣメモリカード１の各部に電源電圧Ｖddを
供給するが、図１ではその接続を省略している。また、
電源制御回路部７は、図１では接続を省略しているが、
セキュリティ回路部６、アドレスバスバッファ１１、ア
ドレスデコーダ１２、カードモード制御部１３及びデー
タバスバッファ１４にそれぞれ接続されており、ホスト
システム装置２から入力される電源電圧の立上り時及び
立下り時にそれぞれリセット信号／ＲＥＳを生成し、該
リセット信号／ＲＥＳをセキュリティ回路部６、アドレ
スバスバッファ１１、アドレスデコーダ１２、カードモ
ード制御部１３及びデータバスバッファ１４にそれぞれ
出力する。

【００２７】上記のような構成において、アドレスデコ
ーダ１２は、アドレス信号線Ａm+1〜Ａnから入力された
アドレスデータＡｄm+1〜Ａｄnより、コモンメモリ部４
及びアトリビュートメモリ部５における各ＩＣメモリを
選択するためのチップセレクト信号／ＣＳを生成し、内
部制御信号線２６を介してコモンメモリ部４及びアトリ
ビュートメモリ部５にそれぞれ出力する。

【００２８】アドレスデータＡｄ0〜Ａｄnにおける最下
位のアドレスデータＡｄ0は、内部データバス２５の各
内部データ線Ｄa0〜Ｄa15の内、内部データ線Ｄa0〜Ｄa
7を使用するか、又は内部データ線Ｄa8〜Ｄa15を使用す
るかの選択を指定するためのものであり、例えば、アド
レスデータＡｄ0がＬｏｗレベルの場合、アドレスデコ
ーダ１２は、内部制御信号線２７を介してカードモード
制御部１３に内部データ線Ｄa0〜Ｄa7を選択する信号を
出力し、アドレスデータＡｄ0がＨｉｇｈレベルの場
合、アドレスデコーダ１２は、内部制御信号線２７を介
してカードモード制御部１３に内部データ線Ｄa8〜Ｄa1
5を選択する信号を出力する。アドレスバスバッファ１
１に入力されたアドレスデータＡｄ1〜Ａｄmは、内部ア
ドレスバス２２を介してコモンメモリ部４及びアトリビ
ュートメモリ部５にそれぞれ入力される。

【００２９】カードイネーブル信号／ＣＥ1及び／ＣＥ2
が共にＬｏｗレベルである場合、カードモード制御部１
３は、アドレスデコーダ１２からの選択信号を無視し、
データバス２４及び内部データバス２５のすべてのデー
タ線を使用するようにデータバスバッファ１４を制御す
る。カードイネーブル信号／ＣＥ1がＬｏｗレベル、カ
ードイネーブル信号／ＣＥ2がＨｉｇｈレベルである場
合、カードモード制御部１３は、データバス２４のデー
タ線Ｄ0〜Ｄ7を使用すると共に、アドレスデコーダ１２
からの選択信号に応じて、内部データ線Ｄa0〜Ｄa7又は
内部データ線Ｄa8〜Ｄa15のいずれかを使用するように
データバスバッファ１４を制御する。

【００３０】更に、カードイネーブル信号／ＣＥ1がＨ
ｉｇｈレベル、カードイネーブル信号／ＣＥ2がＬｏｗ
レベルである場合、カードモード制御部１３は、アドレ
スデコーダ１２からの選択信号を無視し、データ線Ｄ8
〜Ｄ15を使用すると共に内部データ線Ｄa8〜Ｄa15を使
用するようにデータバスバッファ１４を制御する。ま
た、カードモード制御部１３は、カードイネーブル信号
／ＣＥ1及び／ＣＥ2が共にＨｉｇｈレベルでないとき
に、アドレスデコーダ１２をイネーブルにする信号を内
部制御信号線２７を介して出力し、カードイネーブル信
号／ＣＥ1及び／ＣＥ2が共にＨｉｇｈレベルのとき、ア
ドレスデコーダ１２をイネーブルにする信号を出力せ
ず、ＩＣメモリカード１はスタンバイ状態となる。

【００３１】カードモード制御部１３は、制御信号線Ｃ
2から入力されたライトイネーブル信号／ＷＥ及び制御
信号線Ｃ3から入力されたアウトプットイネーブル信号
／ＯＥに応じて、コモンメモリ部４、アトリビュートメ
モリ部５及びデータバスバッファ１４へ、内部制御信号
線２８を介してライトイネーブル信号／ＷＥ及びアウト
プットイネーブル信号／ＯＥをそれぞれ出力する。ま
た、カードモード制御部１３は、セキュリティ回路部６
の出力レベルに応じて、コモンメモリ部４のメモリ空間
又はアトリビュートメモリ部５のメモリ空間のいずれを
選択するかを指令する信号を内部制御信号線２７を介し
てアドレスデコーダ１２に出力する。アドレスデコーダ
１２は、カードモード制御部１３から入力されたメモリ
空間の選択指令信号に従って生成したチップセレクト信
号／ＣＳを、制御信号線２６を介してコモンメモリ部４
及びアトリビュートメモリ部５に出力する。

【００３２】セキュリティ回路部６は、所定数の周期に
おいて、アドレス信号線Ａ1〜Ａ4から入力されるアドレ
スデータＡｄ1〜Ａｄ4における、各周期ごとのそれぞれ
のデータレベルを検出し、検出した各データの周期ごと
のレベルが、それぞれの周期ごとにあらかじめ設定され
た各データレベルと一致するか否かを調べ、すべて一致
すると、ホストシステム装置２から制御信号線Ｃ4を介
して入力されたメモリ空間選択信号／ＲＥＧをカードモ
ード制御部１３に出力し、一致しなかった場合は、制御
信号線Ｃ4を介して入力されたメモリ空間選択信号／Ｒ
ＥＧに関係なく、カードモード制御部１３にアトリビュ
ートメモリ部５を選択する信号を出力する。

【００３３】なお、以下本実施の形態１では、ホストシ
ステム装置２は、コモンメモリ部４を選択するときはＨ
ｉｇｈレベルのメモリ空間選択信号／ＲＥＧを出力し、
アトリビュートメモリ部５を選択するときはＬｏｗレベ
ルのメモリ空間選択信号／ＲＥＧを出力するものとして
説明する。

【００３４】図２は、１６周期からなるアドレスデータ
Ａｄ1〜Ａｄ4における所定のパターン例を示したタイミ
ングチャートである。ホストシステム装置２から入力さ
れるアドレスデータＡｄ1〜Ａｄ4が、１周期目から順に
１６周期目まで図２で示したような変化をした場合、セ
キュリティ回路部６は、ホストシステム装置２から制御
信号線Ｃ4を介して入力されたメモリ空間選択信号／Ｒ
ＥＧをカードモード制御部１３に出力し、図２で示した
ような変化をしなかった場合、制御信号線Ｃ4を介して
入力されたメモリ空間選択信号／ＲＥＧに関係なく、カ
ードモード制御部１３にアトリビュートメモリ部５を選
択する信号であるＬｏｗレベルの信号を出力する。

【００３５】カードモード制御部１３は、セキュリティ
回路部６からＨｉｇｈレベルの信号が入力されると、ア
ドレスデコーダ１２にコモンメモリ部４を選択指令する
信号を出力し、セキュリティ回路部６からＬｏｗレベル
の信号が入力されると、アドレスデコーダ１２にアトリ
ビュートメモリ部５を選択指令する信号を出力する。こ
のようなことから、セキュリティ回路部６からＬｏｗレ
ベルの信号が出力されている場合、ホストシステム装置
２からのアクセスに対して、自動的にアトリビュートメ
モリ部５が選択され、コモンメモリ部４へのアクセスが
できなくなる。

【００３６】すなわち、セキュリティ回路部６は、ホス
トシステム装置２から所定のパターンのアドレスデー
タ、例えばアドレスデータＡｄ1〜Ａｄ4の各データのレ
ベルが、所定数の周期における各周期ごとにそれぞれ所
定のパターンで変化させて入力されると、コモンメモリ
部４へのアクセス禁止を解除し、所定のパターンと異な
ったパターンで入力されるとコモンメモリ部４へのアク
セスを禁止する。このようにして、不特定のシステム及
び不特定のオペレータによってコモンメモリ部４へのア
クセスを行うことができないようにすることができる。

【００３７】図３は、セキュリティ回路部６の回路例を
示した概略のブロック図であり、図３を用いて、セキュ
リティ回路部６の詳細な動作を説明する。なお、図３で
は、所定の周期数が１６周期であり、アドレスデータＡ
ｄ1〜Ａｄ4を用いた場合を例にして示している。図３に
おいて、セキュリティ回路部６は、１６周期の各周期ご
とに異なる４ビットデータＱｄA〜ＱｄDを生成するデー
タ生成回路部３１と、該データ生成回路部３１で生成さ
れた各４ビットデータＱｄA〜ＱｄDをそれぞれ異なる１
６進数のデータに変換する第１デコーダ３２と、ホスト
システム装置２から入力されたアドレスデータＡｄ1〜
Ａｄ4の各４ビットデータをそれぞれ異なる１６進数の
データに変換する第２デコーダ３３とを備える。

【００３８】更に、セキュリティ回路部６は、第１デコ
ーダ３２から出力された１６ビットデータにおける各ビ
ットデータと、第２デコーダ３３から出力された１６ビ
ットデータにおける各ビットデータとの対応付けを行っ
て比較する比較部３４と、該比較部３４で比較された比
較結果から、第１デコーダ３２から出力された１６ビッ
トデータと第２デコーダ３３から出力された１６ビット
データが、１周期目から順次１６周期目まで同じである
か否かを判定する判定回路部３５とを備えている。な
お、第１デコ−ダ３２、第２デコーダ３３及び比較部３
４は、比較回路部をなす。

【００３９】データ生成回路部３１は、制御信号線Ｃ0
及びＣ1を介してホストシステム装置２に接続されると
共に第１デコーダ３２に接続され、制御信号線Ｃ0及び
Ｃ1から入力されるカードイネーブル信号／ＣＥ1及び／
ＣＥ2から、各周期ごとに異なる４ビットデータを生成
して第１デコーダ３２に出力する。データ生成回路部３
１は、更に電源制御回路部７に接続されてリセット信号
／ＲＥＳが入力される。第２デコーダ３３は、アドレス
信号線Ａ1〜Ａ4を介してホストシステム装置２に接続さ
れ、アドレス信号線Ａ1〜Ａ4からアドレスデータＡｄ1
〜Ａｄ4が入力される。第１デコーダ３２及び第２デコ
ーダ３３は、それぞれ比較部３４に接続されている。比
較部３４は、判定回路部３５に接続され、判定回路部３
５は、カードモード制御部１３に接続されている。

【００４０】データ生成回路部３１から出力された４ビ
ットデータＱｄA〜ＱｄDは、第１デコーダ３２に入力さ
れ、第１デコーダ３２でデコードされて１６ビットデー
タＳｄ0〜Ｓｄ15に変換された後、比較部３４に出力さ
れる。ここで、４ビットデータＱｄA〜ＱｄDは、１６周
期の各周期ごとに所定の１６種類のデータを示し、第１
デコーダ３２は、１６種類の４ビットデータＱｄA〜Ｑ
ｄDに対して１６ビットデータＳｄ0〜Ｓｄ15の各ビット
データを対応させており、入力された４ビットデータＱ
ｄA〜ＱｄDに対応させた、１６ビットデータＳｄ0〜Ｓ
ｄ15の内の１つのビットデータのみをＬｏｗレベルにし
た１６ビットデータＳｄ0〜Ｓｄ15を比較部３４に出力
する。

【００４１】同様にして、第２デコーダ３３は、１６種
類の４ビットデータＡｄ1〜Ａｄ4に対して１６ビットデ
ータＳｄa0〜Ｓｄa15の各ビットデータを対応させてお
り、入力された４ビットデータＡｄ1〜Ａｄ4に対応させ
た、１６ビットデータＳｄa0〜Ｓｄa15の内の１つのビ
ットデータのみをＬｏｗレベルにした１６ビットデータ
Ｓｄa0〜Ｓｄa15を比較部３４に出力する。比較部３４
は、１６ビットデータＳｄ0〜Ｓｄ15と１６ビットデー
タＳｄa0〜Ｓｄa15との比較を各ビットデータごとに行
い、該比較結果を判定回路部３５に出力する。

【００４２】判定回路部３５は、比較部３４からの比較
結果より、ホストシステム装置２から入力されたアドレ
スデータＡｄ1〜Ａｄ4が４ビットデータＱｄA〜ＱｄDと
１周期目から順次１６周期目まで同じであると判定する
と、ホストシステム装置２から入力されたメモリ空間選
択信号／ＲＥＧをカードモード制御部１３に出力する。
また、判定回路部３５は、アドレスデータＡｄ1〜Ａｄ4
が４ビットデータＱｄA〜ＱｄDと１周期目から順次１６
周期目まですべて同じではないと判定すると、ホストシ
ステム装置２から入力されたメモリ空間選択信号／ＲＥ
Ｇに関係なく、アトリビュートメモリ部５を選択する信
号をカードモード制御部１３に出力する。このように、
判定回路部３５は、カードモード制御部１３に入力する
メモリ空間選択信号／ＲＥＧの信号レベルを制御するこ
とによって、不特定のシステム及び不特定のオペレータ
によってコモンメモリ部４へのアクセスを行うことがで
きないようにする。

【００４３】図４は、データ生成回路部３１の例を示し
た回路図である。図４において、データ生成回路部３１
は、ＡＮＤ回路４１と、例えばＣ‐ＭＯＳ標準ロジック
ＩＣである７４ＨＣ１６１を使用した同期式４ビットバ
イナリカウンタ（以下、カウンタと呼ぶ）４２とで形成
されている。ＡＮＤ回路４１において、一方の入力は、
制御信号線Ｃ0に接続されてホストシステム装置２から
カードイネーブル信号／ＣＥ1が入力され、他方の入力
は、制御信号線Ｃ1に接続されてホストシステム装置２
からカードイネーブル信号／ＣＥ2が入力される。

【００４４】ＡＮＤ回路４１の出力は、カウンタ４２の
クロック入力ＣＬＫに接続されている。また、カウンタ
４２のリセット入力／Ｒは、電源制御回路部７に接続さ
れ、リセット信号／ＲＥＳが入力される。カウンタ４２
において、入力ＤA，ＤB，ＤC，ＤDは接地され、ＥＴ
（ＥＮＡＢＬＥＴ）入力、ＥＰ（ＥＮＡＢＬＥＰ）入
力及びＬＯ（ＬＯＡＤ）入力は、電源電圧Ｖddに接続さ
れている。

【００４５】図５は、カウンタ４２をなす７４ＨＣ１６
１の真理値表を示した図である。カウンタ４２のＥＴ入
力、ＥＰ入力及びＬ入力はそれぞれ電源電圧Ｖddに接続
されている。このことから、図５で示すように、カウン
タ４２は、リセット信号／ＲＥＳがＨｉｇｈレベルの場
合、カードイネーブル信号／ＣＥ1及び／ＣＥ2が共にＨ
ｉｇｈレベル、すなわちクロック入力ＣＬＫがＨｉｇｈ
レベルに立ち上がるごとにカウントする。また、カウン
タ４２は、リセット信号／ＲＥＳがＬｏｗレベルのとき
にリセットがかかり、出力ＱA〜ＱDがすべてＬｏｗレベ
ルとなって初期状態に戻る。

【００４６】図６は、第１デコーダ３２の例を示した図
である。図６において、第１デコーダ３２は、例えばＣ
‐ＭＯＳ標準ロジックＩＣである４５１５Ｂを使用した
４‐１６ラインデコーダ（以下、デコーダＩＣと呼ぶ）
４５で形成されている。図６において、デコーダＩＣ４
５は、データ入力Ｄ1にカウンタ４２の出力ＱAが、デー
タ入力Ｄ2にカウンタ４２の出力ＱBが、データ入力Ｄ3
にカウンタ４２の出力ＱCが、データ入力Ｄ4にカウンタ
４２の出力ＱDがそれぞれ接続されている。また、デコ
ーダＩＣ４５において、ＩＮＨＩＢＩＴ入力は判定回路
部３５の出力に接続され、ＳＴＲＯＢ入力は電源電圧Ｖ
ddに接続されている。デコーダＩＣ４５は、データ入力
Ｄ1〜Ｄ4に入力されたデータに応じて、データ出力Ｓ0
〜Ｓ15から１６ビットデータＳｄ0〜Ｓｄ15を出力す
る。

【００４７】図７は、デコーダＩＣ４５をなす４５１５
Ｂの真理値表を示した図である。図７で示すように、デ
コーダＩＣ４５において、ＩＮＨＩＢＩＴ入力がＬｏｗ
レベルの場合、データ入力Ｄ1〜Ｄ4に入力されるデータ
に対応して出力Ｓ0〜Ｓ15のいずれかがＬｏｗレベルに
なり、ＩＮＨＩＢＩＴ入力がＨｉｇｈレベルになると、
データ入力Ｄ1〜Ｄ4に入力されるデータに関係なくデー
タ出力Ｓ0〜Ｓ15はすべてＨｉｇｈレベルになる。

【００４８】図８は、第２デコーダ３３の例を示した図
である。図８において、第２デコ−ダ３３は、第１デコ
−ダ３２と同様に、例えばＣ‐ＭＯＳ標準ロジックＩＣ
である４５１５Ｂを使用した４‐１６ラインデコーダで
形成されており、該４‐１６ラインデコーダをデコーダ
ＩＣ４６とする。デコーダＩＣ４６において、データ入
力Ｄ1にアドレス信号線Ａ1が、データ入力Ｄ2にアドレ
ス信号線Ａ2が、データ入力Ｄ3にアドレス信号線Ａ3
が、データ入力Ｄ4にアドレス信号線Ａ4がそれぞれ接続
されている。また、デコーダＩＣ４６においても、ＩＮ
ＨＩＢＩＴ入力は判定回路部３５の出力に接続され、Ｓ
ＴＲＯＢ入力は電源電圧Ｖddに接続されている。デコー
ダＩＣ４６は、データ入力Ｄ1〜Ｄ4に入力されたデータ
に応じて、データ出力Ｓ0〜Ｓ15から１６ビットデータ
Ｓｄa0〜Ｓｄa15を出力する。なお、デコーダＩＣ４６
をなす４５１５Ｂの真理値表を示した図は、図７と同じ
であるので省略する。

【００４９】図９は、比較部３４の例を示した回路図で
ある。図９において、比較部３４は、１６個のＯＲ回路
５１〜６６で形成されており、ＯＲ回路５１〜６６にお
ける各一方の入力には、デコーダＩＣ４５の各データ出
力Ｓ0〜Ｓ15が対応してそれぞれ接続されており、ＯＲ
回路５１〜６６における各他方の入力には、デコーダＩ
Ｃ４６の出力Ｓ0〜Ｓ15が対応してそれぞれ接続されて
いる。この際、ＯＲ回路５１にはデコーダＩＣ４５及び
４６の各出力Ｓ0が、ＯＲ回路５２にはデコーダＩＣ４
５及び４６の各出力Ｓ1が接続されるというように、Ｏ
Ｒ回路５１から順に、デコーダＩＣ４５及び４６におけ
る同じ出力が対応して接続されている。また、ＯＲ回路
５１〜６６の各出力は、判定回路部３５にそれぞれ接続
されている。

【００５０】このように、ＯＲ回路５１は、一方の入力
にデータＳｄ0が、他方の入力にデータＳｄa0がそれぞ
れ入力され、ＯＲ回路５２は、一方の入力にデータＳｄ
1が、他方の入力にデータＳｄa1がそれぞれ入力され
る。同様にして、ＯＲ回路５３〜６６の一方の入力に
は、データＳｄ2〜Ｓｄ15の対応するデータが入力さ
れ、ＯＲ回路５３〜６６の他方の入力には、データＳｄ
a2〜Ｓｄa15の対応するデータが入力される。

【００５１】各ＯＲ回路５１〜６６は、入力が共にＬｏ
ｗレベルになったときのみ、出力がＬｏｗレベルとな
り、ＯＲ回路５１〜６６の各出力から出力される信号を
それぞれＯＲ0〜ＯＲ15とする。なお、ＯＲ回路５１〜
６６における各一方の入力に接続されるデコーダＩＣ４
５の各データ出力Ｓ0〜Ｓ15と、ＯＲ回路５１〜６６に
おける各他方の入力に接続されるデコーダＩＣ４６の各
データ出力Ｓ0〜Ｓ15との組み合わせを変えることによ
って、１周期目から１６周期目までの１６種類のデータ
の照合順序を変えることができる。

【００５２】図１０は、判定回路部３５の例を示した回
路図である。図１０において、１６個のＤフリップフロ
ップ７１〜８６と、インバータ回路８８と、ＡＮＤ回路
８９とで形成されている。インバータ回路８８の入力は
アドレス信号線Ａ0に接続され、インバータ回路８８の
出力は、Ｄフリップフロップ７１，７３，７５，７７，
７９，８１，８３，８５の各Ｄ入力に接続されている。
Ｄフリップフロップ７２，７４，７６，７８，８０，８
２，８４，８６の各Ｄ入力は、アドレス信号線Ａ0に接
続されている。Ｄフリップフロップ７１において、クロ
ック入力ＣＬＫはＯＲ回路５１の出力に接続され、リセ
ット入力Ｒは電源制御回路部７に接続されてリセット信
号／ＲＥＳが入力され、更に出力ＱはＤフリップフロッ
プ７２のリセット入力Ｒに接続されている。

【００５３】Ｄフリップフロップ７２は、クロック入力
ＣＬＫがＯＲ回路５２の出力に接続され、出力ＱがＤフ
リップフロップ７３のリセット入力Ｒに接続され、Ｄフ
リップフロップ７３は、クロック入力ＣＬＫがＯＲ回路
５３の出力に接続され、出力ＱがＤフリップフロップ７
４のリセット入力Ｒに接続されている。また、Ｄフリッ
プフロップ７４は、クロック入力ＣＬＫがＯＲ回路５４
の出力に接続され、出力ＱがＤフリップフロップ７５の
リセット入力Ｒに接続され、Ｄフリップフロップ７５
は、クロック入力ＣＬＫがＯＲ回路５５の出力に接続さ
れ、出力ＱがＤフリップフロップ７６のリセット入力Ｒ
に接続されている。

【００５４】Ｄフリップフロップ７６は、クロック入力
ＣＬＫがＯＲ回路５６の出力に接続され、出力ＱがＤフ
リップフロップ７７のリセット入力Ｒに接続され、Ｄフ
リップフロップ７７は、クロック入力ＣＬＫがＯＲ回路
５７の出力に接続され、出力ＱがＤフリップフロップ７
８のリセット入力Ｒに接続されている。また、Ｄフリッ
プフロップ７８は、クロック入力ＣＬＫがＯＲ回路５８
の出力に接続され、出力ＱがＤフリップフロップ７９の
リセット入力Ｒに接続され、Ｄフリップフロップ７９
は、クロック入力ＣＬＫがＯＲ回路５９の出力に接続さ
れ、出力ＱがＤフリップフロップ８０のリセット入力Ｒ
に接続されている。

【００５５】更に、Ｄフリップフロップ８０は、クロッ
ク入力ＣＬＫがＯＲ回路６０の出力に接続され、出力Ｑ
がＤフリップフロップ８１のリセット入力Ｒに接続さ
れ、Ｄフリップフロップ８１は、クロック入力ＣＬＫが
ＯＲ回路６１の出力に接続され、出力ＱがＤフリップフ
ロップ８２のリセット入力Ｒに接続されている。また、
Ｄフリップフロップ８２は、クロック入力ＣＬＫがＯＲ
回路６２の出力に接続され、出力ＱがＤフリップフロッ
プ８３のリセット入力Ｒに接続され、Ｄフリップフロッ
プ８３は、クロック入力ＣＬＫがＯＲ回路６３の出力に
接続され、出力ＱがＤフリップフロップ８４のリセット
入力Ｒに接続されている。

【００５６】Ｄフリップフロップ８４は、クロック入力
ＣＬＫがＯＲ回路６４の出力に接続され、出力ＱがＤフ
リップフロップ８５のリセット入力Ｒに接続され、Ｄフ
リップフロップ８５は、クロック入力ＣＬＫがＯＲ回路
６５の出力に接続され、出力ＱがＤフリップフロップ８
６のリセット入力Ｒに接続されている。Ｄフリップフロ
ップ８６は、クロック入力ＣＬＫがＯＲ回路６６の出力
に接続され、出力ＱがＡＮＤ回路８９の一方の入力に接
続されている。ＡＮＤ回路８９の他方の入力は、制御信
号線Ｃ4を介してホストシステム装置２と接続されてお
り、制御信号線Ｃ4よりメモリ空間選択信号／ＲＥＧが
入力される。ＡＮＤ回路８９の出力は、判定回路部３５
の出力、すなわちセキュリティ回路部６の出力をなし、
カードモード制御部１３に接続されている。

【００５７】図１１は、Ｄフリップフロップ７１〜８６
の真理値表を示した図である。図１１で示しているよう
に、Ｄフリップフロップ７１〜８６において、出力Ｑ
は、クロック入力ＣＬＫに入力される信号のアップエッ
ジにおけるＤ入力の状態を、クロック入力ＣＬＫに入力
される信号の次のアップエッジまで記憶して出力し続け
る。

【００５８】図１２は、セキュリティ回路部６における
正常時の各信号のタイミングチャートを示した図であ
る。図１２では、ホストシステム装置２からセキュリテ
ィ回路部６に入力されるアドレスデータＡｄ0〜Ａｄ4、
カウンタ４２のクロック入力ＣＬＫに入力される信号／
ＣＥ、及びカウンタ４２の出力ＱA〜ＱDから出力される
各信号ＱｄA〜ＱｄDを示している。また、図１２におい
て、アドレスデータＡｄ0のレベルが変化するごとに周
期が変わるものとして、１周期目から１６周期目までの
各信号の変化を示しており、アドレスデータＡｄ0のレ
ベル変化は、信号／ＣＥがＨｉｇｈレベルのときに行わ
れる。電源投入時から１周期目が始まっており、１周期
目では、電源制御回路部７からカウンタ４２にリセット
信号／ＲＥＳが入力されることによって、カウンタ４２
の出力ＱA〜ＱDはすべてＬｏｗレベルとなる。

【００５９】ここで、まず最初に図１２の１周期目にお
けるセキュリティ回路部６の各部の動作を説明する。デ
コーダＩＣ４５のデータ出力Ｓ0〜Ｓ15において、デー
タ出力Ｓ0のみがＬｏｗレベルとなり、他のデータ出力
Ｓ1〜Ｓ15はすべてＨｉｇｈレベルとなる。また、図１
２の１周期目では、デコーダＩＣ４６のデータ出力Ｓ0
〜Ｓ15において、データ出力Ｓ0のみがＬｏｗレベルと
なり、他のデータ出力Ｓ1〜Ｓ15はすべてＨｉｇｈレベ
ルとなる。このことから、比較部３４のＯＲ回路５１〜
６６において、ＯＲ回路５１の出力のみがＬｏｗレベル
となり、他のＯＲ回路５２〜６６の出力はすべてＨｉｇ
ｈレベルとなる。

【００６０】判定回路部３５におけるＤフリップフロッ
プ７１のリセット入力Ｒは、電源投入時に電源制御回路
部７からＬｏｗレベルのリセット信号／ＲＥＳが入力さ
れ、Ｄフリップフロップ８６の出力ＱはＬｏｗレベルと
なる。このとき、判定回路部３５のＤフリップフロップ
７１〜８６において、Ｄフリップフロップ７１のクロッ
ク入力ＣＬＫのみがＬｏｗレベルとなり、他のＤフリッ
プフロップ７２〜８６のクロック入力ＣＬＫはすべてＨ
ｉｇｈレベルとなっており、インバータ回路８８の入力
にはＬｏｗレベルのアドレスデータＡｄ0が入力されて
いる。このことから、Ｄフリップフロップ７１におい
て、出力ＱはＨｉｇｈレベルとなり、図１２の２周期目
から以降、クロック入力ＣＬＫがＬｏｗレベルからＨｉ
ｇｈレベルとなることから、出力ＱはＨｉｇｈレベルに
ラッチされた状態となる。

【００６１】しかし、図１２の１周期目においては、Ｄ
フリップフロップ７２〜８６の各出力Ｑは、それぞれＬ
ｏｗレベルにラッチされた状態にあるため、ＡＮＤ回路
８９の一方の入力にはＬｏｗレベルの信号が出力された
状態にある。また、図１２の１周期目から２周期目にな
ると、Ｄフリップフロップ７２のクロック入力ＣＬＫの
みがＬｏｗレベルとなり、他のＤフリップフロップ７
１，７３〜８６のクロック入力ＣＬＫはすべてＨｉｇｈ
レベルとなり、更に、アドレスデータＡｄ0がＬｏｗレ
ベルからＨｉｇｈレベルに変わる。このことから、Ｄフ
リップフロップ７２において、出力ＱはＨｉｇｈレベル
となり、図１２の３周期目から以降、クロック入力ＣＬ
ＫがＬｏｗレベルからＨｉｇｈレベルとなることから、
出力ＱはＨｉｇｈレベルにラッチされた状態となる。

【００６２】同様にして、図１２の３周期目から１６周
期目にかけて、Ｄフリップフロップ７３〜８６の各出力
Ｑが順次Ｈｉｇｈレベルにラッチされる。最後に、Ｄフ
リップフロップ８６の出力ＱがＨｉｇｈレベルにラッチ
された時点で、ＡＮＤ回路８９の一方の入力はＨｉｇｈ
レベルとなり、ホストシステム装置２から入力されたメ
モリ空間選択信号／ＲＥＧがＡＮＤ回路８９を介してカ
ードモード制御部１３に出力されるようになって、セキ
ュリティ回路部６によるセキュリティ動作が解除され
る。

【００６３】一方、図１２の１周期目から１６周期目の
いずれかにおいて、アドレスデータＡｄ1〜Ａｄ4とカウ
ンタ４２で生成された４ビットデータＱｄA〜ＱｄDが一
致しなかった場合、Ｄフリップフロップ８６の出力Ｑは
Ｌｏｗレベルにラッチされ、カードモード制御部１３に
は、ホストシステム装置２から入力されるメモリ空間選
択信号／ＲＥＧに関係なく、ＡＮＤ回路８９からＬｏｗ
レベルの信号が入力された状態となり、ホストシステム
装置２は、コモンメモリ部４にアクセスすることが不可
能となる。

【００６４】このように、本発明の実施の形態１におけ
るＩＣメモリカードは、所定の周期数において、アドレ
ス信号線Ａ1〜Ａ4から入力されるアドレスデータＡｄ1
〜Ａｄ4における、各周期ごとのそれぞれのデータレベ
ルが、それぞれの周期ごとにあらかじめ設定された各デ
ータレベルとすべて一致すると、セキュリティ回路部６
は、ホストシステム装置２によるコモンメモリ部４への
アクセスを許可し、一致しなかった場合、セキュリティ
回路部６は、ホストシステム装置２によるコモンメモリ
部４へのアクセスを禁止するようにした。このことか
ら、所定の周期にわたって所定のパターンの信号を出力
しないとコモンメモリ部４へのアクセスができないこと
から、メモリに格納されたデータの機密性を高め、メモ
リからのデータ読み出し及びメモリへのデータ書き込み
が容易に行うことができないようにしたセキュリティ機
能を備えることができる。更に、セキュリティ回路部６
を論理回路で形成することができ、簡単な回路構成で容
易にセキュリティ機能を備えることができる。

【００６５】実施の形態２．アトリビュートメモリ部に
おける空き領域の所定のアドレスにセキュリティデータ
を格納するデータ格納領域を設け、該データ格納領域に
格納されたセキュリティデータをパスワードとして使用
するようにしてもよく、このようにしたものを本発明の
実施の形態２とする。図１３は、本発明の実施の形態２
におけるＩＣメモリカードの例を示した概略のブロック
図である。なお、図１３では、図１と同じものは同じ符
号で示しており、ここではその説明を省略すると共に図
１との相違点のみ説明する。

【００６６】図１３における図１との相違点は、図１の
セキュリティ回路部６の回路構成を変えることによって
図１のセキュリティ回路部６をセキュリティ回路部９１
とし、これに伴って図１のＩＣメモリカード１をＩＣメ
モリカード９５としたことにある。図１３において、Ｉ
Ｃメモリカード９５は、インタフェース部３と、コモン
メモリ部４と、アトリビュートメモリ部５と、所定の処
理を行わないとホストシステム装置２によるコモンメモ
リ部４へのアクセスを禁止するセキュリティ回路部９１
と、外部から入力された電源をＩＣメモリカード９５の
各部に供給すると共にリセット信号／ＲＥＳを生成して
出力する電源制御回路部７とを備えている。

【００６７】セキュリティ回路部９１は、制御信号線Ｃ
0，Ｃ1，Ｃ3，Ｃ4及びアドレス信号線Ａ1〜Ａmでホスト
システム装置２と接続され、内部データ線Ｄa0〜Ｄa7で
アトリビュートメモリ部５と接続され、更にカードモー
ド制御部１３に接続されている。

【００６８】図１４は、アトリビュートメモリ部５のメ
モリ空間を示した図であり、アトリビュートメモリ部５
は、ＩＣメモリカード９５のカード属性情報を格納する
カード属性情報格納領域１０１と、該カード属性情報格
納領域１０１とは異なる空き領域に所定のセキュリティ
データを格納するセキュリティデータ格納領域１０２と
を備えている。該セキュリティデータ格納領域１０２
は、アトリビュートメモリ部５の所定のアドレスに設け
られており、あらかじめ所定のセキュリティデータが格
納されている。

【００６９】図１５は、セキュリティ回路部９１の例を
示した概略の回路図である。図１５において、セキュリ
ティ回路部９１は、ホストシステム装置２から入力され
たセキュリティデータ格納領域１０２を示すアドレスデ
ータが正しいか否かを判断するための比較用アドレスデ
ータが設定されるアドレスデータ設定部１０５と、ホス
トシステム装置２から入力されたアドレスデータが、ア
ドレスデータ設定部１０５に設定された比較用アドレス
データと一致するか否かの比較を行う比較器からなるア
ドレスデータ比較部１０６とを備えている。

【００７０】更に、セキュリティ回路部９１は、ホスト
システム装置２によってアトリビュートメモリ部５から
読み出されたセキュリティデータが正しいか否かを判断
するための比較用データが設定されるデータ設定部１０
７と、ホストシステム装置２によってアトリビュートメ
モリ部５から読み出されたデータが、データ設定部１０
７に設定された比較用データと一致するか否かの比較を
行う比較器からなるデータ比較部１０８と、２入力のＡ
ＮＤ回路１０９，１１０と、４入力のＮＡＮＤ回路１１
１と、Ｄフリップフロップ１１２とを備えている。な
お、ＮＡＮＤ回路１１１において、４つの入力の内１つ
だけ非反転入力であり、他の３つの入力は反転入力であ
る。

【００７１】アドレスデータ比較部１０６は、アドレス
信号線Ａ1〜Ａmがそれぞれ接続されると共にアドレスデ
ータ設定部１０５に接続されている。アドレスデータ比
較部１０６の出力は、ＮＡＮＤ回路１１１の非反転入力
に接続されている。また、データ比較部１０８は、内部
データ線Ｄa0〜Ｄa7がそれぞれ接続されると共にデータ
設定部１０７に接続されている。データ比較部１０８の
出力は、Ｄフリップフロップ１１２のＤ入力に接続され
ている。ＡＮＤ回路１０９の一方の入力は、制御信号線
Ｃ0が接続されてカードイネーブル信号／ＣＥ1が入力さ
れ、他方の入力には制御信号線Ｃ1が接続されてカード
イネーブル信号／ＣＥ2が入力される。

【００７２】ＮＡＮＤ回路１１１において、反転入力の
１つには、ＡＮＤ回路１０９の出力が接続され、他の２
つの反転入力には、制御信号線Ｃ3及びＣ4が対応して接
続され、カードイネーブル信号／ＣＥ1及び／ＣＥ2が対
応して入力される。ＮＡＮＤ回路１１１の出力は、Ｄフ
リップフロップ１１２のクロック入力ＣＬＫに接続さ
れ、Ｄフリップフロップ１１２の出力Ｑは、ＡＮＤ回路
１１０の一方の入力に接続されている。また、Ｄフリッ
プフロップ１１２のリセット入力Ｒは電源制御回路部７
に接続されて、リセット信号／ＲＥＳが入力される。

【００７３】ＡＮＤ回路１１０の他方の入力は、制御信
号線Ｃ4を介してホストシステム装置２と接続されてお
り、制御信号線Ｃ4よりメモリ空間選択信号／ＲＥＧが
入力される。ＡＮＤ回路１１０の出力は、セキュリティ
回路部９１の出力をなし、カードモード制御部１３に接
続されている。なお、アドレスデータ設定部１０５及び
データ設定部１０７に設定された各データは、それぞれ
ハードウェアで形成されており、該ハードウェアの設
定、例えばプルアップ抵抗及びプルダウン抵抗等を使用
して設定を行うことによりデータが設定されている。

【００７４】上記のような構成において、アドレスデー
タ比較部１０６は、ホストシステム装置２から入力され
たアドレスデータＡｄ1〜Ａｄmと、アドレスデータ設定
部１０５に設定された比較用アドレスデータとの比較を
行う。アドレスデータ比較部１０６は、該比較を行った
結果、一致した場合はＨｉｇｈレベルの信号を、一致し
なかった場合はＬｏｗレベルの信号をＮＡＮＤ回路１１
１の非反転入力に出力する。ＡＮＤ回路１０９は、カー
ドイネーブル信号／ＣＥ1及び／ＣＥ2のいずれか、又は
両方がＬｏｗレベルのとき、出力がＬｏｗレベルにな
り、カードイネーブル信号／ＣＥ1及び／ＣＥ2が両方と
もＨｉｇｈレベルのときは、出力がＨｉｇｈレベルにな
る。

【００７５】ＮＡＮＤ回路１１１は、非反転入力がＨｉ
ｇｈレベルであると共に反転入力がすべてＬｏｗレベル
のとき、出力がＬｏｗレベルとなる。通常、ホストシス
テム装置２から出力されたカードイネーブル信号／ＣＥ
1，／ＣＥ2、メモリ空間選択信号／ＲＥＧ及びアウトプ
ットイネーブル信号／ＯＥがすべてＬｏｗレベルのとき
は、アトリビュートメモリ部５からデータを読み出すモ
ードである。すなわち、アトリビュートメモリ部５から
データを読み出すモードであると共に、アドレスデータ
比較部１０６でアドレスデータの比較を行った結果、一
致してアドレスデータ比較部１０６からＨｉｇｈレベル
の信号が出力されると、ＮＡＮＤ回路１１１の出力から
正常時にはＬｏｗレベルの信号が出力される。

【００７６】一方、データ比較部１０８は、ホストシス
テム装置２によってアトリビュートメモリ部５から読み
出されたデータと、データ設定部１０７に設定された比
較用データとの比較を行う。データ比較部１０８は、該
比較を行った結果、一致した場合はＨｉｇｈレベルの信
号を、一致しなかった場合はＬｏｗレベルの信号をＤフ
リップフロップ１１２のＤ入力に出力する。データ比較
部１０８でアドレスデータの比較を行った結果、一致し
た場合、データ比較部１０８からＨｉｇｈレベルの信号
がＤフリップフロップ１１２のＤ入力に出力され、Ｄフ
リップフロップ１１２のクロック入力ＣＬＫにはＬｏｗ
レベルの信号が入力される。なお、Ｄフリップフロップ
１１２の真理値表を示した図は、図１１と同じであるの
省略する。

【００７７】次に、Ｄフリップフロップ１１２は、アト
リビュートメモリ部５からデータの読み出しが終わる
と、クロック入力ＣＬＫがやがてＬｏｗレベルからＨｉ
ｇｈレベルに変わり、出力ＱがこのときのＤ入力の信号
レベルであるＨｉｇｈレベルにラッチされる。このた
め、ＡＮＤ回路１１０の一方の入力はＨｉｇｈレベルと
なり、ホストシステム装置２から入力されたメモリ空間
選択信号／ＲＥＧがＡＮＤ回路１１０を介してカードモ
ード制御部１３に出力されるようになって、セキュリテ
ィ回路部９１によるセキュリティ動作が解除される。

【００７８】一方、アドレスデータ比較部１０６による
比較結果が一致せず、アドレスデータ比較部１０６の出
力がＬｏｗレベルである場合、及び／又はデータ比較部
１０８による比較結果が一致せず、データ比較部１０８
の出力がＬｏｗレベルである場合、Ｄフリップフロップ
１１２の出力ＱはＬｏｗレベルにラッチされ、カードモ
ード制御部１３には、ホストシステム装置２から入力さ
れるメモリ空間選択信号／ＲＥＧに関係なく、ＡＮＤ回
路１１０からＬｏｗレベルの信号が入力された状態とな
り、ホストシステム装置２は、コモンメモリ部４にアク
セスすることが不可能となる。

【００７９】このように、本発明の実施の形態２におけ
るＩＣメモリカードは、アトリビュートメモリ部５内の
所定のアドレスに所定のセキュリティデータを格納する
セキュリティデータ格納領域１０２を設け、ホストシス
テム装置２から入力されたアドレスデータがセキュリテ
ィデータ格納領域１０２の所定のアドレスデータと一致
すると共に、ホストシステム装置２によってアトリビュ
ートメモリ部５から読み出されたデータが、セキュリテ
ィデータ格納領域１０２に格納された所定のセキュリテ
ィデータと一致すると、セキュリティ回路部９１は、ホ
ストシステム装置２によるコモンメモリ部４へのアクセ
スを許可し、いずれか一方でも一致しなかった場合、セ
キュリティ回路部９１は、ホストシステム装置２による
コモンメモリ部４へのアクセスを禁止するようにした。

【００８０】このことから、ホストシステム装置２によ
ってアトリビュートメモリ部５から読み出されたデータ
が所定のセキュリティデータと一致するだけではなく、
ホストシステム装置２から入力されたアドレスデータ
が、セキュリティデータ格納領域１０２の所定のアドレ
スデータと一致しないとコモンメモリ部４へのアクセス
ができないことから、メモリに格納されたデータの機密
性を高め、メモリからのデータ読み出し及びメモリへの
データ書き込みが容易に行うことができないようにした
セキュリティ機能を、簡単な回路構成で容易に備えるこ
とができる。

【００８１】なお、上記実施の形態１及び実施の形態２
において、符号に付けられた／は、信号レベルの反転を
示すものであり、Ｌｏｗアクティブであることを示して
いる。

【００８２】

【発明の効果】請求項１に係るＩＣメモリカードは、所
定の周期数において、ホストシステム装置から入力され
るアドレスデータにおける、各周期ごとのそれぞれのデ
ータレベルが、それぞれの周期ごとにあらかじめ設定さ
れた各データレベルとすべて一致すると、セキュリティ
回路部は、ホストシステム装置によるコモンメモリ部へ
のアクセスを許可し、一致しなかった場合、セキュリテ
ィ回路部は、ホストシステム装置によるコモンメモリ部
へのアクセスを禁止するようにした。このことから、所
定の周期にわたって所定のパターンの信号を出力しない
とコモンメモリ部へのアクセスができないことから、メ
モリに格納されたデータの機密性を高め、メモリからの
データ読み出し及びメモリへのデータ書き込みが容易に
行うことができないようにしたセキュリティ機能を備え
ることができる。

【００８３】請求項２に係るＩＣメモリカードは、請求
項１において、具体的には、上記セキュリティ回路部
は、各周期ごとに所定のデータを生成するデータ生成回
路部と、該データ生成回路部で生成されたデータとホス
トシステム装置から入力されたアドレスデータとを各周
期ごとに比較し、該比較結果を出力する比較回路部と、
該比較回路部から出力された各周期ごとの比較結果か
ら、コモンメモリ部へのアクセス禁止処理を行うか否か
の判定を行うと共に、該判定に応じてコモンメモリ部へ
のアクセスを禁止する判定回路部とを備えるようにし
た。このことから、所定の周期にわたって所定のパター
ンの信号を出力しないとコモンメモリ部へのアクセスが
できないことから、メモリに格納されたデータの機密性
を高め、メモリからのデータ読み出し及びメモリへのデ
ータ書き込みが容易に行うことができないようにしたセ
キュリティ機能を備えることができる。

【００８４】請求項３に係るＩＣメモリカードは、請求
項２において、具体的には、上記データ生成回路部を、
ホストシステム装置から入力される所定の信号を基にカ
ウントを行うバイナリカウンタで形成した。このことか
ら、請求項２の効果に加えて、セキュリティ回路部を論
理回路で形成することができ、簡単な回路構成で容易に
セキュリティ機能を備えることができる。

【００８５】請求項４に係るＩＣメモリカードは、請求
項２又は請求項３において、具体的には、上記比較回路
部を、データ生成回路部で生成されたデータをデコード
する第１デコーダ部と、ホストシステム装置から入力さ
れたアドレスデータをデコードする第２デコーダ部と、
第１デコーダ部でデコードされたデータと第２デコーダ
でデコードされたデータとを各周期ごとに比較し、該比
較結果を出力する比較部とを備えるようにした。このこ
とから、請求項２及び請求項３の効果に加えて、データ
生成回路部で生成される各周期のデータと、ホストシス
テム装置から各周期ごとに入力されるアドレスデータに
おける、各周期ごとに行う各データの比較の組み合わせ
を、比較部で変えることができる。

【００８６】請求項５に係るＩＣメモリカードは、ホス
トシステム装置によってアトリビュートメモリ部から読
み出されたデータが所定のセキュリティデータと一致す
るだけではなく、ホストシステム装置から入力されたア
ドレスデータが、セキュリティデータ格納領域の所定の
アドレスデータと一致しないとコモンメモリ部へのアク
セスができないことから、メモリに格納されたデータの
機密性を高め、メモリからのデータ読み出し及びメモリ
へのデータ書き込みが容易に行うことができないように
したセキュリティ機能を備えることができる。

【００８７】請求項６に係るＩＣメモリカードは、請求
項５において、上記セキュリティ回路部は、アドレスデ
ータの照合を行う際、アトリビュートメモリ部に対して
データ読み出しを行う制御信号がホストシステム装置か
ら入力されていない場合、上記コモンメモリ部へのアク
セスを禁止するようにした。このことから、アドレスデ
ータの照合を行う際に、ホストシステム装置から入力さ
れたコモンメモリ部のアドレスデータに対して照合が行
われないようにすることができるため、メモリに格納さ
れたデータの機密性を更に高め、メモリからのデータ読
み出し及びメモリへのデータ書き込みが容易に行うこと
ができないようにして、セキュリティ機能を向上させる
ことができる。

【００８８】請求項７に係るＩＣメモリカードは、請求
項５又は請求項６において、具体的には、上記セキュリ
ティ回路部は、所定のアドレスデータがあらかじめ設定
されたアドレスデータ設定部と、ホストシステム装置か
らのアドレスデータと、アドレスデータ設定部に設定さ
れたアドレスデータとを比較し、該比較結果を出力する
アドレスデータ比較部と、所定のデータがあらかじめ設
定されたデータ設定部と、ホストシステム装置よって読
み出されたデータとデータ設定部に設定されたデータと
を比較し、該比較結果を出力するデータ比較部と、アド
レスデータ比較部及びデータ比較部から出力された各比
較結果から、コモンメモリ部へのアクセスを禁止するか
否かの判定を行うと共に、該判定に応じてコモンメモリ
部へのアクセスを禁止する判定回路部とを備えるように
した。このことから、メモリに格納されたデータの機密
性を高め、メモリからのデータ読み出し及びメモリへの
データ書き込みが容易に行うことができないようにした
セキュリティ機能を、簡単な回路構成で容易に備えるこ
とができる。

【００８９】請求項８に係るＩＣメモリカードは、請求
項７において、具体的には、上記判定回路部は、アドレ
スデータ比較部から比較結果が入力される際、アトリビ
ュートメモリ部に対してデータ読み出しを行う制御信号
がホストシステム装置から入力されていない場合、コモ
ンメモリ部へのアクセスを禁止するようにした。このこ
とから、アドレスデータの照合を行う際に、ホストシス
テム装置から入力されたコモンメモリ部のアドレスデー
タに対して照合が行われないようにすることができるた
め、メモリに格納されたデータの機密性を更に高め、メ
モリからのデータ読み出し及びメモリへのデータ書き込
みが容易に行うことができないようにして、セキュリテ
ィ機能を向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるＩＣメモリカ
ードの例を示す概略のブロック図である。

【図２】アドレスデータＡｄ1〜Ａｄ4における所定の
パターン例を示すタイミングチャートである。

【図３】図１で示したセキュリティ回路部６の回路例
を示す概略のブロック図である。

【図４】図３で示したデータ生成回路部３１の例を示
す回路図である。

【図５】図３で示したカウンタ４２の真理値表を示す
図である。

【図６】図３で示した第１デコーダ３２の例を示す図
である。

【図７】図６で示したデコーダＩＣ４５の真理値表を
示す図である。

【図８】図３で示した第２デコーダ３３の例を示す図
である。

【図９】図３で示した比較部３４の例を示す回路図で
ある。

【図１０】図３で示した判定回路部３５の例を示す回
路図である。

【図１１】図１０で示したＤフリップフロップ７１〜
８６の真理値表を示す図である。

【図１２】セキュリティ回路部６における正常時の各
信号のタイミングチャートを示した図である。

【図１３】本発明の実施の形態２におけるＩＣメモリ
カードの例を示した概略のブロック図である。

【図１４】図１３で示したアトリビュートメモリ部５
のメモリ空間を示す図である。

【図１５】図１３で示したセキュリティ回路部９１の
例を示す概略の回路図である。

【図１６】従来のＩＣメモリカードの例を示した概略
のブロック図である。

【符号の説明】

１，９５ＩＣメモリカード、２ホストシステム装
置、３インタフェース部、４コモンメモリ部、
５アトリビュートメモリ部、６，９１セキュリテ
ィ回路部、１３カードモード制御部、３１デー
タ生成回路部、３２第１デコーダ、３３第２デ
コーダ、３４比較部、３５判定回路部、４
１，８９，１０９，１１０ＡＮＤ回路、４２カウ
ンタ、４５，４６デコーダＩＣ、５１〜６６ＯＲ
回路、７１〜８６，１１２Ｄフリップフロップ、８
８インバータ回路、１０２セキュリティデータ格
納領域、１０５アドレスデータ設定部、１０６
アドレスデータ比較部、１０７データ設定部、１
０８データ比較部、１１１ＮＡＮＤ回路

Claims

【特許請求の範囲】

【請求項１】情報処理機器等からなるホストシステム
装置に接続して使用され、データの格納を行うメモリを
備えたＩＣメモリカードにおいて、上記ホストシステム装置とのインタフェースを行うイン
タフェース部と、少なくとも１つのＩＣメモリで形成され、データの格納
を行うコモンメモリ部と、所定の周期数の間、各周期ごとに上記インタフェース部
を介してホストシステム装置から入力されるアドレスデ
ータと、あらかじめ設定された各周期ごとのデータとが
一致しないと上記コモンメモリ部へのアクセスを禁止
し、すべて一致すると上記コモンメモリ部へのアクセス
の禁止を解除するセキュリティ回路部とを備えることを
特徴とするＩＣメモリカード。
【請求項２】上記セキュリティ回路部は、各周期ごとに所定のデータを生成するデータ生成回路部
と、該データ生成回路部で生成されたデータと上記ホストシ
ステム装置から入力されたアドレスデータとを各周期ご
とに比較し、該比較結果を出力する比較回路部と、該比較回路部から出力された各周期ごとの比較結果か
ら、上記コモンメモリ部へのアクセス禁止処理を行うか
否かの判定を行うと共に、該判定に応じてコモンメモリ
部へのアクセスを禁止する判定回路部とを備えることを
特徴とする請求項１に記載のＩＣメモリカード。
【請求項３】上記データ生成回路部は、ホストシステ
ム装置から入力される所定の信号を基にカウントを行う
バイナリカウンタで形成されることを特徴とする請求項
２に記載のＩＣメモリカード。
【請求項４】上記比較回路部は、上記データ生成回路部で生成されたデータをデコードす
る第１デコーダ部と、上記ホストシステム装置から入力されたアドレスデータ
をデコードする第２デコーダ部と、第１デコーダ部でデコードされたデータと第２デコーダ
でデコードされたデータとを各周期ごとに比較し、該比
較結果を出力する比較部とを備えることを特徴とする請
求項２又は請求項３のいずれかに記載のＩＣメモリカー
ド。
【請求項５】情報処理機器等からなるホストシステム
装置に接続して使用され、データの格納を行うメモリを
備えたＩＣメモリカードにおいて、上記ホストシステム装置とのインタフェースを行うイン
タフェース部と、少なくとも１つのＩＣメモリで形成され、データの格納
を行うコモンメモリ部と、所定のセキュリティデータを格納するセキュリティデー
タ格納領域を設けた、カードの属性情報の格納を行うア
トリビュートメモリ部と、上記ホストシステム装置から入力されたアドレスデータ
の照合を行うと共に、該入力されたアドレスデータから
読み出されたデータの照合を行い、照合を行ったアドレ
スデータが上記セキュリティデータ格納領域を示すアド
レスデータと一致すると共に照合を行ったデータが上記
セキュリティデータと一致すると、上記コモンメモリ部
へのアクセスの禁止を解除し、いずれか一方でも一致し
ないと、上記コモンメモリ部へのアクセスを禁止するセ
キュリティ回路部とを備えることを特徴とするＩＣメモ
リカード。
【請求項６】上記セキュリティ回路部は、アドレスデ
ータの照合を行う際、アトリビュートメモリ部に対して
データ読み出しを行う制御信号がホストシステム装置か
ら入力されていない場合、上記コモンメモリ部へのアク
セスを禁止することを特徴とする請求項５に記載のＩＣ
メモリカード。
【請求項７】上記セキュリティ回路部は、上記セキュリティデータ格納領域を示す所定のアドレス
データがあらかじめ設定されたアドレスデータ設定部
と、ホストシステム装置から入力されたアドレスデータと、
該アドレスデータ設定部に設定された所定のアドレスデ
ータとを比較すると共に、該比較結果を出力するアドレ
スデータ比較部と、上記所定のセキュリティデータがあらかじめ設定された
データ設定部と、ホストシステム装置より入力されたアドレスデータから
読み出されたデータと、該データ設定部に設定された所
定のセキュリティデータとを比較すると共に、該比較結
果を出力するデータ比較部と、上記アドレスデータ比較部及びデータ比較部から出力さ
れた各比較結果から、上記コモンメモリ部へのアクセス
を禁止するか否かの判定を行うと共に、該判定に応じて
コモンメモリ部へのアクセスを禁止する判定回路部とを
備えることを特徴とする請求項５又は請求項６のいずれ
かに記載のＩＣメモリカード。
【請求項８】上記判定回路部は、アドレスデータ比較
部から比較結果が入力される際、アトリビュートメモリ
部に対してデータ読み出しを行う制御信号がホストシス
テム装置から入力されていない場合、上記コモンメモリ
部へのアクセスを禁止することを特徴とする請求項７に
記載のＩＣメモリカード。