JP2001084780A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 簡易な回路構成で、より効果的なセキュリテ
ィー機能を有する不揮発性半導体記憶装置を提供する。 【解決手段】 認証データを記憶するＯＴＰ領域９と、
パスワードを記憶するパスワード領域１１と、アドレス
信号に含まれるパスワードとパスワード領域１１に記憶
されたパスワードとが一致するか否かを判定する判定回
路１と、判定回路１における判定結果に応じてＯＴＰ領
域９からのＯＴＰデータの読み出しを制御する出力制御
回路１２とを備えた不揮発性半導体記憶装置を提供す
る。
ィー機能を有する不揮発性半導体記憶装置を提供する。 【解決手段】 認証データを記憶するＯＴＰ領域９と、
パスワードを記憶するパスワード領域１１と、アドレス
信号に含まれるパスワードとパスワード領域１１に記憶
されたパスワードとが一致するか否かを判定する判定回
路１と、判定回路１における判定結果に応じてＯＴＰ領
域９からのＯＴＰデータの読み出しを制御する出力制御
回路１２とを備えた不揮発性半導体記憶装置を提供す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、さらに詳しくはセキュリティー機能を有する不揮
発性半導体記憶装置に関するものである。
関し、さらに詳しくはセキュリティー機能を有する不揮
発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来のセキュリティー機能を持つ不揮発
性半導体記憶装置は、パスワード及びＩＤ番号等を記憶
しておくＯＴＰ（One Time Program or Protect ）領域
を有し、そこにプログラムされたデータは半永久的に書
き換えられないようになっている。これにより、予めＯ
ＴＰ領域にプログラムされたデータが、不正ユーザによ
って別のデバイスの情報に書き換えられる等の不正コピ
ーが防止されている。
性半導体記憶装置は、パスワード及びＩＤ番号等を記憶
しておくＯＴＰ（One Time Program or Protect ）領域
を有し、そこにプログラムされたデータは半永久的に書
き換えられないようになっている。これにより、予めＯ
ＴＰ領域にプログラムされたデータが、不正ユーザによ
って別のデバイスの情報に書き換えられる等の不正コピ
ーが防止されている。
【０００３】しかし、この領域へのアクセスにおいては
書き換えのみが不可能とされ、読み出し動作は全てのユ
ーザに対して可能である。従って、この領域に設定した
データは不正なユーザにとっても読み出すことが可能な
ため、セキュリティーの点で大きな問題がある。そこ
で、ユーザによる上記の不正コピー等を防止するために
は、上記のＯＴＰ領域におけるデータを読み出し不可能
とすることが最も効果的と思われるが、一般的にはデー
タの読み出し禁止の方法としてパスワードを用いた方式
が提案されている。この方式は、ユーザが所望のデータ
へアクセスする前にパスワードを入力すると、そのパス
ワードが正しいか否かが装置内部で判断され、パスワー
ドが正しくないと判断された場合には該アクセスが禁止
され、正しいと判断された場合には該アクセスが許可さ
れるというものである。
書き換えのみが不可能とされ、読み出し動作は全てのユ
ーザに対して可能である。従って、この領域に設定した
データは不正なユーザにとっても読み出すことが可能な
ため、セキュリティーの点で大きな問題がある。そこ
で、ユーザによる上記の不正コピー等を防止するために
は、上記のＯＴＰ領域におけるデータを読み出し不可能
とすることが最も効果的と思われるが、一般的にはデー
タの読み出し禁止の方法としてパスワードを用いた方式
が提案されている。この方式は、ユーザが所望のデータ
へアクセスする前にパスワードを入力すると、そのパス
ワードが正しいか否かが装置内部で判断され、パスワー
ドが正しくないと判断された場合には該アクセスが禁止
され、正しいと判断された場合には該アクセスが許可さ
れるというものである。
【０００４】しかしながら、上記のパスワードを用いた
方式における問題点は、そのパスワードが簡単に解かれ
てしまうことにある。すなわち、例えば８ビットのパス
ワードを設定した場合には、パスワードとしての組み合
わせは２５６通りしか存在しないため、全ての組み合わ
せを入力し正しいパスワードを知ることは容易である。
方式における問題点は、そのパスワードが簡単に解かれ
てしまうことにある。すなわち、例えば８ビットのパス
ワードを設定した場合には、パスワードとしての組み合
わせは２５６通りしか存在しないため、全ての組み合わ
せを入力し正しいパスワードを知ることは容易である。
【０００５】また、ビット数を多くしてより複雑なパス
ワードを設定しようとすると、回路規模が極端に大きな
半導体記憶装置となってしまう。このように、従来のセ
キュリティー方法を半導体記憶装置に適用しようとする
と、パスワードを複雑にする程回路規模が大きくなって
しまうというトレードオフが生じる問題がある。
ワードを設定しようとすると、回路規模が極端に大きな
半導体記憶装置となってしまう。このように、従来のセ
キュリティー方法を半導体記憶装置に適用しようとする
と、パスワードを複雑にする程回路規模が大きくなって
しまうというトレードオフが生じる問題がある。
【０００６】
【発明が解決しようとする課題】本発明は、上述の問題
を解消するためになされたもので、ＯＴＰ領域を有する
不揮発性半導体記憶装置において、小規模な回路構成で
ありながら、より効果的なセキュリティー機能を有した
不揮発性半導体記憶装置を提供することを目的とする。
を解消するためになされたもので、ＯＴＰ領域を有する
不揮発性半導体記憶装置において、小規模な回路構成で
ありながら、より効果的なセキュリティー機能を有した
不揮発性半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的は、認証デー
タを記憶する認証データ記憶部と、パスワードを記憶す
るパスワード記憶部と、アドレス信号に含まれるパスワ
ードとパスワード記憶部に記憶されたパスワードとが一
致するか否かを判定する判定回路と、判定回路における
判定結果に応じて認証データ記憶部からの認証データの
読み出しを制御する出力制御部とを備えた不揮発性半導
体記憶装置を提供することにより達成される。このよう
な手段によれば、パスワードがアドレス信号の一部とし
て構成されるため、回路規模の増大を招くことなく不揮
発性半導体記憶装置のセキュリティー機能を向上させる
ことができる。
タを記憶する認証データ記憶部と、パスワードを記憶す
るパスワード記憶部と、アドレス信号に含まれるパスワ
ードとパスワード記憶部に記憶されたパスワードとが一
致するか否かを判定する判定回路と、判定回路における
判定結果に応じて認証データ記憶部からの認証データの
読み出しを制御する出力制御部とを備えた不揮発性半導
体記憶装置を提供することにより達成される。このよう
な手段によれば、パスワードがアドレス信号の一部とし
て構成されるため、回路規模の増大を招くことなく不揮
発性半導体記憶装置のセキュリティー機能を向上させる
ことができる。
【０００８】ここで、出力制御部は、判定回路によって
アドレス信号に含まれるパスワードとパスワード記憶部
に記憶されたパスワードとが一致すると判定された場合
には、アドレス信号に含まれる認証データ記憶部のアド
レスに応じて読み出された認証データを出力するものと
することができる。また、パスワード記憶部は、認証デ
ータ記憶部とコラムアドレスを共有するものとすること
ができる。このような手段によれば、認証データ記憶部
へのアクセスとパスワードの読み出しを効率良く並列的
に実行できる。また、本発明に係る不揮発性半導体記憶
装置においては、メインメモリ領域をさらに備え、認証
データ記憶部はメインメモリ領域に連設されたメモリセ
ルアレイからなるものとされ、パスワード記憶部は認証
データ記憶部に供給されるコラムアドレスにそれぞれ対
応した複数のパスワードを記憶するものとすることがで
きる。
アドレス信号に含まれるパスワードとパスワード記憶部
に記憶されたパスワードとが一致すると判定された場合
には、アドレス信号に含まれる認証データ記憶部のアド
レスに応じて読み出された認証データを出力するものと
することができる。また、パスワード記憶部は、認証デ
ータ記憶部とコラムアドレスを共有するものとすること
ができる。このような手段によれば、認証データ記憶部
へのアクセスとパスワードの読み出しを効率良く並列的
に実行できる。また、本発明に係る不揮発性半導体記憶
装置においては、メインメモリ領域をさらに備え、認証
データ記憶部はメインメモリ領域に連設されたメモリセ
ルアレイからなるものとされ、パスワード記憶部は認証
データ記憶部に供給されるコラムアドレスにそれぞれ対
応した複数のパスワードを記憶するものとすることがで
きる。
【０００９】また、アドレス信号に含まれるパスワード
は、アドレス信号の中で認証データ記憶部へのアクセス
時においては未使用とされる部分に構成されることによ
り、アドレス信号を有効に活用することができる。ま
た、少なくともパスワード記憶部と認証データ記憶部と
は同じメモリセルアレイ構成からなり、パスワード記憶
部に含まれたビット線は判定回路に接続され、認証デー
タ記憶部に含まれたビット線は出力制御部に接続された
ものとすることができる。
は、アドレス信号の中で認証データ記憶部へのアクセス
時においては未使用とされる部分に構成されることによ
り、アドレス信号を有効に活用することができる。ま
た、少なくともパスワード記憶部と認証データ記憶部と
は同じメモリセルアレイ構成からなり、パスワード記憶
部に含まれたビット線は判定回路に接続され、認証デー
タ記憶部に含まれたビット線は出力制御部に接続された
ものとすることができる。
【００１０】また、認証データ記憶部に、不揮発性半導
体記憶装置を含むシステムを保護するための第二のパス
ワードが記憶されることにより、不揮発性半導体記憶装
置におけるデータの読み書きに際して二重のパスワード
を設定することができる。さらには、出力制御部は、判
定回路によりアドレス信号に含まれるパスワードとパス
ワード記憶部に記憶されたパスワードとが一致しないと
判定された場合には、ダミーデータを出力するものとす
ることができる。
体記憶装置を含むシステムを保護するための第二のパス
ワードが記憶されることにより、不揮発性半導体記憶装
置におけるデータの読み書きに際して二重のパスワード
を設定することができる。さらには、出力制御部は、判
定回路によりアドレス信号に含まれるパスワードとパス
ワード記憶部に記憶されたパスワードとが一致しないと
判定された場合には、ダミーデータを出力するものとす
ることができる。
【００１１】ここで、ダミーデータとして出力制御部へ
供給するためにランダムデータを発生させるダミーデー
タ生成回路をさらに備えたものとすることができる。こ
のような手段によれば、入力されたパスワードの正誤を
ユーザに対して認識され難くすることができる。
供給するためにランダムデータを発生させるダミーデー
タ生成回路をさらに備えたものとすることができる。こ
のような手段によれば、入力されたパスワードの正誤を
ユーザに対して認識され難くすることができる。
【００１２】
【発明の実施の形態】以下において、通常動作モードと
認証モードとしてのＯＴＰモードとを有する本発明の実
施の形態に係る不揮発性半導体記憶装置について、図面
を参照しつつ詳しく説明する。なお、図中同一符号は同
一又は相当部分を示す。図１は、本発明の実施の形態に
係る不揮発性半導体記憶装置の構成を示す図である。図
１に示されるように、この不揮発性半導体記憶装置は、
判定回路１と、Ｘデコーダ３と、デコーダ１０と、Ｙデ
コーダ４と、Ｙゲート５，６と、メインメモリ領域７
と、ＯＴＰ領域９と、パスワード領域１１と、出力制御
回路１２と、ランダムデータ発生回路２０とを備える。
認証モードとしてのＯＴＰモードとを有する本発明の実
施の形態に係る不揮発性半導体記憶装置について、図面
を参照しつつ詳しく説明する。なお、図中同一符号は同
一又は相当部分を示す。図１は、本発明の実施の形態に
係る不揮発性半導体記憶装置の構成を示す図である。図
１に示されるように、この不揮発性半導体記憶装置は、
判定回路１と、Ｘデコーダ３と、デコーダ１０と、Ｙデ
コーダ４と、Ｙゲート５，６と、メインメモリ領域７
と、ＯＴＰ領域９と、パスワード領域１１と、出力制御
回路１２と、ランダムデータ発生回路２０とを備える。
【００１３】ここで、Ｘデコーダ３にはＸアドレスＡ０
〜Ａｎ＋ｍが入力され、デコーダ１０にはＯＴＰ制御信
号が入力され、Ｙデコーダ４にはＹアドレスが入力され
る。また、Ｙゲート５，６はＹデコーダ４に接続され、
メインメモリ領域７はＸデコーダ３及びＹゲート６に接
続される。さらに、ＯＴＰ領域９はＸデコーダ３に接続
されると共にメインメモリ領域７に連設されパスワード
やＩＤ番号などのＯＴＰデータを記憶し、パスワード領
域１１はデコーダ１０に接続されると共にＹゲート５に
連設されパスワードを記憶する。また、出力制御回路１
２は判定回路１に接続されＹゲート６に連設されると共
にＯＴＰ制御信号が供給される。そして、ランダムデー
タ発生回路２０はランダムデータを発生させ出力制御回
路１２へ供給する。
〜Ａｎ＋ｍが入力され、デコーダ１０にはＯＴＰ制御信
号が入力され、Ｙデコーダ４にはＹアドレスが入力され
る。また、Ｙゲート５，６はＹデコーダ４に接続され、
メインメモリ領域７はＸデコーダ３及びＹゲート６に接
続される。さらに、ＯＴＰ領域９はＸデコーダ３に接続
されると共にメインメモリ領域７に連設されパスワード
やＩＤ番号などのＯＴＰデータを記憶し、パスワード領
域１１はデコーダ１０に接続されると共にＹゲート５に
連設されパスワードを記憶する。また、出力制御回路１
２は判定回路１に接続されＹゲート６に連設されると共
にＯＴＰ制御信号が供給される。そして、ランダムデー
タ発生回路２０はランダムデータを発生させ出力制御回
路１２へ供給する。
【００１４】なお、ＯＴＰ領域９においては、記憶され
たＯＴＰデータの書き換えが禁止される。図１に示され
た上記不揮発性半導体記憶装置の動作の概略は、図２の
タイミングチャートを参照しつつ以下のように説明され
る。まず図２（ａ）に示されるように、ＯＴＰ制御信号
がロウ（Ｌ）レベルのときには通常動作モードで動作
し、ＸアドレスＡ０〜Ａｎ＋ｍ及びＹアドレスにより指
定されたメインメモリ領域７内のメモリセル（図示して
いない）に対して、所望のデータを読み出し又は書き込
むことができる。
たＯＴＰデータの書き換えが禁止される。図１に示され
た上記不揮発性半導体記憶装置の動作の概略は、図２の
タイミングチャートを参照しつつ以下のように説明され
る。まず図２（ａ）に示されるように、ＯＴＰ制御信号
がロウ（Ｌ）レベルのときには通常動作モードで動作
し、ＸアドレスＡ０〜Ａｎ＋ｍ及びＹアドレスにより指
定されたメインメモリ領域７内のメモリセル（図示して
いない）に対して、所望のデータを読み出し又は書き込
むことができる。
【００１５】次に、図２（ａ）に示されるように、供給
される外部コマンド等によりＯＴＰ制御信号がロウレベ
ルからハイレベルになると、不揮発性半導体記憶装置は
ユーザが入力したパスワードが予め記憶されたパスワー
ドと一致するか否かを認証するＯＴＰモードに入る。そ
してこの時、図２（ｂ），（ｃ）に示されるように、ア
ドレス信号（Ｘアドレス）Ａ０〜Ａｎ及びＹアドレスか
らなるＯＴＰアドレスと、アドレス信号（Ｘアドレス）
Ａｎ＋１〜Ａｎ＋ｍからなるパスワードとが同時に入力
される。
される外部コマンド等によりＯＴＰ制御信号がロウレベ
ルからハイレベルになると、不揮発性半導体記憶装置は
ユーザが入力したパスワードが予め記憶されたパスワー
ドと一致するか否かを認証するＯＴＰモードに入る。そ
してこの時、図２（ｂ），（ｃ）に示されるように、ア
ドレス信号（Ｘアドレス）Ａ０〜Ａｎ及びＹアドレスか
らなるＯＴＰアドレスと、アドレス信号（Ｘアドレス）
Ａｎ＋１〜Ａｎ＋ｍからなるパスワードとが同時に入力
される。
【００１６】ここで、図１に示されるように、アドレス
信号Ａ０〜ＡｎはＸデコーダ３に供給され、Ｙアドレス
はＹデコーダ４に供給される。また、アドレス信号（Ｘ
アドレス）Ａｎ＋１〜Ａｎ＋ｍからなるパスワードは判
定回路１に供給される。なお、アドレス信号（Ｘアドレ
ス）Ａｎ＋１〜Ａｎ＋ｍは、通常動作モードにおいては
メインメモリ領域７内のメモリブロック及びロウアドレ
スを指定するものであるが、ＯＴＰ領域９の記憶容量が
メインメモリ領域に比べ極端に小さいため、ＯＴＰ領域
９へのアクセス時においては未使用とされる。従って、
本実施の形態に係る不揮発性半導体記憶装置において
は、上記のようにＯＴＰ領域９へのアクセス時に未使用
とされるアドレス信号（Ｘアドレス）Ａｎ＋１〜Ａｎ＋
ｍが、外部からパスワードを入力するために使用されて
いる。
信号Ａ０〜ＡｎはＸデコーダ３に供給され、Ｙアドレス
はＹデコーダ４に供給される。また、アドレス信号（Ｘ
アドレス）Ａｎ＋１〜Ａｎ＋ｍからなるパスワードは判
定回路１に供給される。なお、アドレス信号（Ｘアドレ
ス）Ａｎ＋１〜Ａｎ＋ｍは、通常動作モードにおいては
メインメモリ領域７内のメモリブロック及びロウアドレ
スを指定するものであるが、ＯＴＰ領域９の記憶容量が
メインメモリ領域に比べ極端に小さいため、ＯＴＰ領域
９へのアクセス時においては未使用とされる。従って、
本実施の形態に係る不揮発性半導体記憶装置において
は、上記のようにＯＴＰ領域９へのアクセス時に未使用
とされるアドレス信号（Ｘアドレス）Ａｎ＋１〜Ａｎ＋
ｍが、外部からパスワードを入力するために使用されて
いる。
【００１７】また、アドレス信号（Ｘアドレス）Ａ０〜
Ａｎ及びＹアドレスは、通常動作モードにおいてはそれ
ぞれメインメモリ領域７内のメモリセルを指定するロウ
アドレス及びコラムアドレスとして使用されるが、ＯＴ
ＰモードにおいてはＯＴＰ領域９内のメモリセルを選択
するために使用される。ここで、上記Ｙアドレスは、Ｏ
ＴＰモードにおいてパスワード領域１１から読み出すデ
ータを選択するためのコラムアドレスとしても使用され
る。
Ａｎ及びＹアドレスは、通常動作モードにおいてはそれ
ぞれメインメモリ領域７内のメモリセルを指定するロウ
アドレス及びコラムアドレスとして使用されるが、ＯＴ
ＰモードにおいてはＯＴＰ領域９内のメモリセルを選択
するために使用される。ここで、上記Ｙアドレスは、Ｏ
ＴＰモードにおいてパスワード領域１１から読み出すデ
ータを選択するためのコラムアドレスとしても使用され
る。
【００１８】そして、判定回路１においてＹゲート５か
ら読み出されたパスワードと外部からパスワードとして
入力されたアドレス信号（Ｘアドレス）Ａｎ＋１〜Ａｎ
＋ｍとが比較され、外部から入力されたパスワードが正
しい場合には判定回路１より出力制御回路１２にハイレ
ベルの出力制御信号が供給される。この時出力制御回路
１２は、図２（ｄ）に示されるように、ＯＴＰ領域９か
ら読み出されたＯＴＰデータを出力する。
ら読み出されたパスワードと外部からパスワードとして
入力されたアドレス信号（Ｘアドレス）Ａｎ＋１〜Ａｎ
＋ｍとが比較され、外部から入力されたパスワードが正
しい場合には判定回路１より出力制御回路１２にハイレ
ベルの出力制御信号が供給される。この時出力制御回路
１２は、図２（ｄ）に示されるように、ＯＴＰ領域９か
ら読み出されたＯＴＰデータを出力する。
【００１９】一方、出力制御回路１２は、外部から入力
されたパスワードが誤っているため判定回路１よりロウ
レベルの出力制御信号が供給された場合には、図２
（ｄ）に示されるように、ランダムデータ発生回路２０
で生成されたランダムデータをダミーデータとして出力
する。図３は、図１に示された不揮発性半導体記憶装置
のＹゲート５，６とパスワード領域１１、及びＯＴＰ領
域９の回路構成を示す図である。なお、この図において
は便宜上メインメモリ領域７が省略されている。
されたパスワードが誤っているため判定回路１よりロウ
レベルの出力制御信号が供給された場合には、図２
（ｄ）に示されるように、ランダムデータ発生回路２０
で生成されたランダムデータをダミーデータとして出力
する。図３は、図１に示された不揮発性半導体記憶装置
のＹゲート５，６とパスワード領域１１、及びＯＴＰ領
域９の回路構成を示す図である。なお、この図において
は便宜上メインメモリ領域７が省略されている。
【００２０】図３に示されるように、Ｙゲート５，６は
それぞれ、並列接続された（ｎ＋１）個のトランジスタ
Ｔｒをｍ組含み、各組において並列接続された（ｎ＋
１）個のトランジスタＴｒのゲートには共に（ｎ＋１）
ビットのコラムアドレス（Ｙアドレス）ｙｄ０〜ｙｄｎ
が供給される。即ち、パスワード領域１１とＯＴＰ領域
９におけるデータの読み書きにおいては、コラムアドレ
スが共有される。
それぞれ、並列接続された（ｎ＋１）個のトランジスタ
Ｔｒをｍ組含み、各組において並列接続された（ｎ＋
１）個のトランジスタＴｒのゲートには共に（ｎ＋１）
ビットのコラムアドレス（Ｙアドレス）ｙｄ０〜ｙｄｎ
が供給される。即ち、パスワード領域１１とＯＴＰ領域
９におけるデータの読み書きにおいては、コラムアドレ
スが共有される。
【００２１】また、上記のような構成を有することによ
り、Ｙゲート５から判定回路１へは後述するｍビットの
パスワードＱ０〜Ｑｍ−１が出力され、Ｙゲート６から
は出力制御回路１２へ後述するｍビットのデータＤ０〜
Ｄｍ−１が出力される。また、パスワード領域１１は、
以下のＯＴＰ領域９と同じ構成のメモリセルアレイから
なるものであって、Ｙゲート５に含まれた各トランジス
タＴｒと接地ノードとの間に接続されゲートがワード線
ＷＬ＿ＰＡＳＳに接続された不揮発性のメモリセルＭＣ
を含む。従って、パスワード領域１１に含まれたビット
線ＢＬＰはＹデコーダ５を介して判定回路１に接続され
る。
り、Ｙゲート５から判定回路１へは後述するｍビットの
パスワードＱ０〜Ｑｍ−１が出力され、Ｙゲート６から
は出力制御回路１２へ後述するｍビットのデータＤ０〜
Ｄｍ−１が出力される。また、パスワード領域１１は、
以下のＯＴＰ領域９と同じ構成のメモリセルアレイから
なるものであって、Ｙゲート５に含まれた各トランジス
タＴｒと接地ノードとの間に接続されゲートがワード線
ＷＬ＿ＰＡＳＳに接続された不揮発性のメモリセルＭＣ
を含む。従って、パスワード領域１１に含まれたビット
線ＢＬＰはＹデコーダ５を介して判定回路１に接続され
る。
【００２２】また、ＯＴＰ領域９は、Ｙゲート６に含ま
れた各トランジスタＴｒと接地ノードとの間に接続さ
れ、ゲートがワード線ＷＬ＿ＯＴＰ０〜ＷＬ＿ＯＴＰｘ
のいずれか一つに接続された不揮発性のメモリセルＭＣ
を含む。従って図３に示されるように、不揮発性のメモ
リセルＭＣが接続されたビット線ＢＬは、Ｙゲート６を
介して出力制御回路１２に接続される。
れた各トランジスタＴｒと接地ノードとの間に接続さ
れ、ゲートがワード線ＷＬ＿ＯＴＰ０〜ＷＬ＿ＯＴＰｘ
のいずれか一つに接続された不揮発性のメモリセルＭＣ
を含む。従って図３に示されるように、不揮発性のメモ
リセルＭＣが接続されたビット線ＢＬは、Ｙゲート６を
介して出力制御回路１２に接続される。
【００２３】図４は、図１に示された判定回路１の構成
を示す図である。図４に示されるように、判定回路１は
ＸアドレスＡｎ＋１〜Ａｎ＋ｍのうちのいずれか一ビッ
トの信号と、Ｙゲート５から出力されたパスワードＱ０
〜Ｑｍ−１のうち対応するビット信号とを入力する排他
的ＮＯＲ回路１３〜１５と、排他的ＮＯＲ回路１３〜１
５より出力された信号及び後述するＯＴＰ制御信号とを
入力し、出力制御信号を出力するＡＮＤ回路１６とを含
む。
を示す図である。図４に示されるように、判定回路１は
ＸアドレスＡｎ＋１〜Ａｎ＋ｍのうちのいずれか一ビッ
トの信号と、Ｙゲート５から出力されたパスワードＱ０
〜Ｑｍ−１のうち対応するビット信号とを入力する排他
的ＮＯＲ回路１３〜１５と、排他的ＮＯＲ回路１３〜１
５より出力された信号及び後述するＯＴＰ制御信号とを
入力し、出力制御信号を出力するＡＮＤ回路１６とを含
む。
【００２４】図５は、図１に示された出力制御回路１２
の構成を示す図である。図５に示されるように、出力制
御回路１２は、判定回路１から供給された出力制御信号
とＯＴＰ制御信号とを入力する排他的ＮＯＲ回路１７
と、出力ノードＮout と、出力ノードＮout とＹゲート
６との間に接続され排他的ＮＯＲ回路１７から出力され
た信号に応じてオン／オフが制御されるスイッチング素
子ＳＷ１と、排他的ＮＯＲ回路１７から供給された信号
を反転させる反転回路ＩＮＶと、ランダムデータ発生回
路２０と出力ノードＮout との間に接続され反転回路Ｉ
ＮＶから供給された信号に応じてオン／オフが制御され
るスイッチング素子ＳＷ２とを含む。なお、上記スイッ
チング素子ＳＷ１，ＳＷ２は共に、ハイレベルの信号が
供給されることによりオンされ、ロウレベルの信号が供
給されることによりオフされる。
の構成を示す図である。図５に示されるように、出力制
御回路１２は、判定回路１から供給された出力制御信号
とＯＴＰ制御信号とを入力する排他的ＮＯＲ回路１７
と、出力ノードＮout と、出力ノードＮout とＹゲート
６との間に接続され排他的ＮＯＲ回路１７から出力され
た信号に応じてオン／オフが制御されるスイッチング素
子ＳＷ１と、排他的ＮＯＲ回路１７から供給された信号
を反転させる反転回路ＩＮＶと、ランダムデータ発生回
路２０と出力ノードＮout との間に接続され反転回路Ｉ
ＮＶから供給された信号に応じてオン／オフが制御され
るスイッチング素子ＳＷ２とを含む。なお、上記スイッ
チング素子ＳＷ１，ＳＷ２は共に、ハイレベルの信号が
供給されることによりオンされ、ロウレベルの信号が供
給されることによりオフされる。
【００２５】以下において、本発明の実施の形態に係る
上記不揮発性半導体記憶装置の動作を詳しく説明する。
まず通常動作モードでは、上記のようにＸアドレスＡ０
〜Ａｎ＋ｍ及びＹアドレスにより指定されたメインメモ
リ領域７内のメモリセル（図示していない）に対して、
所望のデータを読み出し又は書き込むことができる。
上記不揮発性半導体記憶装置の動作を詳しく説明する。
まず通常動作モードでは、上記のようにＸアドレスＡ０
〜Ａｎ＋ｍ及びＹアドレスにより指定されたメインメモ
リ領域７内のメモリセル（図示していない）に対して、
所望のデータを読み出し又は書き込むことができる。
【００２６】そして、この通常動作モードではＯＴＰ制
御信号がロウレベルとされるため、図４に示されたＡＮ
Ｄ回路１６から出力される出力制御信号もロウレベルと
される。従って、図５に示された排他的ＯＲ回路１７の
出力信号は通常動作モードにおいてハイ（Ｈ）レベルと
なるためスイッチング素子ＳＷ１は常時オン状態とさ
れ、Ｙゲート６で選択されたデータＤ０〜Ｄｍ−１が出
力ノードＮout より出力される。なお、この時スイッチ
ング素子ＳＷ２は常時オフ状態とされる。
御信号がロウレベルとされるため、図４に示されたＡＮ
Ｄ回路１６から出力される出力制御信号もロウレベルと
される。従って、図５に示された排他的ＯＲ回路１７の
出力信号は通常動作モードにおいてハイ（Ｈ）レベルと
なるためスイッチング素子ＳＷ１は常時オン状態とさ
れ、Ｙゲート６で選択されたデータＤ０〜Ｄｍ−１が出
力ノードＮout より出力される。なお、この時スイッチ
ング素子ＳＷ２は常時オフ状態とされる。
【００２７】次に、図４に示されるようにＡＮＤ回路１
６へＯＴＰ制御信号が供給されるため、ＯＴＰ制御信号
がロウレベルからハイレベルにされるＯＴＰモードで
は、判定回路１がイネーブル状態とされる。また、この
時パスワード領域１１に含まれたワード線ＷＬ＿ＰＡＳ
Ｓはデータの読み出しが可能なレベルまで昇圧される。
そして、このモードに入った後には、アドレス信号（Ｘ
アドレス）Ａ０〜Ａｎ及びＹアドレスからなるＯＴＰア
ドレスと、アドレス信号（Ｘアドレス）Ａｎ＋１〜Ａｎ
＋ｍからなるパスワードとが同時に入力される。ここ
で、アドレス信号Ａ０〜ＡｎはＸデコーダ３に供給さ
れ、ＹアドレスはＹデコーダ４に供給される。また、ア
ドレス信号（Ｘアドレス）Ａｎ＋１〜Ａｎ＋ｍからなる
パスワードは判定回路１に供給される。
６へＯＴＰ制御信号が供給されるため、ＯＴＰ制御信号
がロウレベルからハイレベルにされるＯＴＰモードで
は、判定回路１がイネーブル状態とされる。また、この
時パスワード領域１１に含まれたワード線ＷＬ＿ＰＡＳ
Ｓはデータの読み出しが可能なレベルまで昇圧される。
そして、このモードに入った後には、アドレス信号（Ｘ
アドレス）Ａ０〜Ａｎ及びＹアドレスからなるＯＴＰア
ドレスと、アドレス信号（Ｘアドレス）Ａｎ＋１〜Ａｎ
＋ｍからなるパスワードとが同時に入力される。ここ
で、アドレス信号Ａ０〜ＡｎはＸデコーダ３に供給さ
れ、ＹアドレスはＹデコーダ４に供給される。また、ア
ドレス信号（Ｘアドレス）Ａｎ＋１〜Ａｎ＋ｍからなる
パスワードは判定回路１に供給される。
【００２８】ここで、上記Ｙアドレスは、ＯＴＰモード
においてパスワード領域１１から読み出すデータを選択
するためのコラムアドレスとしても使用されるため、例
えば図３において、信号ｙｄ１がハイレベルとなりＯＴ
Ｐ領域９内のメモリセルＭＣ１が選択されると、パスワ
ード領域１１内で同列に配置されたメモリセルＭＣ１も
同時に選択されることになる。このようにして、ＯＴＰ
領域９からはｍビットのデータＤ０〜Ｄｍ−１がＯＴＰ
データとして出力制御回路１２へ出力され、パスワード
領域１１からはｍビットのパスワードＱ０〜Ｑｍ−１が
判定回路１へ読み出される。
においてパスワード領域１１から読み出すデータを選択
するためのコラムアドレスとしても使用されるため、例
えば図３において、信号ｙｄ１がハイレベルとなりＯＴ
Ｐ領域９内のメモリセルＭＣ１が選択されると、パスワ
ード領域１１内で同列に配置されたメモリセルＭＣ１も
同時に選択されることになる。このようにして、ＯＴＰ
領域９からはｍビットのデータＤ０〜Ｄｍ−１がＯＴＰ
データとして出力制御回路１２へ出力され、パスワード
領域１１からはｍビットのパスワードＱ０〜Ｑｍ−１が
判定回路１へ読み出される。
【００２９】なお、パスワード領域１１に含まれた不揮
発性のメモリセルＭＣは、外部から供給されるコラムア
ドレスごとに、対応するパスワードを予め記憶するた
め、チップ面積の増大を招来することなく大量のパスワ
ードデータが格納される。そして、図４に示された判定
回路１において、上記のようにパスワード領域１１から
読み出されたｍビットのパスワードＱ０〜Ｑｍ−１と、
外部からパスワードとして入力されたアドレス信号（Ｘ
アドレス）Ａｎ＋１〜Ａｎ＋ｍとが比較される。
発性のメモリセルＭＣは、外部から供給されるコラムア
ドレスごとに、対応するパスワードを予め記憶するた
め、チップ面積の増大を招来することなく大量のパスワ
ードデータが格納される。そして、図４に示された判定
回路１において、上記のようにパスワード領域１１から
読み出されたｍビットのパスワードＱ０〜Ｑｍ−１と、
外部からパスワードとして入力されたアドレス信号（Ｘ
アドレス）Ａｎ＋１〜Ａｎ＋ｍとが比較される。
【００３０】ここで、図４に示されるように、共にｍビ
ットからなるパスワードＱ０〜Ｑｍ−１とアドレス信号
（Ｘアドレス）Ａｎ＋１〜Ａｎ＋ｍとは、排他的ＮＯＲ
回路１３〜１５において、対応するビット毎にデータが
一致するか否か判定され、全ビットのデータがそれぞれ
一致した時だけＡＮＤ回路１６よりハイレベルの出力制
御信号が出力制御回路１２へ供給される。
ットからなるパスワードＱ０〜Ｑｍ−１とアドレス信号
（Ｘアドレス）Ａｎ＋１〜Ａｎ＋ｍとは、排他的ＮＯＲ
回路１３〜１５において、対応するビット毎にデータが
一致するか否か判定され、全ビットのデータがそれぞれ
一致した時だけＡＮＤ回路１６よりハイレベルの出力制
御信号が出力制御回路１２へ供給される。
【００３１】そして、出力制御回路１２は、外部から入
力されたパスワードが正しいため判定回路１よりハイレ
ベルの出力制御信号が供給された場合には、図５に示さ
れた排他的ＮＯＲ回路１７の出力信号がハイレベルとな
りスイッチング素子ＳＷ１がオンするため、図２（ｄ）
に示されるように、ＯＴＰ領域９から読み出されたデー
タＤ０〜Ｄｍ−１を出力する。
力されたパスワードが正しいため判定回路１よりハイレ
ベルの出力制御信号が供給された場合には、図５に示さ
れた排他的ＮＯＲ回路１７の出力信号がハイレベルとな
りスイッチング素子ＳＷ１がオンするため、図２（ｄ）
に示されるように、ＯＴＰ領域９から読み出されたデー
タＤ０〜Ｄｍ−１を出力する。
【００３２】一方、外部から入力されたパスワードが誤
っているため判定回路１よりロウレベルの出力制御信号
が供給された場合には、図５に示された排他的ＮＯＲ回
路１７の出力信号がロウレベルとなって、スイッチング
素子ＳＷ１がオフすると共にスイッチング素子ＳＷ２が
オンするため、図２（ｄ）に示されるように、ＯＴＰ領
域９から読み出された正規のデータＤ０〜Ｄｍ−１とは
異なりランダムデータ発生回路２０で生成されたランダ
ムデータをダミーデータとして出力する。
っているため判定回路１よりロウレベルの出力制御信号
が供給された場合には、図５に示された排他的ＮＯＲ回
路１７の出力信号がロウレベルとなって、スイッチング
素子ＳＷ１がオフすると共にスイッチング素子ＳＷ２が
オンするため、図２（ｄ）に示されるように、ＯＴＰ領
域９から読み出された正規のデータＤ０〜Ｄｍ−１とは
異なりランダムデータ発生回路２０で生成されたランダ
ムデータをダミーデータとして出力する。
【００３３】以上において、上記不揮発性半導体記憶装
置を含むシステムに対する不正アクセスを防止するた
め、以下のような構成をとることもできる。すなわち、
不揮発性半導体記憶装置を不正アクセスから保護するた
めのパスワードをパスワード領域１１に記憶させておく
ことに加えて、ＯＴＰ領域９に上記システムを不正アク
セスから保護するための第二のパスワ−ドを記憶させて
おく。このようなシステムにおいては、まずユーザは入
力するパスワードを、不揮発性半導体記憶装置のパスワ
ード領域１１に記憶されているパスワードと一致させる
必要がある。そして、ユーザが入力したパスワードとパ
スワード領域１１に記憶されているパスワードとが一致
すれば、ＯＴＰ領域９に記憶されている第二のパスワー
ドが不揮発性半導体記憶装置から該システム内に出力さ
れる。
置を含むシステムに対する不正アクセスを防止するた
め、以下のような構成をとることもできる。すなわち、
不揮発性半導体記憶装置を不正アクセスから保護するた
めのパスワードをパスワード領域１１に記憶させておく
ことに加えて、ＯＴＰ領域９に上記システムを不正アク
セスから保護するための第二のパスワ−ドを記憶させて
おく。このようなシステムにおいては、まずユーザは入
力するパスワードを、不揮発性半導体記憶装置のパスワ
ード領域１１に記憶されているパスワードと一致させる
必要がある。そして、ユーザが入力したパスワードとパ
スワード領域１１に記憶されているパスワードとが一致
すれば、ＯＴＰ領域９に記憶されている第二のパスワー
ドが不揮発性半導体記憶装置から該システム内に出力さ
れる。
【００３４】ここで、ユーザはさらに上記第二のパスワ
ードと一致するパスワードを該システムへ入力する必要
があり、入力したパスワードと第二のパスワードとが一
致した場合に初めて、上記システムに対するアクセスが
許可されることになる。従って以上のような構成によれ
ば、不揮発性半導体記憶装置を含むシステムに、二重の
パスワードを設定することができる。
ードと一致するパスワードを該システムへ入力する必要
があり、入力したパスワードと第二のパスワードとが一
致した場合に初めて、上記システムに対するアクセスが
許可されることになる。従って以上のような構成によれ
ば、不揮発性半導体記憶装置を含むシステムに、二重の
パスワードを設定することができる。
【００３５】以上より本実施の形態に係る不揮発性半導
体記憶装置によれば、ＯＴＰモードで未使用とされるア
ドレス信号の一部をパスワードの入力に利用することに
より、回路規模を大きくすることなくセキュリティー機
能を向上させることができる。そしてさらには、外部か
ら入力されたパスワードが誤っている場合にダミーデー
タを出力するため、不正ユーザにとってはその出力され
たデータの正当性を認識することができない。従って、
自ら入力したパスワードの正誤の判断における困難性を
増大させることができるため、本実施の形態に係る不揮
発性半導体記憶装置は、このような点からもセキュリテ
ィー機能の向上が図られる。
体記憶装置によれば、ＯＴＰモードで未使用とされるア
ドレス信号の一部をパスワードの入力に利用することに
より、回路規模を大きくすることなくセキュリティー機
能を向上させることができる。そしてさらには、外部か
ら入力されたパスワードが誤っている場合にダミーデー
タを出力するため、不正ユーザにとってはその出力され
たデータの正当性を認識することができない。従って、
自ら入力したパスワードの正誤の判断における困難性を
増大させることができるため、本実施の形態に係る不揮
発性半導体記憶装置は、このような点からもセキュリテ
ィー機能の向上が図られる。
【００３６】
【発明の効果】上述の如く、本発明によれば、認証デー
タ記憶部を有する不揮発性半導体記憶装置において、回
路規模を増大することなくセキュリティー機能を向上さ
せた不揮発性半導体記憶装置を提供することができる。
また、アドレス信号のうち認証データ記憶部へのアクセ
ス時には使用されない部分をパスワード入力に活用する
ことにより、回路構成を複雑化することなくセキュリテ
ィー機能の向上を図ることができる。
タ記憶部を有する不揮発性半導体記憶装置において、回
路規模を増大することなくセキュリティー機能を向上さ
せた不揮発性半導体記憶装置を提供することができる。
また、アドレス信号のうち認証データ記憶部へのアクセ
ス時には使用されない部分をパスワード入力に活用する
ことにより、回路構成を複雑化することなくセキュリテ
ィー機能の向上を図ることができる。
【００３７】また、認証データ記憶部が不揮発性半導体
記憶装置を含むシステムを保護するための第二のパスワ
ードを記憶することとすれば、不揮発性半導体記憶装置
におけるデータの読み書きに際し二重のパスワードを設
定することができるため、上記システムのセキュリティ
ー機能を改善することができる。また、出力制御部は、
判定回路においてパスワード記憶部から読み出されたパ
スワードとアドレス信号に含まれるパスワ―ドとが一致
しないと判定された場合には、ダミーデータを出力する
こととするため、入力されたパスワードの正誤をユーザ
に対して認識され難くすることができ、セキュリティー
機能をさらに向上させることができる。
記憶装置を含むシステムを保護するための第二のパスワ
ードを記憶することとすれば、不揮発性半導体記憶装置
におけるデータの読み書きに際し二重のパスワードを設
定することができるため、上記システムのセキュリティ
ー機能を改善することができる。また、出力制御部は、
判定回路においてパスワード記憶部から読み出されたパ
スワードとアドレス信号に含まれるパスワ―ドとが一致
しないと判定された場合には、ダミーデータを出力する
こととするため、入力されたパスワードの正誤をユーザ
に対して認識され難くすることができ、セキュリティー
機能をさらに向上させることができる。
【図１】本発明の実施の形態に係る不揮発性半導体記憶
装置の構成を示す図である。
装置の構成を示す図である。
【図２】ＯＴＰモードにおける動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図３】図１に示された不揮発性半導体記憶装置のＹゲ
ートとパスワード領域、及びＯＴＰ領域の回路構成を示
す図である。
ートとパスワード領域、及びＯＴＰ領域の回路構成を示
す図である。
【図４】図１に示された判定回路の構成を示す図であ
る。
る。
【図５】図１に示された出力制御回路の構成を示す図で
ある。
ある。
１ 判定回路 ３ Ｘデコーダ ４ Ｙデコーダ ５，６ Ｙゲート ７ メインメモリ領域 ９ ＯＴＰ（One Time Program or Protect ）領域 １０ デコーダ １１ パスワード領域 １２ 出力制御回路 １３〜１５，１７ 排他的ＮＯＲ回路 １６ ＡＮＤ回路 ２０ ランダムデータ発生回路 ＭＣ メモリセル ＳＷ１，ＳＷ２ スイッチング素子 ＩＮＶ 反転回路
Claims (10)
- 【請求項１】 認証データを記憶する認証データ記憶部
と、 パスワードを記憶するパスワード記憶部と、 アドレス信号に含まれるパスワードと前記パスワード記
憶部に記憶されたパスワードとが一致するか否かを判定
する判定回路と、 判定回路における判定結果に応じて前記認証データ記憶
部からの認証データの読み出しを制御する出力制御部と
を備えた不揮発性半導体記憶装置。 - 【請求項２】 前記出力制御部は、前記判定回路によっ
て前記アドレス信号に含まれるパスワードと前記パスワ
ード記憶部に記憶されたパスワードとが一致すると判定
された場合には、前記アドレス信号に含まれる前記認証
データ記憶部のアドレスに応じて読み出された認証デー
タを出力する請求項１に記載の不揮発性半導体記憶装
置。 - 【請求項３】 前記パスワード記憶部は、前記認証デー
タ記憶部とコラムアドレスを共有する請求項１に記載の
不揮発性半導体記憶装置。 - 【請求項４】 メインメモリ領域をさらに備え、前記認
証データ記憶部は前記メインメモリ領域に連設されたメ
モリセルアレイからなる請求項１に記載の不揮発性半導
体記憶装置。 - 【請求項５】 前記パスワード記憶部は前記認証データ
記憶部に供給されるコラムアドレスにそれぞれ対応した
複数のパスワードを記憶する請求項１に記載の不揮発性
半導体記憶装置。 - 【請求項６】 前記アドレス信号に含まれるパスワード
は、前記アドレス信号の中で前記認証データ記憶部への
アクセス時においては未使用とされる部分に構成される
請求項１に記載の不揮発性半導体記憶装置。 - 【請求項７】 少なくとも前記パスワード記憶部と前記
認証データ記憶部とは同じメモリセルアレイ構成からな
り、前記パスワード記憶部に含まれたビット線は前記判
定回路に接続され、前記認証データ記憶部に含まれたビ
ット線は前記出力制御部に接続された請求項１に記載の
不揮発性半導体記憶装置。 - 【請求項８】 前記認証データ記憶部に、前記不揮発性
半導体記憶装置を含むシステムを保護するための第二の
パスワードが記憶された請求項１に記載の不揮発性半導
体記憶装置。 - 【請求項９】 前記出力制御部は、前記判定回路により
前記アドレス信号に含まれるパスワードと前記パスワー
ド記憶部に記憶されたパスワードとが一致しないと判定
された場合には、ダミーデータを出力する請求項１に記
載の不揮発性半導体記憶装置。 - 【請求項１０】 前記ダミーデータとして前記出力制御
部へ供給するためにランダムデータを発生させるダミー
データ生成回路をさらに備えた請求項９に記載の不揮発
性半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26442999A JP3209733B2 (ja) | 1999-09-17 | 1999-09-17 | 不揮発性半導体記憶装置 |
| KR1020000009364A KR100617333B1 (ko) | 1999-09-17 | 2000-02-25 | 불휘발성 반도체 기억 장치 |
| DE60043485T DE60043485D1 (de) | 1999-09-17 | 2000-03-24 | Nichtflüchtiger Halbleiterspeicher |
| EP00105982A EP1085521B1 (en) | 1999-09-17 | 2000-03-24 | Non-volatile semiconductor memory |
| US09/538,525 US6226199B1 (en) | 1999-09-17 | 2000-03-30 | Non-volatile semiconductor memory |
| TW089106295A TW536704B (en) | 1999-09-17 | 2000-04-06 | Non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26442999A JP3209733B2 (ja) | 1999-09-17 | 1999-09-17 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001084780A true JP2001084780A (ja) | 2001-03-30 |
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Family
ID=17403071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26442999A Expired - Fee Related JP3209733B2 (ja) | 1999-09-17 | 1999-09-17 | 不揮発性半導体記憶装置 |
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| Country | Link |
|---|---|
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| EP (1) | EP1085521B1 (ja) |
| JP (1) | JP3209733B2 (ja) |
| KR (1) | KR100617333B1 (ja) |
| DE (1) | DE60043485D1 (ja) |
| TW (1) | TW536704B (ja) |
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|---|---|---|---|---|
| WO2003003292A1 (fr) * | 2001-06-27 | 2003-01-09 | Sony Corporation | Dispositif et procede pour l'identification de mot de passe |
| KR20030043708A (ko) * | 2001-11-26 | 2003-06-02 | 휴렛-팩커드 컴퍼니(델라웨어주법인) | 메모리 어레이 |
| JP2006031540A (ja) * | 2004-07-20 | 2006-02-02 | Matsushita Electric Ind Co Ltd | アクセス制御システム |
| JP2008226442A (ja) * | 2008-04-17 | 2008-09-25 | Spansion Llc | 半導体記憶装置 |
| JP2008545190A (ja) * | 2005-07-01 | 2008-12-11 | エヌエックスピー ビー ヴィ | 集積回路およびオンチップメモリへのアクセスの確保方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| PL355475A1 (en) | 2000-02-21 | 2004-05-04 | Trek 2000 International Ltd. | A portable data storage device |
| JP2002331361A (ja) | 2001-05-01 | 2002-11-19 | Obara Corp | 溶接制御装置のメモリ保護方法 |
| CN100432962C (zh) | 2001-06-28 | 2008-11-12 | 特科2000国际有限公司 | 数据传送的方法与装置 |
| FR2831315B1 (fr) * | 2001-10-22 | 2004-01-30 | St Microelectronics Sa | Memoire eeprom comprenant des moyens de lecture simultanee de bits speciaux d'un premier et d'un second type |
| US6996692B2 (en) * | 2002-04-17 | 2006-02-07 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for providing security for the same |
| TW588243B (en) | 2002-07-31 | 2004-05-21 | Trek 2000 Int Ltd | System and method for authentication |
| FR2844090A1 (fr) * | 2002-08-27 | 2004-03-05 | St Microelectronics Sa | Cellule memoire pour registre non volatile a lecture rapide |
| US6728137B1 (en) * | 2003-04-29 | 2004-04-27 | Ememory Technology Inc. | Method for programming and reading a plurality of one-time programmable memory blocks |
| DE102004056088B4 (de) * | 2003-11-13 | 2008-12-18 | Samsung Electronics Co., Ltd., Suwon | Speichersystem mit Flashspeicher |
| WO2006067729A1 (en) | 2004-12-21 | 2006-06-29 | Philips Intellectual Property & Standards Gmbh | Integrated circuit with improved device security |
| JP4256859B2 (ja) * | 2005-04-21 | 2009-04-22 | シャープ株式会社 | 半導体記憶装置 |
| KR100773398B1 (ko) * | 2005-12-14 | 2007-11-05 | 삼성전자주식회사 | 오티피 셀 어레이를 구비한 상 변화 메모리 장치 |
| KR101538741B1 (ko) | 2009-10-21 | 2015-07-22 | 삼성전자주식회사 | 보안기능을 갖는 데이터 저장매체와 그 출력장치 |
| KR20110102734A (ko) * | 2010-03-11 | 2011-09-19 | 삼성전자주식회사 | 오티피 록 비트 레지스터를 구비한 불휘발성 반도체 메모리 장치 |
| KR101797107B1 (ko) | 2011-07-08 | 2017-12-13 | 삼성전자주식회사 | 비휘발성 메모리 장치와 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991019067A1 (en) * | 1990-05-15 | 1991-12-12 | Dallas Semiconductor Corporation | Electronic key integrated circuit |
| US5974513A (en) * | 1993-11-04 | 1999-10-26 | Hitachi Maxell, Ltd. | IC memory card having read/write inhibit capabilities |
| JP3668514B2 (ja) * | 1993-11-04 | 2005-07-06 | 日立マクセル株式会社 | 半導体記憶装置 |
| US5640347A (en) * | 1995-10-30 | 1997-06-17 | Myson Technology, Inc. | EEPROM circuit configuration having security function |
| DE19612439C2 (de) * | 1996-03-28 | 2001-02-01 | Siemens Ag | Halbleiterspeichervorrichtung |
| JPH11110293A (ja) * | 1997-09-29 | 1999-04-23 | Mitsubishi Electric Corp | 不揮発性メモリ制御回路 |
-
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