KR940002754B1 - 반도체 집적회로 장치의 제어방법 - Google Patents

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요시노리 스즈끼
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가부시끼가이샤 히다찌세이사꾸쇼
미다 가쓰시게
히다찌마이크로컴퓨터엔지니어링 가부시끼가이샤
가모시따 겐이찌
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Abstract

내용 없음.

Description

반도체 집적회로 장치의 제어방법
제1도는 본 발명이 적용된 1칩 마이크로 컴퓨터의 1실시예를 도시한 블럭도.
제2도는 마이크로 컴퓨터의 라이트 동작의 개략을 설명하기 위해 어드레스 공간을 도시한 도면.
제3도는 제1도의 제어회로 WCON의 구체적인 회로도.
제4도는 제1도의 EPROM의 구체적인 회로도.
제5도는 제1도의 입출력 포트의 구체적인 회로도.
본 발명은 반도체 집적회로 장치의 제어방법에 관한 것으로, 특히 정보처리 프로그램이 저장되는 ROM(Read Only Memory)이 EPROM(전기적으로 프로그램 가능한 ROM(Electrically Programmable Read Only Memory)으로 구성된 1칩 마이크로 컴퓨터에 이용해서 유효한 기술에 관한 것이다.
1칩의 마이크로 컴퓨터에 있어서는, 내장한 ROM에 라이트된 프로그램에 따라서 소정의 데이터 처리 동작이 실행된다. 본 출원의 발명자들은 본 발명보다 먼저 상기의 내장 ROM으로서 EPROM을 이용하는 것을 생각하였다. 이와 같이 EPROM을 사용하므로써 사용자가 원하는 데이터 처리 기능을 가진 1칩 마이크로 컴퓨터를 신속하게 제공할 수 있고, 동시에 생산성의 향상을 도모할 수 있게 된다. 즉, 상기 내장 ROM으로서 마스크형 ROM을 사용하게 되면, 특히 그의 프로그램을 기억하기 위한 각종 마스크의 제조에 시간을 소비하게 된다.
상기와 같이 EPROM을 사용할 경우에는 기존의 EPROM 라이터를 사용하여 라이트 동작을 시키게 되면 편리하다. 그런데, 마이크로 컴퓨터에 있어서의 어드레스 공간에 비해, EPROM이 점유하는 비율은 그것보다 작아서 예를들면, 8K의 어드레스 공간중에서 겨우 4K(4K×8비트) 정도이다. 따라서, 마이크로 컴퓨터의 어드레스 공간과 동일한 어드레스 공간을 갖는 기존의 EPROM 라이터(8K×8비트=64K비트)에 의해서 라이트 동작을 실행하면 에러가 절반 가까이 생겨 버린다. 즉, 기존의 EPROM라이터를 사용할 경우, 사용할 수 있는 EPROM 라이터의 구성이 제한되지 않는 쪽이 바람직하다. 기존의 EPROM 라이터에 따르면 어드레스 정보가 스타트(start) 어드레스로부터 순차적으로 갱신되며, 또한 라이트될 데이터가 순차적으로 출력된다. EPROM 라이터는 1개의 어드레스에 대한 라이트 동작이 실행될 때마다, EPROM에 라이트된 데이터를 리드하여 그것을 체크한다. 이 경우에 EPROM의 스타트 어드레스가 다행히 EPROM에 라이터의 스타트 어드레스와 일치되어 있으면 EPROM에 대한 데이터의 라이트가 정상적으로 이루어진다. 그렇지만 내장한 EPROM에 주어지는 어드레스 공간은 EPROM 라이터에 대해 반드시 좋은 상태의 범위로 되지는 않는다. 데이터의 라이트 동작의 개시에 있어서 EPROM의 어드레스 범위로부터 벗어나 있는 어드레스 정보가 EPROM 라이터로부터 출력되기 시작할 경우, EPROM에 대한 데이터의 라이트는 실행되지 않는다. 이 경우에 또, 데이터의 라이트 동작이 지시된 후의 라이트 데이터의 체크(검증(verify))는 어드레스 정보가 EPROM이외의 메모리등을 지시하고 있기 때문에, 실질적으로 불가능하게 된다. 그 결과 검증 동작의 실행에 의해서 있어서는 안될 에러가 검출된다.
이와 같이 EPROM이 존재하는 어드레스 지정을 라이트하는 동작에서는 그의 체크(또는 검증)가 가능하게 되지만, 그 이외의 라이트 체크에서는 모두 에러로 되기 때문에 연속된 라이트가 이루어지지 못하게 된다. 또, 어드레스 설정의 범위를 임의로 지정할 수 있는 공급 EPROM 라이터도 있지만 가격이 높고 보급율의 점에서 문제가 있다.
그리고, EPROM에 관해서는 예를들면, 일본국 특허 공개 공보 소화 54-152933호가 있다.
본 발명의 목적은 간단한 구성에 의해 외부단자의 다기능화를 도모한 반도체 직접회로 장치의 제어방법을 제공하는데 있다.
본 발명의 다른 목적은 EPROM 라이터에 의해서 데이터가 라이트될 수 있는 EPROM을 구비한 반도체 집적회로 장치의 제어방법을 제공하는데 있다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
즉, 정보처리 프로그램이 저장되는 프로그래머블 ROM에 할당된 어드레스 공간을 식별하는 기능과 상기 할당된 어드레스 공간 이외의 어드레스 지정에 대해서 그의 출력에 블랭크(blank)와 동일한 신호를 송출시키는 기능을 부가하므로서 간단한 라이터에 의하여 프로그래머블 ROM에 라이트를 가능하게 하는 것이다.
이하 본 발명의 구성에 대해서 실시예와 함께 설명한다.
제1도에는 본 발명이 적용된 1칩 마이크로 컴퓨터의 1실시예의 블럭도를 도시하였다.
제1도에 있어서 2점 쇄선으로 둘러싸인 부분은 집적회로 LSI이고, 여기에 형성된 각 회로블럭은 전체로서 1칩 마이크로 컴퓨터를 구성하고 있으며, 공지의 반도체 집적회로 기술에 의해서 실리콘과 같은 1개의 반도체 기판위에 형성된다.
CPU로 표시되어 있는 것은 마이크로 프로세서이며, 그의 주요구성 블럭이 대표로서 예시적으로 도시되어 있다. 즉, A는 어큐뮬레이터, X는 인덱스 레지스터, CC는 콘디션코드 레지스터, SP는 스택 포인터, PCH, PCL은 프로그램 카운터, CPU-CONT는 CPU 콘트롤러, ALU는 산술 논리 연산장치이다.
이와 같은 마이크로 프로세서 CPU의 구성은, 예를들면 주식회사 OHM사에서 저자 야다고지에 의해 1983년 4월 10일에 발행된 "마이크로 컴퓨터의 기초"에 의해 공지된 것이므로 그의 상세한 설명은 생략한다.
I/O1, I/O2로 표시되어 있는 것은 각각 입출력 포트이며, 그의 내부에 데이터 전송 방향 레지스터를 포함 하고 있다. 입출력 포트 I/O1은 제어회로 WCON에 의해서 제어 가능하게 되어 있으며, 그의 구체적인 예는 후에 제3도를 참조해서 설명한다. 그리고, I로 표시되어 있는 것은 입력 포트이다.
OSC로 표시되어 있는 것은 발진회로이며, 특별히 제한되는 것은 아니지만, 외부에 접속되는 수정 진동자 Xtal을 이용해서 높은 정밀도의 기준 주파수 신호를 형성한다. 이 기준 주파수 신호에 의하여 마이크로 프로세서 CPU에 필요한 클럭 펄스가 형성된다. 그리고, 상기 기준 주파수 신호는 타이머의 기준시간 펄스로서도 사용된다. 이 타이머는 카운터 COUT, 프리스케일러(prescaler) PR 및 콘트롤러 CONT로 구성된다.
RAM으로 표시되어 있는 것은 랜덤 액세스 메모리(random access memory)이며, 주로 일시적인 데이터의 라이트 회로로서 사용된다.
EPROM로 표시되어 있는 것은 전기적으로 포르그램 가능한 리드 온리 메모리이며, 각종 정보처리를 위한 프로그램이 라이트된다.
이상의 각 회로블럭은 마이크로 프로세서 CPU를 중심으로 하여 버스 BUS에 의해서 서로 접속되어 있다. 이 버스 BUS에는 데이터 버스와 어드레스 버스가 포함되어 있는 것이다. 그리고, 상기 버스 BUS중에서 어드레스 버스 ADD는 외부단자에 결합되어 있으며, EPROM 라이터에 직접 결합 가능하게 되어 있다.
본 실시예의 마이크로 컴퓨터에서는 상기 EPROM을 사용하고 있으므로 EPROM의 라이트 동작등을 제어하는 제어회로 WCON이 마련된다. 제어회로 WCON는 외부단자
Figure kpo00001
를 거쳐서 칩 인에이블 신호를 받아 들여, 이 칩 인에이블 신호가 EPROM의 직접 액세스 모드(저레벨)이면 EPROM에서의 데이터의 라이트를 가능하게 한다. EPROM 직접 액세스 모드이면 제어회로 WCON은 CPU 제어회로 CPU CONT에 인터럽트를 위한 제어신호
Figure kpo00002
를 출력한다. CPU 제어회로 CPU CONT는 제어신호
Figure kpo00003
에 의한 인터럽트를 받아들여서 CPU 입출력포트 I/O₂, 입력전용 퍼트 I등을 제어하여 내부 버스 BUS를 개방시킨다. 제어회로 WCON는 외부단자 Vpp로부터 공급된 전압 레벨을 식별하여 라이트/리드 동작 모드의 제어라든가, 그의 라이트용의 높은 전압을 상기 EPROM에 공급한다. 예를들면, 외부단자 Vpp로부터 내부 전원 전압 Vcc와 같은 비교적 낮은 전압 (5V), 또는 회로의 접지전위(0V)가 공급되면 고레벨의 식별신호를 형성한다.
이 고레벨의 신호는 예를들면, CPU에 의해서 EPROM이 선택되었을 때 리드 동작 모드를 실현하기 위해서 이용된다. 이에 의하여 검증 동작이 가능하게 된다. 한편, 외부단자 Vpp로부터 EPROM의 라이트용의 높은 전압 (예를들면 약 12V)이 공급되면 저레벨의 식별신호를 형성한다. 예를들면, 상기 고전압 Vpp를 일정기간 공급하는 것에 의해서 형성된 낮은 레벨의 펄스에 따라, EPROM의 데이터 입력 버퍼가 동작 상태로 되고, 데이터 버스로부터 공급된 정보에 따라 상기 고전압 Vpp를 이용하여 형성된 논리 "0"의 라이트 신호가 마련되고 선택된 메모리 셀(FAMOS트랜지스터)에 논리 "0"이 라이트된다. 그리고, 이때에는 외부 단자로부터 공급되는 어드레스 신호에 의해서 EPROM의 어드레싱이 이루어진다.
또, 상기 어드레스 신호는 상기 제어회로 WCON에 포함되는 어드레스 식별회로에 공급된다. 이 어드레스 식별회로는 EPROM이 할당된 어드레스 공간 이외의 어드레스 설정을 검출하면, 특별히 제한되는 것은 아니지만, 라이트 동작을 금지시키는 것과 동시에 그때의 리드신호를 블랭크(논리"1")로서 송출한다. 또한 상기 라이트 금지 기능은 특별히 마련하지 않아도 좋다. 왜냐하면, EPROM의 존재하지 않는 어드레스 지정이 실행되어 EPROM이 선택되는 일이 없고 라이트 동작이 이루어지지 않기 때문이다.
본 실시예의 EPROM의 라이트 동작의 개략을 제2도의 어드레스 공간도를 참조해서 설명한다.
예를들면, 어드레스 버스 ADD에 의해서 설정되는 어드레스 공간 A0∼A3중에서 A0∼A1까지가 예를들면 입출력 포트등의 어드레스로 할당되고, A1∼A2까지가 EPROM의 영역으로 되며, 나머지 A2∼A3이 RAM영역으로 되어 있을 경우, 라이터에 의한 EPROM의 라이트 동작에서는 A0∼A3까지의 연속 라이트 동작을 하는 것과 동시에, 그의 검증 동작(라이트 후의 리드 체크)을 할때에 상기 EPROM영역 이외(A0∼A1, A2∼A3)의 어드레스(빗금을 친 부분)를 설정하기 위해 블랭크(논리 "1")가 라이트된다. 이와 같은 라이트 동작을 위해서, 제어회로 WCON는 상기 EPROM 영역 이외(A0∼A1, A2∼A3)의 어드레스를 설정하기 위해 그의 출력을 블랭크(논리"1")로 하기 때문에, 라이트 에러가 발생되지 않고 연속 라이트 동작이 가능하게 된다.
제3도는 제1도의 제어회로 WCON의 구체적인 회로를 도시한 것이다. 제어회로 WCON은 전압 레벨 검출회로 VDT, 어드레스 식별회로 ADC, 제1 및 제2제어신호 발생회로 CSG₁ 및 CSG₂로 구성된다.
전압레벨 검출회로 VDT는 전압레벨을 검출하기 위한 입력회로 HSC와 버퍼 회로로서의 인버터 회로 IV₂로 구성된다. 입력회로 HSC는 특별히 제한되는 것은 아니지만 외부단자 Vpp에 가해지는 불필요한 노이즈에 대해서 영향을 받지 않도록 히스테리시스 회로로 구성된다. 히스테리시스 회로는 그 자체가 잘 알려져 있으므로 그의 상세한 것은 도시하지 않았지만, MOSFET로 구성되며, 그의 2개의 임계 전압은 모두 회로의 전원전압 Vcc와 단자 Vpp에 공급되는 12V와 같은 고전압과의 중간의 값이 되게끔 한다. 이 구성에 의해서 전압레벨 검출회로 VDL은 외부단자 Vpp에 회로의 전원전압 Vcc또는 접지전압이 공급되었을 때에 대략 전원전압 Vcc와 같은 고레벨의 식별 신호 φvd를 출력하고, 외부단자 Vpp에 약 12V의 고전압이 공급되었을 때에 대략 0V와 같은 저레벨의 식별신호 φvd를 출력한다.
어드레스 식별회로 ADC는 특별히 제한되는 것은 아니지만 내부 버스 BUS에 있어서의 어드레스 버스(도시하지 않았음)중의 상위(upper)의 3비트의 참조에 의해서, EPROM의 어드레스 공간을 식별하도록 구성되어 있다. 즉, NAND회로 ND4의 출력은 어드레스 신호의 최상위 비트 am 및 그 다음의 비트 am-1이 논리 "0", "1"일때에만 저레벨로 되고, NAND회로 ND5의 출력은 비트 am 및 am-1이 "1", "0"일때에만 저레벨로 된다. 마찬가지로, NAND회로 ND6의 출력은 비트 am, am-1, am-2가 각각 "1", "1" 및 "0"일때에만 저레벨로 된다. 이들 NAND회로 ND4내지 ND6의 출력에 따라서 NAND회로 ND7의 출력, 다시 말하면 어드레스 식별회로 ADC의 출력 φad는 비트 am, am-1 및 am-2가 "010" 내지 "110"의 범위이면 고레벨로 되고, 그 이외이면 저레벨로 된다. 출력φad는 제2제어신호 발생회로 CSG2에 공급되고, 또 일종의 칩 인에이블 신호로서 제1제어신호 발생회로 CSG1에 공급된다.
제1제어신호 발생회로 CSG1은 전압 레벨 검출회로 VDT의 출력 φvd, 외부단자
Figure kpo00004
를 거쳐서 공급되는 칩 인에이블 신호 및 어드레스 식별회로 ADC의 출력 φad를 받아들여서, EPROM에 필요로 하게 되는 제어신호 φr,φw,
Figure kpo00005
및 EPROM 직접 액세스 모드를 표시하는 제어신호
Figure kpo00006
를 출력한다.
제어신호
Figure kpo00007
는 특별히 제한되는 것은 아니지만 외부단자
Figure kpo00008
의 칩 인에이블 신호(이하
Figure kpo00009
신호라고 한다)와 실질적으로 같아지게 되며,
Figure kpo00010
신호가 고레벨, 즉, 칩 인에이블 레벨이 아니라면 그에 따라서 고레벨로 되고,
Figure kpo00011
신호가 저레벨, 즉 칩 인에이블 레벨이면 그에 따라 저레벨로 된다.
제1제어신호 발생회로 CSG₁은
Figure kpo00012
신호와 어드레스 식별회로 ADC로부터 출력되는 식별신호 φad의 반전 레벨신호를 OR합성하는 것에 의해서 내부 칩 인에이블 신호를 형성하는 도시하지 않은 OR회로를 포함한다.
특별히 제한되는 것은 아니지만, 식별신호 φvd의 고레벨과 내부 칩 인에이블과 내부 칩 인에이블 신호의 칩 인에이블 레벨과의 조합은 리드 동작 모드로 간주되고, 식별신호 φvd의 저벨과 내부 칩 인에이블 신호의 칩 인에이블 레벨과의 조합은 프로그램 모드 또는 라이트 모드로 간주된다. 내부 칩 인에이블 신호의 비(non) 칩 인에이블 레벨은 대기 모드로 간주된다.
제어신호 φr은 후에 제4도에 의해서 설명하는 EPROM의 출력버퍼 회로 OB₁ 내지 OBn의 동작을 제어하기 위해서 사용되며, 리드 동작 모드에서 고레벨로 되고, 그 외에 있어서는 저레벨로 된다.
제어신호 φw는 EPROM의 입력버퍼 DW₁ 내지 DWn의 동작을 제어하기 위해서 사용되며, 프로그램 모드에서 고레벨로 되고, 그 이외에 있어서는 저레벨로 된다.
제어신호
Figure kpo00013
는 제어신호 φw와 동기해서 변화되며, 프로그램 모드에서 저레벨로 되고, 그 이외에 있어서는 고레벨로 된다.
제2제어신호 발생회로 CSG₂는 제3도에 도시되어 있는 것과 같이 NAND회로 ND8및 인버터회로 IV₃ 내지 IV5로 구성되며, 어드레스 식별회로 ADC의 출력 φad및
Figure kpo00014
와 제1제어신호 발생회로 CSG1의 출력 φr을 받아들여서, 제어신호 φc를 출력한다. 제어신호 φc는 식별신호 φad및 제어신호
Figure kpo00015
가 저레벨로 되어 있고, 동시에 제어신호 φr이 고레벨로 되어 있을때, 즉
Figure kpo00016
신호 및 검출신호 φvd에 의해서 리드 동작 모드가 지시되고 또한 어드레스 식별회로 ADC에 의해서 EPROM의 어드레스 공간 이외의 어드레스가 지시되어 있을때에 고레벨로 된다.
EPROM은 제4도에 도시되어 있는 바와 같이 버스 라인 BUS를 거쳐서 어드레스 신호를 받는 어드레스 디코더 DEC에 의해서 그의 워드선 W0내지 Wk가 선택되는 메모리 어레이 MM, 메모리 어레이 MM과 공통 데이터 선 CD₁ 내지 CDn과의 사이에 마련되고, 어드레스 디코더 DEC에 의하여 스위치 제어되는 칼럼 스위치 C-SW, 공통데이터선CD1내지 CDn의 각각에 결합된 센스 앰프 SA₁ 내지 SAn, 센스 앰프 SA₁ 내지 SAn의 각각과 버스 라인 BUS와의 사이에 마련된 출력버퍼 회로 OB₁내지 OBn, 버스 라인 BUS와 공통 데이터 선 CD₁ 내지 CDn의 사이에 마련된 입력버퍼 회로 DW₁내지 DWn, 그리고 메모리 어레이 MM의 각 워드선과 외부단자 Vpp와의 사이에 마련된 고전압 공급회로 HVS로 이루어진다.
어드레스 디코더 DEC는 어드레스 신호와 함께 제어신호
Figure kpo00017
및 라이트 전압 Vpp를 받아서, 제어신호
Figure kpo00018
가 고레벨이면, 사실상 회로의 전원전압 Vcc의 선택 레벨의 선택 신호 및 회로의 접지 전위의 비선택 레벨의 선택 신호를 컬럼 스위치 C-SW 및 메모리 어레이 MM의 워드선 W0내지 Wk에 출력한다. 제어신호
Figure kpo00019
가 대략 0V의 저레벨이고, 또한 전압 Vpp가 대략 12V의 라이트 레벨이면 칼럼 스위치 C-SW에 공급되는 선택 신호의 선택 레벨은 대략 라이트 레벨과 같게 된다. 이때에는 또, 워드선 W0내지 Wk중의 선택될 워드선은 고전압 공급회로 HVS에 의해서 대략 라이트 레벨과 같은 레벨로 된다.
출력버퍼 회로 OB₁ 내지 OBn은 그의 동작이 제어신호 φr에 의해서 제어되며, 제어신호 φr이 고레벨이면 센스 앰프 SA₁내지 SAn로부터 출력되는 데이터 신호에 대응하는 데이터 신호를 버스 라인 BUS에 출력한다. 출력버퍼 OB₁ 내지 OBn은 제어신호 φr이 저레벨이면 고출력 임피던스 상태로 된다.
입력버퍼 회로 DW₁내지 DWn은 전압 Vpp를 받으며, 그의 동작이 제어신호 φw에 의해서 제어된다. 제어신호 φw가 고레벨이면 각 입력버퍼 회로 DW₁내지 DWn은 버스 라인 BUS를 거쳐서 공급되는 데이터 신호에 대응하는 대략 0V레벨, 또는 대략 Vpp레벨의 신호를 각 공통 데이터 선 CD1내지 CDn에 출력한다. 제어신호 φw가 저레벨이면 각 입력버퍼 회로 DW1내지 DWn은 고출력 임피던스 상태로 된다.
이에 의해서 리드 동작시에는 칼럼 스위치 C-SW를 거쳐 각 공통 데이터 선 CD₁내지 CDn에 주어진 메모리 어레이 MM의 리드 데이터 신호가 가각 센스 앰프 SA₁내지 SAn및 출력버퍼 OB₁내지 OBn 을 거쳐서 버스 라인 BUS에 주어진다.
그리고, 라이트 동작시에는 입력버퍼 회로 DW₁내지 DWn으로부터 출력되는 고전압 레벨의 라이트 데이터 신호가 공통 데이터 선 CD₁내지 CDn및 칼럼 스위치 C-SW를 거쳐서 메모리 어레이 MM에 주어진다.
본 실시예에 따르면 입출력 회로 I/O₁은 EPROM 직접 액세스 모드의 입출력 회로로서, 통상의 입출력 회로에 대하여 그의 구성이 약간 변경된다.
입출력회로 I/O₁의 구체적 구성예는 제5도에 도시되어 있다. 입출력 회로I/O₁은 입출력 단자 I/O에 결합되는 출력버퍼 OB, 입력버퍼 IB 및 각각의 내용이 버스 라인 BUS를 거쳐서 주어지는 제어신호에 의해서 결정되는 데이터 전송 방향 레지스터 RGr, RG1와 같은 통상의 입출력 회로를 구성하는 회로와 함꼐 NAND회로 ND₁ 내지 ND₃, 게이트 회로 GC, 인버터 회로 IV₁ 및 OR회로 OR을 포함한다.
이 구성에 따르면 NAND회로 ND₃의 출력, 즉 출력버퍼 회로 OB의 제어입력은 제어신호
Figure kpo00020
가 고레벨이면 레지스터 RGr의 출력 O₁과 같게 되고, 제어신호
Figure kpo00021
가 저레벨이면 제어신호 φr과 같게 된다.
게이트 회로 GC는 NAND회로 ND₁ 내지 ND₃으로 구성된 회로와 실질적으로 같게 된다. 게이트 회로 GC의 출력, 즉, 입력버퍼 회로 IB의 제어입력은 제어신호
Figure kpo00022
가 고레벨이면 레지스터 RG1의 출력 O₂와 같게 되고, 제어신호
Figure kpo00023
가 저레벨이면 제어신호 φw와 같게 된다.
OR회로의 출력은 신호 φc가 고레벨이면 버스 라인 BUS로부터 공급되는 신호에 상관없이 고레벨로 된다. 따라서, 출력버퍼 OB 및 IB는 제어신호
Figure kpo00024
가 고레벨이면, 다시 말해서 EPROM 직접 액세스 모드가 지시되어 있지 않으면 레지스터 RGr, RG1에 의해서 각각의 동작이 제어된다.
출력버퍼 OB 및 입력버퍼 IB는 제어신호
Figure kpo00025
가 저레벨이면, 다시 말해서 EPROM 집적 액세스 모드가 지시되어 있으면, 레지스터 RGr및 RG1의 출력 O₁, O₂에 상관없이 제어신호 φr, φw에 의해서 각각의 동작이 제어된다.
EPROM 집적 액세스 모드(
Figure kpo00026
: 저레벨)에 있어서, 제어신호 φw가 고레벨로 되면, 그에 따라서 입력버퍼 IB가 동작상태로 된다. 이것에 의해 EPROM 라이터로부터 입출력 단자 I/O에 공급되는 라이트 데이터 신호가 입력버퍼 IB 및 버스 라인 BUS를 거쳐서 제4도의 EPROM에 공급된다.
EPROM 집적 엑서스 모드에 있어서, 제어신호 φr이 고레벨로 되면, 그에 따라서 출력버퍼 OB가 동작상태로 된다. 이것에 의해 제4도의 출력버퍼 OB₁ 내지 OBn 의 출력이 버스 라인 BUS, OR 회로 OR, 출력버퍼 OB를 거쳐서 입출력 단자 I/O에 출력된다. 이때 만일 버스 라인 BUS로 부터 EPROM에 공급될 어드레스 신호에 의해서 표시되는 어드레스 공간이 EPROM의 그것에서부터 벗어나 있으면, 제3도의 회로 CSG₂로부터 출력되는 신호φc가 고레벨로 된다. 이에 따라서 제5도의 출력버퍼 OB로부터, 버스라인 BUS의 신호 레벨에 상관없이 고레벨의 신호가 출력된다.
또한, EPROM 라이터에 의한 EPROM의 프로그램에 있어서, 본 실시예의 반도체 장치를 세팅하기 위한 전용의 소케트(socket) 또는 핀배치 변환용의 변환 소케트가 준비되며, 이 전용 소케트가 EPROM 라이터에 마련된 소케트에 결합된다.
EPROM의 검증 동작을 위해서 EPROM의 어드레스 공간을 벗어난 어드레스에 대응하는 데이터 또는 기대치는 모두 "1"(고레벨)로 된다. 이에 의해서 EPROM의 어드레스 공간으로부터 벗어난 어드레스가 지시되었을 때, 제1도 또는 제5도의 입출력 회로 I/O₁으로부터 출력되는 신호는 EPROM 라이터에 미리 설정되는 기대치와 일치하게 된다.
본 발명에 따르면 다음과 같은 효과를 얻을 수 있다.
(1) 프로그래머블 ROM의 존재하지 않는 어드레스 지정을 검출해서 그때의 리드 신호를 블랭크 하는 것에 의하여, 라이터는 ROM영역을 고려하는 일이 없이 연속 기억을 시킬수가 있는 효과가 얻어진다.
(2) 상기(1)에 의해서, 검증 동작을 포함하는 최소의 라이트 기능을 가진 간이화(simplified)한 형태의 라이터에 의해서 라이트 동작을 시킬 수 있는 효과가 얻어진다.
(3) 상기(1), (2)에 의해서, 프로그래머블 ROM을 포함하는 다수개의 반도체 집적회로 장치를 동시에 라이트시키는 카피(copy) 동작등이 용이하게 실행될 수 있다는 효과가 얻어진다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다. 예를들면 프로그래머블 ROM은 상기 EPROM에 한정되지는 않으며, 소거를 전기적으로 할 수 있는 EPROM, 그의 라이트를 전기적으로 할 수 있지만 그의 소거가 불가능한 것 등의 각종 프로그래머블 ROM으로 바꾸어 놓을 수도 있다. 이 경우에 상기 제1도에 도시한 제어회로 WCON은 내장된 프로그래머블 ROM에 따르는 라이트 제어를 실행하도록 된다. 프로그래머블 ROM의 어드레스 공간으로부터 벗어난 어드레스가 지시되었을 때에 강제되는 신호 레벨은 고레벨 및 저레벨 어느쪽이라도 좋다.
이상의 설명에서는 주로 본 출원 발명을 그의 배경이 되었던 EPROM 내장의 1칩 마이크로 컴퓨터에 적용한 경우를 설명하였지만 본 발명은 이것에 한정되는 것은 아니며, 프로그래머블 ROM을 포함하고, 그의 어드레스 공간보다 큰 어드레스 공간을 가진 각종 반도체 집적회로 장치에 널리 이용할 수 있는 것이다.

Claims (8)

  1. 어드레스 신호가 공급되는 제1의 선, 상기 제1의 선을 거쳐서 상기 어드레스 신호가 공급되고, 그곳에 할당된 어드레스의 범위를 한정하는 소정의 어드레스 공간을 갖는 전기적으로 프로그램 가능한 리드 온리 메모리(EPROM), 상기 EPROM에 결합되고, 상기 EPROM으로부터 리드될 데이터와 상기 EPROM으로 공급될 데이터가 공급되는 외부단자를 포함하는 반도체 집적회로 장치의 제어방법에 있어서, 상기 어드레스 신호가 상기 EPROM의 어드레스 공간내에 있는가 없는가를 식별하는 식별 스텝과, 그의 어드레스 공간내에 있지 않은 어드레스 신호가 어드레스될때, EPROM내에서 부적당한 에러의 표시를 방지하기 위해, 상기 어드레스 신호가 상기 EPROM의 어드레스 공간 이외의 어드레스를 지시하면, 상기 외부단자에 출력될 데이터를 상기 EPROM의 만족한 동작을 표시하는 소정의 레벨에 설정하는 스텝을 포함하는 반도체 집적회로 장치의 제어방법.
  2. 특허청구의 범위 제1항에 있어서, 상기 반도체 집적회로는 또, 그 입력 및 출력단자가 상기 외부단자에 결합되는 입출력 회로를 포함하고, 상기 방법은 또, 상기 입출력 회로에서 상기 외부단자로 출력될 데이터를 상기 소정의 레벨에 설정하기 위해 제어신호를 출력하는 스텝을 포함하는 반도체 집적회로 장치의 제어방법.
  3. 특허청구의 범위 제 2항에 있어서, 또 상기 EPROM에 데이터의 라이트를 제어하기 위해 라이트 제어 외부단자에서 라이트 제어신호를 받는 스텝, 검출된 전압레벨을 표시하는 출력신호를 공급하기 위해 상기라이트 제어 외부단자에 공급되는 전압레벨을 검출하는 스텝과, 상기 EPROM에 공급될 제어신호를 출력하기 위해 출력신호에 응답하는 스텝을 포함하는 반도체 집적회로 장치의 제어방법.
  4. 특허청구의 범위 제2항에 있어서, 상기 EPROM은 라이트 장치에 결합되고, 상기 방법은 또, 상기 EPROM의 만족한 동작을 표시하도록 상기 EPROM을 위해 상기 라이트 장치에 설정된 레벨과 동일한 레벨로 상기 외부단자에 출력될 신호의 소정의 레벨을 설정하는 스텝을 포함하는 반도체 집적회로 장치의 제어방법.
  5. 마이크로 프로세서(CPU), 상기 마이크로 프로세서에 결합되고 상기 마이크로 프로세서에 의해 실행된 프로그램을 구성하는 데이터를 저장하여, 상기 마이크로 프로세서 또는 집적 마이크로 컴퓨터의 외부로부터 중의 어느 하나에 의해 액세스 되는 EPROM을 포함하며, 상기 EPROM이 그곳에 할당된 어드레스의 범위를 한정하는 소정의 어드레스 공간을 갖는 집적 마이크로 컴퓨터내에서, 상기 EPROM에 데이터를 프로그램하는 방법에 있어서, 상기 마이크로 컴퓨터의 외부에서 상기 마이크로 컴퓨터에 어드레스 신호를 공급하는 스텝, 상기 마이크로 컴퓨터의 외부에서 상기 마이크로 컴퓨터에 데이터를 공급하는 스텝, 어드레스 신호에 의해 지시된 어드레가 소정의 어드레스 공간내에 있는가 없는가를 식별하는 스텝, 상기 EPROM에 데이터를 라이트하여, 어드레스 신호에 의해 지시된 어드레스가 소정의 어드레스 공간내에 있으면, 어드레스 신호에 의해 지시된 상기 EPROM의 어드레스에 라이트된 데이터를 리드하는 스텝과 어드레스 신호에 의해 지시된 어드레스가 소정의 어드레스 공간내에 있지 않으면 소정의 레벨을 갖는 데이터 신호를 집적 마이크로 컴퓨터에서 집적 마이크로 컴퓨터의 외부로 공급하는 스텝을 포함하는 데이터 프로그래밍 방법.
  6. 특허청구의 범위 제1항에 있어서, 집적 마이크로 컴퓨터는 또, 그곳에 할당된 어드레스의 범위를 한정하는 제2의 소정의 어드레스 공간을 갖는 랜덤 액세스 메모리(RAM)을 포함하고, 상기 식별 스텝은 어드레스 신호에 의해 지시된 어드레스가 상기 EPROM의 소정의 어드레스 공간내에 있는가 없는가 또는 상기 RAM의 제2의 소정의 어드레스 공간내에 있는가 없는가를 식별하는 데이터 프로그래밍 방법.
  7. 프로그램을 구성하는 데이터가 라이트되어 1칩 마이크로 컴퓨터의 외부에 마련된 라이트 장치에 의해 체크되는 EPROM, 상기 EPROM에 결합되고 상기 EPROM에 저장된 프로그램에 따라 소정의 데이터 처리를 실행하는 마이크로 프로세서(CPU)를 포함하고, 상기 EPROM이 그곳에 할당된 어드레스의 범위를 한정하는 소정의 어드레스 공간을 갖는 1칩마이크로 컴퓨터내에서, 상기 EPROM에 데이터를 프로그램하는 방법에 있어서, 상기 라이트 장치에서 상기 1칩 마이크로 컴퓨터에 어드레스 신호와 데이터를 공급하는 스텝, 어드레스 신호에 의해 지시된 어드레스가 소정의 어드레스 공간내에 있는가 없는가를 식별하는 스텝, 상기 EPROM에 데이터를 라이트하여, 어드레스 신호에 의해 지시된 어드레스가 소정의 어드레스 공간내에 있으면, 어드레스 신호에 의해 지시된 상기 EPROM의 어드레스에 라이트된 데이터를 리드하는 스텝과 어드레스 신호에 의해 지시된 어드레스가 소정의 어드레스 공간내에 있지 않으면 소정의 레벨을 갖는 데이터 신호를 1칩 마이크로 컴퓨터에서 라이트 장치로 공급하는 스텝을 포함하는 데이터 프로그래밍 방법.
  8. 특허청구의 범위 제1항에 있어서, 1칩 마이크로 컴퓨터는 또, 그곳에 할당된 어드레스의 범위를 한정하는 제2의 소정의 어드레스 공간을 갖는 RAM을 포함하고, 식별 스텝은 어드레스 신호에 의해 지시된 어드레스가 상기 EPROM의 소정의 어드레스 공간내에 있는가 없는가 또는 상기 RAM의 제2의 소정의 어드레스 공간내에 있는가 없는가를 식별하는 데이터 프로그래밍 방법.
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