JPH04162300A - 半導体メモリ - Google Patents

半導体メモリ

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JPH04162300A
JPH04162300A JP2288905A JP28890590A JPH04162300A JP H04162300 A JPH04162300 A JP H04162300A JP 2288905 A JP2288905 A JP 2288905A JP 28890590 A JP28890590 A JP 28890590A JP H04162300 A JPH04162300 A JP H04162300A
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JP
Japan
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error correction
data
prom
input terminal
address input
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JP2288905A
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English (en)
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Toru Henmi
逸見　亨
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Preventing errors by testing or debugging software
    • G06F11/362—Software debugging
    • G06F11/3648—Software debugging using additional hardware
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/1052—Bypassing or disabling error detection or correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications

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  • Engineering & Computer Science (AREA)
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  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
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  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に、誤り訂正回路を備
えたＰＲＯＭの半導体メモリに関する。
〔従来の技術〕
従来、この種のＰＲＯＭの半導体メモリにおいては、そ
の構造上の理由により、データの保持特性に不良要素が
介在しており、このため、高い信頼性を要求されるシス
テムにおいては、半導体メモリ内に誤り訂正回路を内蔵
しているのが一般である。
この誤り訂正回路には、予めＰＲＯＭの内容に基づいて
算出された訂正用データを、ＰＲＯＭと同様な方法によ
り外部から書込んでおく必要がある。しかも、誤り訂正
回路の機能を外部より制御することができないため、誤
り訂正回路内蔵のＰＲＯＭの半導体メモリを使用する時
には、ＰＲＯＭの内容を書換える度ごとに、当該誤り訂
正回路の訂正用データも、前記ＰＲＯＭに対応して書換
えねばならず、例えば、プログラムのデバッグ時には、
ＰＲＯＭの内容を頻繁に変える度ごとに、誤り訂正回路
の訂正用データを書換えているのが現状である。
〔発明が解決しようとする課題〕
上述した従来の半導体メモリにおいては、誤り訂正回路
の機能を外部より制御することができないため、例えば
、前記半導体メモリ内に誤り訂正用のデータが書込まれ
ていない場合には、内蔵する誤り訂正回路の機能を外部
からの制御作用を介して無効にすることができず、この
ため、ＰＲＯＭに書込まれたデータとは異なるデータが
、半導体メモリから読出されるという欠点がある。
また、プログラムのデバッグ時等においては、ＰＲＯＭ
のデータ内容を変える度ごとに、誤り訂正回路の訂正用
データを書換える必要があり、このために作業が煩雑と
なり、工数が多大になるという欠点がある。
〔課題を解決するための手段〕
本発明の半導体メモリは、ｎ（正の整数）ビットのアド
レス入力端子に接続され、２ｍバイト容量のデータを格
納するＰＲＯＭと、前記ｎビットのアドレス入力端子と
、追加されるｍ（正の整数）ビットのアドレス入力端子
との双方に接続され、誤り訂正用データを格納する誤り
訂正用データ格納ＰＲＯＭと、前記２ｍバイト容量のデ
ータを格納するＰＲＯＭからのデータ読出し時に、当該
読出しデータの誤りを訂正する誤り訂正回路と、前記ｎ
ビットのアドレス入力端子と、追加されるｍ（正の整数
）ビットのアドレス入力端子との双方に接続され、前記
誤り訂正用データ格納ＰＲＯＭに格納されている誤り訂
正用データが未定の場合に、予め格納されている誤り訂
正制御信号を出力して、前記誤り訂正回路の誤り訂正機
能を無効とする誤り訂正制御レジスタと、を備えて構成
される。
〔実施例〕
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例の要部を示すブロック図である。
第１図に示されるように、本実施例は、誤り訂正制御レ
ジスタ１と、ＰＲＯＭ２と、誤り訂正用データ格納ＰＲ
ＯＭ３と、誤り訂正回路４と、を備えて構成される。
第１図において、ＰＲＯＭ２の容量は１６にバイト、ア
ドレス入力端子Ａ、〜Ａ１５は１６（１４＋２＞ビット
の入力容量に対応している。また、誤り訂正制御レジス
タ１と、誤り訂正用データ格納ＰＲＯＭ３には、ＰＲＯ
Ｍ２に追加されたアドレスが付与されている。即ち、Ｐ
ＲＯＭ２の托にバイトのアドレスが０００□〜３ＦＦＦ
ＦＩ　　（Ａ１４＝０．　Ａ１５　＝　０）であるもの
とすると、このＰＲＯＭ２のアドレスに追加設定される
アドレス４０００ｓｓ〜７ＦＦＦ、（Ａ工４−１．ＡＬ
５＝０）が、誤り訂正制御レジスタ１と誤り訂正用デー
タ格納ＰＲＯＭ３のアドレスになる。
従って、本実施例においては、最初にＰＲＯＭライター
を使用して、ユーザの利用するメモリ領域であるＰＲ，
０Ａ２にデータが書込まれる。この際、アドレス入力端
子Ａ、〜ＡＩ５には所定のアドレスが与えられ、アドレ
ス・バス１０１を介して、それぞれ誤り訂正制御レジス
タ１、ＰＲＯＭ２および誤り訂正用データ格納ＰＲＯＭ
３に入力される。また、データ・バス端子Ｄｏ〜Ｄ７に
は対応する当該データが入力される。データ・バス端子
Ｄｏ〜Ｄ７は、データ・バス１０２を介して誤り訂正制
御レジスタ１、ＰＲＯＭ２および誤り訂正用データ格納
ＰＲＯＭ３に接続されているが、ＰＲＯＭ２と他の二つ
のＰＲＯＭブロックは、アドレスが異なるために誤って
書込まれることはない。
ＰＲＯＭ２からのデータ読出しは、書込みの場合と同様
に、ＰＲ’Ｑ、Ａ２に対して所定のアドレスを与えるこ
とにより、データ・バス端子り、〜Ｄ７がらは対応する
データが出力される。この読出し動作後において、ＰＲ
ＯＭ２のデータの誤り訂正を１ｌＩＪｌｌする情報が、
データ・バス端子り。−Ｄ７に入力され、アドレス入力
端子Ａｏ〜Ａ１５に所定のアドレスを与えることにより
、誤り訂正制御レジスタ１に書込まれる。この書込み動
作は、誤り訂正用データ格納ＰＲＯＭ３に、誤り訂正用
データを書込む場合についても同様である。
誤り訂正回路４においては、ＰＲＯＭ２のデータと、誤
り訂正用データ格納ＰＲＯＭ３のデータとの入力に対応
して、ＰＲＯＭ２のデータに誤りが生じると、ＰＲＯＭ
２のデータを訂正する。更に、誤り訂正回路４の作用と
して、誤り訂正機能が有効な場合には、訂正されたＰＲ
ＯＭ２のデータをデータ・バス１０２に出力し、誤り訂
正機能が無効な場合には、入力されるＰＲＯＭ２のデー
タを、そのまま直接データ・バス１０２に出力する。
本発明の半導体メモリをユーザのシステムにおいて使用
する場合には、半導体メモリから読出されるデータは、
常に誤り訂正回路４からデータ・バス１０２を介してデ
ータ・バス端子Ｄｏ〜Ｄ７から出力される。従って、誤
り訂正用データ格納ＰＲＯＭ３におけるデータが未定の
時には、誤り訂正制御レジスタ１に、予め誤り訂正回路
４の訂正機能を無効にする情報を、上述の方法を介して
書込んでおけば、仮に、誤り訂正用データ格納Ｆ　ＲＯ
Ｍ３に訂正用データが正確に書込まれていない場合にお
いても、誤り訂正制御レジスタ１からは誤り訂正制御信
号１０３が出力されて誤り訂正回路４に入力され、誤り
訂正回路４の誤り訂正機能は無効とされる。これにより
、ＰＲＯＭ２のデータは、誤った訂正処理を受けること
なく、直接に誤り訂正回路４からデータ・バス１０２に
出力される。
〔発明の効果〕
以上、詳細に説明したように、本発明は、内蔵される誤
り訂正回路の機能を外部から制御することにより、誤り
訂正用データを書込んでおかなくても、ＰＲＯＭの格納
データを正確に読出すことができるという効果があり、
従って、プログラムのデバッグ時等において、プログラ
ム・データを書込む度ごとに誤り訂正用データを書込む
手数が排除されるという効果がある。
【図面の簡単な説明】
第１図は、本発明の一実施例のブロック図である。 図において、１・・・・・・誤り訂正制御レジスタ、２
・・・・・・ＰＲＯＭ、３・・・・・・誤り訂正用デー
タ格納ＰＲＯＭ、４・・・・・・誤り訂正回路。

Claims (1)

  1. 【特許請求の範囲】 ｎ（正の整数）ビットのアドレス入力端子に接続され、
    ２＾ｍバイト容量のデータを格納するＰＲＯＭと、 前記ｎビットのアドレス入力端子と、追加されるｍ（正
    の整数）ビットのアドレス入力端子との双方に接続され
    、誤り訂正用データを格納する誤り訂正用データ格納Ｐ
    ＲＯＭと、前記２＾ｍバイト容量のデータを格納するＰ
    ＲＯＭからのデータ読出し時に、当該読出しデータの誤
    りを訂正する誤り訂正回路と、 前記ｎビットのアドレス入力端子と、追加されるｍ（正
    の整数）ビットのアドレス入力端子との双方に接続され
    、前記誤り訂正用データ格納ＰＲＯＭに格納されている
    誤り訂正用データが未定の場合に、予め格納されている
    誤り訂正制御信号を出力して、前記誤り訂正回路の誤り
    訂正機能を無効とする誤り訂正制御レジスタと、 を備えることを特徴とする半導体メモリ。
JP2288905A 1990-10-26 1990-10-26 半導体メモリ Pending JPH04162300A (ja)

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JP2288905A JPH04162300A (ja) 1990-10-26 1990-10-26 半導体メモリ
EP91309840A EP0482928B1 (en) 1990-10-26 1991-10-24 Semiconductor memory
DE69129833T DE69129833T2 (de) 1990-10-26 1991-10-24 Halbleiter-Speicher
US08/347,220 US5469451A (en) 1990-10-26 1994-11-23 Error detection and correction of a semiconductor memory device

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DE (1) DE69129833T2 (ja)

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Also Published As

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EP0482928B1 (en) 1998-07-22
EP0482928A2 (en) 1992-04-29
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