JPH054266U - メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】エラー発生回数の多いアドレスを特定し、不具
合のあるメモリ素子の交換情報をきめ細かに提供できる
ようにする。 【構成】メモリ部内に設けられ各アドレスでの１ビット
エラーの発生頻度情報を各アドレスごとに格納するカウ
ンタビット部と、メモリ部からの指定アドレスのデータ
読出し時に、そのアドレスに対応するカウンタビット部
の情報がプリロードされる共に、ＥＤＣ回路において訂
正可能の１ビットエラーが検出された場合その内容（カ
ウンタ値）がインクリメントされ、そのカウント値を再
びカウンタビット部に書込むカウンタと、このカウンタ
の値が所定の値を越えたら警報を出力するアラーム手段
とを設けて構成される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、マイクロプロセッサ（ＣＰＵ）によってアクセスされるＥＣＣ（Er ror Correcting Code)化構成のメモリ装置に関し、さらに詳しくは、誤り（エラ ー）検出・訂正回路(Error Detection and Correctio ＥＤＣ回路と略す) を有 し、１ビットエラー発生の頻度を確認できるようにして信頼性を向上させたメモ リ装置に関する。

【０００２】

【従来の技術】

図２は、従来のＥＤＣ回路を有するメモリ装置の一例を示す構成概念図である 。図において、１はメモリ部で、データ格納部とパリティビット格納部とを有し ている。２はメモリ部１から読み出されたデータ及びパリティビットを入力し、 誤りを検出するＥＤＣ回路で、エラーが検出された場合そのエラーが訂正可能で あればそれを訂正して正しいデータを、ＣＰＵ側に転送する。訂正が不可能であ れば、その事を示す訂正不可能信号ＥＲＲをＣＰＵ側に出力する。４は訂正可能 のエラーを計数するカウンタで、このカウンタの値が所定の値を越えたらアラー ムを出力するように構成してある。

【０００３】

【考案が解決しようとする課題】

この様な構成の従来装置においては、カウンタ４はメモリ部１のアドレスに関 係なく、訂正可能のエラー数をカウントするものであるため、特定のアドレスで のエラー発生頻度等が分からず、メモリ部１のきめ細かなメンテナンスを行う上 で不具合があった。 本考案は、この様な点に鑑みてなされたもので、メモリ部の各アドレスごとに カウンタビットを用意して、１ビットエラー発生の頻度を各アドレスごとに知る ことができるようにしたメモリ装置を提供することを目的とする。

【０００４】

【課題を解決するための手段】 この様な目的を達成する本考案は、 データとパリティチェックビットとを記憶するＥＣＣ化構成のメモリ部と、メ モリ部から読み出されたデータとパリティチェックビットとを入力し、誤りを検 出し可能であればそれを訂正する誤り検出・訂正回路（ＥＤＣ回路）と、前記メ モリ部にデータを書き込むときにチェックビットを発生させるチェックビットジ ェネレータとを備えたメモリ装置であって、 前記メモリ部内に設けられ各アドレスでの１ビットエラーの発生頻度情報を各 アドレスごとに格納するカウンタビット部と、 メモリ部からの指定アドレスのデータ読出し時に、当該アドレスに対応するカ ウンタビット部の情報がプリロードされる共に、ＥＤＣ回路において訂正可能の １ビットエラーが検出された場合その内容（カウンタ値）がインクリメントされ 、当該カウント値を再び前記カウンタビット部に書込むカウンタと、 このカウンタの値が所定の値を越えたら警報を出力するアラーム手段と を設けたことを特徴とするメモリ装置である。

【０００５】

【作用】

メモリ部のデータ部，チェックビット部，カウンタビット部はいずれも各アド レスごとに対応して設けられていて、データ書込み時には指定のアドレスのデー タ部に書込みデータが、チェックビット部にはそのデータから生成されたチェッ クビットが、カウンタビット部にはゼロがそれぞれ書込まれる。 データの読出し時には、これらがともに読み出され、カウンタビット部からの 内容は、カウンタにプリロードされる。ＥＤＣ回路は、読み出されたデータと対 応するチェックビットとにより誤り検出を行い、訂正可能のエラーが検出されれ ばそれを訂正して、ＣＰＵ側に訂正後のデータを転送する。このときカウンタの 内容がインクリメントされる。カウンタの内容（計数値）は、指定アドレスにつ いての訂正可能のエラー発生頻度を示しており、その情報はカウンタビット部に 再び書込まれる。 カウンタが示すエラー発生頻度が所定の値を越えた場合、アラーム出力手段か らアラームが出力される。

【０００６】

【実施例】

以下図面を用いて、本考案の実施例を詳細に説明する。 図１は、本考案の一実施例を示す構成ブロック図である。図において、１はデ ータ部１１とパリティチェックビット部１２と、カウンタビット部１３を有する ＥＣＣ化構成のメモリ部、２はメモリ部１から読み出されたデータとパリティチ ェックビットとを入力し、誤りを検出し訂正可能であれば（例えば１ビットエラ ーであれば）、それを訂正するＥＤＣ回路である。 このＥＤＣ回路２は、ここで１ビットエラー（訂正可能のエラー）が検出され れば、１ビットエラー検出信号ＥＲＲを出力し、訂正が不可能な例えば２ビット エラーが検出されれば、２ビットエラー信号ＭＥＲＲをＣＰＵ側（図示せず）に 出力するように構成されている。 ３はチェックビットジェネレータで、ＣＰＵ側からメモリ部１に書き込むデー タを入力し、この書き込みデータからチェックビットを作り、それをメモリ部１ のチェックビット部１２に書込むように構成されている。

【０００７】 ４は本考案において特徴としているカウンタで、メモリ部１の指定アドレスか らのデータ読出し時に、そのアドレスに対応するカウンタビット部１３の内容を 読み出し、その値をプリロードすると共に、ＥＤＣ回路２において訂正可能の１ ビットエラー検出信号を受けて、その内容（カウンタ値）をインクリメントし、 その値を再びカウンタビット部１３に書込むように構成されている。５はカウン タ４の値が所定の値を越えたら警報を出力するアラーム手段である。 ６はＣＰＵ側からの書込みデータと、ＥＤＣ回路２からのデータとのいずれか を選択するマルチプレクサ、７は内部制御手段で、ＣＰＵ側からリード／ライト コマンドＲ／Ｗを受けると共に、ＥＤＣ回路２から１ビットエラー検出信号を受 け、各バッファ８１〜８４やマルチプレクサ６、カウンタ４の制御を行うもので ある。

【０００８】 このように構成した装置の動作を、次に説明する。 メモリ部１のデータ部１１およびチェックビット部１２への通常のリード／ラ イトアクセスは、従来装置と変わりはない。すなわち、ＣＰＵからの書込み時（ ライトアクセス）において、マルチプレクサ６はＣＰＵ側からの書込みデータを 選択し、それをデータ部１１に書込み、チェックビットジェネレータ３はこの書 込みデータに基づいてチェックビットを生成し、それをバッファ８２を介してチ ェックビット部１２に書込む。 データ読出し時（リードアクセス）は、ＥＤＣ回路２は、読み出したデータと チェックビットを入力し、誤りの検出を行い、誤りが検出されなければ読出した データをそのまま、訂正可能のエラーが検出されればそれを訂正したデータをバ ッファ８３を介してＣＰＵ側に転送する。また、訂正データは、マルチプレクサ ６を経てデータ部１１およびチェックビットジェネレータ３に送られ、データ部 １１の内容を訂正データに書替えると共に、チェックビット部１２をこの訂正デ ータに基づいて生成されたチェックビットに書替える。２ビットエラーが検出さ れれば、それを示すエラー信号ＭＥＲＲをＣＰＵ側に出力する。

【０００９】 これらの通常のアクセス中において、例えばライトアクセス時においては、カ ウンタビット部１３は、ゼロクリアされそこにゼロが書込まれる。 リードアクセス時には、指定アドレスのカウンタビット部１３から読み出され た内容が、カウンタ４にプリロードされる。そして、ＥＤＣ回路２から訂正可能 の１ビットエラー検出を示す信号ＥＲＲが出力された場合、カウンタ４の内容が インクリメントされる。そしてこのカウンタ値は、カウンタビット部１３に訂正 データのデータ部１１への書込みタイミングと同じタイミングで同じ指定アドレ スに書込まれる。 このようにして、カウンタビット部１３の内容は、データ部１１へのデータの 書込み後、そのデータへリードアクセスしたときに１ビットエラーが検出される 毎にインクリメントされた値に書替えられることとなる。従って、各アドレスご とに１ビットエラー発生頻度情報がカウンタビット部１３に保持されることとな る。 カウンタ４にプリロードされたカウンタ値は、リードアクセスで指定したアド レスについての訂正可能のエラー発生頻度を示しており、アラーム出力手段５は 、ＥＤＣ回路２からの１ビットエラー検出によりカウンタ値がインクリメントさ れ時点で所定の値を越えたか監視していて、所定値を越えた場合アラームを出力 し特定アドレスでのエラー発生頻度が多いことを知らせる。

【００１０】

【考案の効果】

以上詳細に説明したように、本考案によれば、メモリ部のカウンタビット部に 各アドレスでの訂正可能の１ビットエラーの発生頻度情報を書込むようにすると 共に、この発生頻度が所定の値を越えたときアラームを出力するようにしたもの で、エラー発生回数の多いアドレスを特定することが可能となる。従って、本考 案によれば、不具合のあるメモリ素子の交換情報をきめ細かに提供することがで き、信頼性の高いメモリ装置を実現することができる。

【００１１】

【図面の簡単な説明】

【図１】本考案の一実施例を示す構成ブロック図であ
る。

【図２】従来のメモリ装置の構成概念図である。

【符号の説明】

１ メモリ部 ２ ＥＤＣ回路 ３ チエックビットジェネレータ ４ カウンタ ５ アラーム出力手段 ６ マルチプレクサ ７ 内部制御手段

Claims (1)

1. 【実用新案登録請求の範囲】 【請求項１】データとパリティチェックビットとを記憶
   するＥＣＣ化構成のメモリ部と、メモリ部から読み出さ
   れたデータとパリティチェックビットとを入力し、誤り
   を検出し可能であればそれを訂正する誤り検出・訂正回
   路（ＥＤＣ回路）と、前記メモリ部にデータを書き込む
   ときにチェックビットを発生させるチェックビットジェ
   ネレータとを備えたメモリ装置であって、 前記メモリ部内に設けられ各アドレスでの１ビットエラ
   ーの発生頻度情報を各アドレスごとに格納するカウンタ
   ビット部と、 メモリ部からの指定アドレスのデータ読出し時に、当該
   アドレスに対応するカウンタビット部の情報がプリロー
   ドされる共に、ＥＤＣ回路において訂正可能の１ビット
   エラーが検出された場合その内容（カウンタ値）がイン
   クリメントされ、当該カウント値を再び前記カウンタビ
   ット部に書込むカウンタと、 このカウンタの値が所定の値を越えたら警報を出力する
   アラーム手段とを設けたことを特徴とするメモリ装置。