JPH03204745A - メモリカード装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 〔従来の技術〕 従来、メモリに対する誤り訂正はよく知られているよう
に、ＣＰＵの発明するｎビットのデータに対してＥＣＣ
制御回路によりハミングコード等を使用し、ｍビットの
データを加えて（ｎ＋ｍ）ビットのデータとしてメモリ
に保持することにより誤り訂正および誤検出を行ってい
る。

しかしながら、携帯可能なメモリカードにおいては、特
に携帯時においてのデータ保持は装置接続使用時に比べ
温度、静電気１機械的ショック等厳しい環境に置かれる
場合が多いにもかかわらず、ＥＣＣ回路を使用していな
い場合がほとんどである。またＥＣＣ回路を使用する装
置においても（ｍ＋ｎ＞ビットのデータバスを使用して
常時ＥＣＣ回路を使用して動作している。

第４図はＥＣＣ回路をもちいている従来のメモリカード
装置の一例を示すブロック図である。

１はメモリカード装置本体、３はメモリカードでありメ
モリを内蔵している。２はコネクタ部であり装置とメモ
リカード３を電気的に接続している。４はＥＣＣ制御部
であり５はメモリである。

６はＥＣＣ制御部４が出力するメモリ制御線、７はＥＣ
Ｃ制御部４がメモリ５に出力するアドレス線、８はＥＣ
Ｃ制御部４とメモリ５との間に接続するデータ線であり
、ＥＣＣ制御部４に入力するデータ線をｎビットとすれ
ば、誤り訂正コードのｍビットを含んだ（ｎ十ｍ）ビッ
トのデータ幅をもっている。

９はＥ　Ｃ、Ｃ制御部４に入力するＣＯＮＴ信号の入力
線、１０はＡＤＤ信号をＥＣＣ制御部４に入力するアド
レス線、１２はＥＣＣ制御部４において修正不可能な誤
りが発生した場合に信号ＥＲＲを発生しメモリカード装
置本体ｌのＣＰＵに知らせるエラー信号線である。

本従来例においては、ＣＰＵがメモリカード３に対して
読み出し書き込み等を行う場合、ＣＯＮＴ信号、メモリ
アドレス指定のＡＤＤ信号を発生しｎビットのデータの
書き込み時には、データ（ＤＡＴＡ）ｎビットについて
ＥＣＣ制御部４によりハミングコードを使用してｍビッ
トのデータを生成し、データバス８上に（ｍ＋ｎ）ビッ
トのデータを出力しメモリ５に書き込む。

またｎビットのデータの読み出し時においては、メモリ
５の出力は（ｍ　＋　ｎ　）ビットであり、ＥＣＣ制御
部５はこれを読み出し、データの確認および訂正を行い
、ｎビットのデータ（ＤＡＴＡ）をｃｐｕ側へ出力する
。

これらの動作は、すべてのアクセスについて、（ｍ＋ｎ
）ビットのデータとしてメモリカード装置本体１とメモ
リカード３とでデータ交換がなされる。

〔発明が解決しようとする課題〕

上述した従来のメモリカード装置は、ＥＣＣ回路を使用
しない装置の場合はデータの信号性が低下してしまうと
いう欠点があり、また、ＥＣＣ回路を使用した装置の場
合には、メモリカードとメモリカード装置本体との接続
のためのコネクタ端子数が増大し、また信頼性はかなり
高いにもがかわらず、すべてのメモリカードへのアクセ
スに対してＥＣＣ動作をさせるために、アクセス時間の
遅れが常に大きくなってしまうという欠点がある。

本発明の目的は、信頼性を低下させることなくアクセス
時間を短縮することができるメモリカード装置を提供す
ることにある。

〔課題を解決するための手段〕

本発明の＃をメモリカード装置は、制御信号に応じてメ
モリデータの誤り検出、誤り訂正を行うＥＣＣ回路と、
検出信号に応じて前記制御信号を出力する制御回路とを
備えたメモリカード装置本体と、このメモリカード装置
本体に挿入されたかどうかを検出し前記検出信号を出力
する検出回路、及び前記メモリデータの入力、記憶、出
力を行うメモリを備えたメモリカードとを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示すブロック図である
。

第１図において、１２０はメモリカード装置、１１９は
メモリカードを示す。

１０１は誤り訂正コードを発生し、チエツクを行うＥＣ
Ｃ回路、１０２はメモリカード１１９に内蔵されたメモ
リ、１０３はメモリカード装置１２０の制御信号により
ＥＣＣ回路１０１を制御する制御回路、１０５は電源電
圧を検出する検出回路であり、メモリカード１１９に与
えられる電源電圧が一定値以下になると低レベル信号を
発生し、また一定値以上になると高レベル信号を発生す
る。

１０４はレジスタであり検出回路１０５の信号を受けて
データをセットし制御回路１０３に出力し、また制御回
路１０３によりリセット可能である。

１１１は制御信号線（ＣＯＮＴ）でありＥＣＣ回路１０
１および制御回路１０３に入力して読み出し、書き込み
等を制御している。

１１２はＣＰＵの発生するアドレス線（ＡＤＤ）であり
、ＥＣＣ回路１０１に入出力している、１１３はＣＰＵ
のデータバスでありＣＰＵとＥＣＣ回路１０１とのデー
タを接続している。

１１４はＥＲＲ出力信号線でありＥＣＣ回路１０１にて
エラー発生時にＥＲＲ信号を出力する。１１５はＥＣＣ
回路１０１の動作を制御する信号線であり、制御回路１
０３から出力し、ＥＣＣ回路１０１に入力している。

１１６はカード選択信号Ｃ８の信号線であり、制御回路
１０３に入力しメモリカード１１９の動作を制御する。

１１７は制御回路１０３より出力されるＲＤＹ信号線で
あり、ＥＣＣ回路１０１動作時ＣＰＵに対するアクセス
許可信号である。

１０６はＥＣＣ回路１０１より出力されメモリ１０２に
入力される制御信号線、１０７はＥＣＣ＠路１０１より
出力しメモリ１０２に入力するアドレス信号線、１０８
はＥＣＣ回路１０１とメモリ１０２で接続されるデータ
線であり、データＤＡＴＡがｎビットであれば訂正コー
ドビットｍビットを加えた（ｍ＋ｎ）ビットである。

１０９はレジスタ１０４と制御回路１０３との制御信号
線である。

１１０は検出回路１０５の出力信号線であり、この出力
信号によりレジスタ１０４をセットする。

次に、この実施例の動作について説明する。

書き込み動作については、書き込み信号をＥＣＣ回路１
０１と制御回路１０３に入力し、Ｃ８信号により制御回
路１０３を活性化し、ＥＣＣ回路１０１が活性化されて
入力したＡＤＤ信号とｎビットのデータに従って誤り訂
正コードをもちいて（ｍ＋ｎ）ビットのデータを生成し
、メモリ１０２に書き込み信号とアドレス信号およびデ
ータを出力し書き込みを実行する。

カード１１９に電源が供給されて検出回路１０５が信号
を発生し、レジスタ１０４がセットされてレジスタ出力
が制御回路１０３に伝達される。

これにより制御回路１０３はＥＣＣ回路１０１を制御し
てメモリ１０２の全アドレスに対して誤り訂正動作を実
施する。

ＥＣＣ回路１０１のＣＵＰ側のデータは出力されない。

またこれを実施している期間中に、ＣＰＵからメモリア
クセス要求がある場合には、ＲＤＹ信号を非活性化して
アクセスを禁止する。

これによりすべてのメモリ１０２のデータについて、誤
り訂正によるリードが終了するとレジスタ１０４をクリ
ヤし、ＥＣＣ回路１０１の動作を中止しＤＲＹ信号を活
性化する。これによりＣＰＵはこれ以後、ＥＣＣ回路１
０１を動作することなくメモリ１０２をアクセスするこ
とができる。

本実施例によればメモリカード１１９をメモリカード装
置本体１２０に接合した最初の時期にＥＣＣ回路１０１
を動作させて全ビットの誤り訂正動作を実施することに
より、メモリカード１１９を携帯時および挿抜時に発生
した誤りについてはチエツクならびに誤り訂正が可能で
あり信頼性が向上する。

接合後の読み出しについては、誤り発生率が携帯時に比
べて低いのでチエツクなしもしくはパ、リティビットの
チエツクのみで十分高い信頼性が得られる。

またＥＣＣ回路１０１が動作しないため、誤りデータビ
ットのチエツクに必要な時間が短縮され読み出しに対す
るアクセス時間が短縮されるという特徴がある。

第２図は本発明の第２の実施例を示すブロック図である
。

この実施例において、第１の実施例と同様な部分につい
ての説明は省略する。

２０４はフラグメモリであり複数の記憶ビットを有して
いる。

検出回路１０５の信号１１０によりフラグメモリ２０４
の各ビットのデータはセットされる。

２０９はフラグメモリの出力であり、制御回路１０３Ａ
に対してビットデータを出力している。

２１０は制御回路１０３Ａの出力信号であり複数のフラ
グメモリ２０４の内の１ビツトを選択するために使用さ
れる。

制御回路１０３Ａについては、ＣＰＵからのアドレス信
号ＡＤＤの一部が入力されている。また２１っは入力信
号ＭＤでありＣＰＵがら制御回路１０３Ａへの条件を指
示している。

つづいて第２の実施例の動作について説明する。

入力信号ＭＤについては、第１表に示すように、４つの
モードが存在して制御回路１ｏ３Ａの動作を制御可能と
している。

第１表 ４種類のモードは、書き込み動作についてはＥＣＣ回路
動作の有無で区別され、読み出しについてはすべてのア
クセスにＥＣＣを動作させるモード、フラグメモリを参
照してＥＣＣを動作させるモード、よった（ＥＣＣ動作
を中止するモードの３種類で区別されている。

実際上はＥＣＣの動作を中止して書き込みを実施し、Ｅ
ＣＣ動作を使用して読み出せないのでモードは６種類で
なく４種類となっている。

モード１，３．４についてはすべてのアクセスについて
ＥＣＣ動作を固定するのであり特別な制御は必要として
いないのでモード２について説明する。

フラグメモリ２０４については、検出回路１゜５により
メモリカード１１９Ａ電源接合時にすべてのデータがセ
ットされる。

つづいて、ＣＰＵからメモリカード１１９Ａにアクセス
が発生すると制御回路１０３Ａは入力したアドレスによ
り信号線２１０を使用してフラグメモリ２０４中の該入
力アドレスに対応するビットをチエツクしてセット状態
であればＲＤＹ信号を非活性状態として制御信号（１１
５Ａ）を発生し、ＥＣＣ回路１０１Ａを動作させ、該ア
ドレスを含むフラグメモリ２０４により指示されたメモ
リ領域に対して全ビット誤り訂正の読み出しを実施した
後、該フラグメモリ２０４をリセットしてＲＤＹ信号を
活性化してデータを出力する。

また対応するビットがリセット状態であればそのままＥ
ＣＣ動作を中止してメモリ１０２の内容を出力すること
が可能である。

また検出回路１０５はメモリカード１１９Ａが挿入され
ているかどうかを検出する回路を使用しても良い。

第３図にその回路の一例を示す。

第３図において１１８Ａはコネクタ部であり、信号φＣ
Ｎは抵抗Ｒを介して電源ＶＣＣに接続されている。

コネクタ部１１８Ａのメモリカード装置側では節点Ｎで
接地されている。

コネクタ部１１８Ａが接合状態では節点Ｎが接地レベル
であるので、信号φＣＮは低レベルであり、非接合一時
ではφＣＮは抗抗Ｒにより高レベルに変化する。これに
よりメモリカード１１９Ａの着脱の検知、信号とするこ
とが可能である。この第２の実施例においては、ＥＣＣ
回路１０１の動作を入力により制御できる。ＥＣＣ回路
１０１の動作はメモリ１０２を分割し、それぞれの領域
に対応する判断ビットを使用するため無駄なＥＣＣ動作
を省略することが可能である。カードの挿入状態の検出
が電源変動によらず可能である。

〔発明の効果〕

以上説明したように本発明は、メモリカードの着脱に関
係してＥＣＣ回路を動作させることにより、データの信
号性を低下させることなくアクセス時間を短縮すること
ができる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
第２図に示された実施例の検出回路の具体列を示す回路
図、第４図は従来のメモリカード装置の一例を示すブロ
ック図である。 １・・・メモリカード装置本体、２・・・コネクタ部、
３・・・メモリカード、４・・・ＦＣＣ制御部、５・・
・メモリ、１０１．ｌ０ＩＡ・・・ＥＣＣ回路、１０２
・・・メモリ、１０３，１０３Ａ・・・制御回路、１０
４・・・レジスタ、１０５・・・検出回路、１１８．１
１８＾・・・コネクタ部、１１９，１１９Ａ・・・メモ
リカード、１２０．１２ＯＡ・・・メモリカード装置本
体。

Claims (1)

【特許請求の範囲】
1. 　制御信号に応じてメモリデータの誤り検出、誤り訂正
   を行うＥＣＣ回路と、検出信号に応じて前記制御信号を
   出力する制御回路とを備えたメモリカード装置本体と、
   このメモリカード装置本体に挿入されたかどうかを検出
   し前記検出信号を出力する検出回路、及び前記メモリデ
   ータの入力、記憶、出力を行うメモリを備えたメモリカ
   ードとを有することを特徴とするメモリカード装置。