JPS58220299A - メモリ・システム - Google Patents
メモリ・システムInfo
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- JPS58220299A JPS58220299A JP58044610A JP4461083A JPS58220299A JP S58220299 A JPS58220299 A JP S58220299A JP 58044610 A JP58044610 A JP 58044610A JP 4461083 A JP4461083 A JP 4461083A JP S58220299 A JPS58220299 A JP S58220299A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［本発明の分野］
本発明は、一般的には、欠陥許容性半導体メモリ・シス
テムに関し、具体的には、メモリ・システムの各アドレ
スが、関連したエラー訂正システムによってＦＣＣチェ
ック・キャラクタを通常の如く処理することにより訂正
することのできるエラーの数と等しいかまたはそれより
少ない欠陥記憶位置を含むことを保証する装置に関する
。
テムに関し、具体的には、メモリ・システムの各アドレ
スが、関連したエラー訂正システムによってＦＣＣチェ
ック・キャラクタを通常の如く処理することにより訂正
することのできるエラーの数と等しいかまたはそれより
少ない欠陥記憶位置を含むことを保証する装置に関する
。
［先行技術の説明］
データ処理技術分野において、大型の高速で安価な半導
体メモリが望ましいことは、深く認識されているところ
である。大型メモリ（例えば１６メガバイト・メモリ）
は、一般的に多数の６４にビット・チップにより構成さ
れる。１６メガバイ１−・メモリの典型的構成において
、６４にビット・チップは、１２８個のチップが１つの
カード上で４つのアレイとして配置され（１つのアレイ
は３２個のチップを含む）、１８個のそのようなカード
が全体のシステムを形成する。システムの構成において
、各３２ビツト・アレイから並列にとられた１ビツトが
７２ビツト・データ・ワードを形成する。この７２ビツ
ト・データ・ワードは、８ビツトのＦＣＣチェック・キ
ャラクタを含む。
体メモリが望ましいことは、深く認識されているところ
である。大型メモリ（例えば１６メガバイト・メモリ）
は、一般的に多数の６４にビット・チップにより構成さ
れる。１６メガバイ１−・メモリの典型的構成において
、６４にビット・チップは、１２８個のチップが１つの
カード上で４つのアレイとして配置され（１つのアレイ
は３２個のチップを含む）、１８個のそのようなカード
が全体のシステムを形成する。システムの構成において
、各３２ビツト・アレイから並列にとられた１ビツトが
７２ビツト・データ・ワードを形成する。この７２ビツ
ト・データ・ワードは、８ビツトのＦＣＣチェック・キ
ャラクタを含む。
このチェック・キャラクタは、通常のＥＣ：０シンドロ
一ム処理手法によって、７２ビツト・ワードの任意のビ
ット位置における単一のビット・エラーを自動的に訂正
するように構成されている。
一ム処理手法によって、７２ビツト・ワードの任意のビ
ット位置における単一のビット・エラーを自動的に訂正
するように構成されている。
一般的に、データ処理システムの中央演算処理装置ｉ！
（ＣＰＵ）とメモリ・システムとの間に、１６ワード７
２ビツト・バッファが接続されている。
（ＣＰＵ）とメモリ・システムとの間に、１６ワード７
２ビツト・バッファが接続されている。
記憶動作は、先ず記憶（またはメモリ書込）指令に応答
して、ＣＰＵから１６′ワード・バッファをロードし、
次いで１６ワードを並列にメモリへ転送することを含む
。メモリをアドレス指定するには、各アレイ中の１６個
のチップを選択し、アドレスの１６ビツトを使用して、
選択された１６個のチップの各々の上で６４に個の記憶
位置の１つを選択する。
して、ＣＰＵから１６′ワード・バッファをロードし、
次いで１６ワードを並列にメモリへ転送することを含む
。メモリをアドレス指定するには、各アレイ中の１６個
のチップを選択し、アドレスの１６ビツトを使用して、
選択された１６個のチップの各々の上で６４に個の記憶
位置の１つを選択する。
周知の如く、６４にメモリ・チップは、必ずしも６４に
個の全ての１ビツト記憶位置が動作できる必要はない。
個の全ての１ビツト記憶位置が動作できる必要はない。
メモリ・システムは、メモリから転送される各７２ビツ
ト・データ・ワードのエラーを許容することができるか
ら、必ずしも完全ではないメモリ・チップを使用するこ
とによってかなりのコスト節減が達成される。しかし、
チップを１８個の別個のカードに７２個の異ったアレイ
へ組立てて、１６メガバイト・メモリを形成する時、欠
陥記憶位置を有するチップの配置如何によって、ワード
・アドレスのあるものが１つを超える欠陥ビット位置を
含む場合が生じる。チップコニに単一のビット欠陥があ
ることに加えて、行及び列の全体の欠陥も可能であるか
ら（これは、２５６ビツト記憶位置の欠陥を生じる）１
時としてメ３− モリ・アドレスが１つを超える欠陥ビット位置を含む場
合が生じる。先行技術のシステムは、そのような問題を
避けるための種々の方策を構じている。先行技術におけ
る１つの提案は、訂正不可能なエラーを生じる記憶位置
をスキップすることであった。そのような構成は、ある
条件の下では動作可能であり、かつ満足的に働くが、処
理時間が付加され、かつメモリ容量が減少するので、大
部分の場合かなりの不利益をもたらす。本発明の構成は
、ＥＣＣシステムによって処理することのできる欠陥ビ
ット位置よりも多くの欠陥ビット位置を含むメモリ・ア
ドレスのスキップを避けるので、システムで不完全なメ
モリ・チップが使用される場合でも、全体のメモリ容量
は減少されない。
ト・データ・ワードのエラーを許容することができるか
ら、必ずしも完全ではないメモリ・チップを使用するこ
とによってかなりのコスト節減が達成される。しかし、
チップを１８個の別個のカードに７２個の異ったアレイ
へ組立てて、１６メガバイト・メモリを形成する時、欠
陥記憶位置を有するチップの配置如何によって、ワード
・アドレスのあるものが１つを超える欠陥ビット位置を
含む場合が生じる。チップコニに単一のビット欠陥があ
ることに加えて、行及び列の全体の欠陥も可能であるか
ら（これは、２５６ビツト記憶位置の欠陥を生じる）１
時としてメ３− モリ・アドレスが１つを超える欠陥ビット位置を含む場
合が生じる。先行技術のシステムは、そのような問題を
避けるための種々の方策を構じている。先行技術におけ
る１つの提案は、訂正不可能なエラーを生じる記憶位置
をスキップすることであった。そのような構成は、ある
条件の下では動作可能であり、かつ満足的に働くが、処
理時間が付加され、かつメモリ容量が減少するので、大
部分の場合かなりの不利益をもたらす。本発明の構成は
、ＥＣＣシステムによって処理することのできる欠陥ビ
ット位置よりも多くの欠陥ビット位置を含むメモリ・ア
ドレスのスキップを避けるので、システムで不完全なメ
モリ・チップが使用される場合でも、全体のメモリ容量
は減少されない。
［本発明の要約］
本発明の実施例によれば、アレイとワード・バッファと
の間の各アレイ・チャネルにデータ指導論理回路が設け
られる。この論理回路は、欠陥整列除外レジスタの内容
に応答して、異ったメモリ位置の間に欠陥ビット位置を
散在させるように鋤４− き、１つのアドレスで１つを超える欠陥ビット位置が生
じるのを最小限に抑える。更に、システムにおける欠陥
ビット位置の散在を高めるため、各３２チツプ・アレイ
ごとにアドレス置換論理回路が設けられている。アドレ
ス置換論理回路は、データ処理システムから与えられる
制御信号に応答して、欠陥ビット位置を有する１つのチ
ップを３２チツプ・アレイにおける他の所定のチップと
置換するように働く。
の間の各アレイ・チャネルにデータ指導論理回路が設け
られる。この論理回路は、欠陥整列除外レジスタの内容
に応答して、異ったメモリ位置の間に欠陥ビット位置を
散在させるように鋤４− き、１つのアドレスで１つを超える欠陥ビット位置が生
じるのを最小限に抑える。更に、システムにおける欠陥
ビット位置の散在を高めるため、各３２チツプ・アレイ
ごとにアドレス置換論理回路が設けられている。アドレ
ス置換論理回路は、データ処理システムから与えられる
制御信号に応答して、欠陥ビット位置を有する１つのチ
ップを３２チツプ・アレイにおける他の所定のチップと
置換するように働く。
本発明の目的は、データ処理システムのための改善され
た欠陥許容性半導体メモリを提供することである。
た欠陥許容性半導体メモリを提供することである。
本発明の他の目的は、アドレスされたデータがエラー訂
正システムによって処理できるエラーよりも多いエラー
を有する時、メモリのある欠陥ビット位置が他のメモリ
・アドレス位置へ効果的に再割当てされる欠陥許容性半
導体メモリ・システムを提供することである。
正システムによって処理できるエラーよりも多いエラー
を有する時、メモリのある欠陥ビット位置が他のメモリ
・アドレス位置へ効果的に再割当てされる欠陥許容性半
導体メモリ・システムを提供することである。
本発明の他の目的は、欠陥許容性メモリ・システムのた
めにマルチ・ワード・バッファを含む欠陥ビット位置再
割当機構を提供することであるが、この再割当機構にお
いて、メイン・メモリに対するワード・バッファ中のピ
ッ１〜位置の通常の関係は、所定の制御信号に従って選
択的に変えられ、欠陥ビット位置がバッファの異ったワ
ード位置へ再割当される。
めにマルチ・ワード・バッファを含む欠陥ビット位置再
割当機構を提供することであるが、この再割当機構にお
いて、メイン・メモリに対するワード・バッファ中のピ
ッ１〜位置の通常の関係は、所定の制御信号に従って選
択的に変えられ、欠陥ビット位置がバッファの異ったワ
ード位置へ再割当される。
［実施例の説明］
第１図に示されるメモリ・システムは、通常の大型半導
体メモリ（例えば１６メガバイト・メモリ）を示す。こ
のメモリは１８枚の別個になったメモリ・カード１０を
含む。各カードは１２８個の別個になった６４にメモリ
・チップ１１を含む。
体メモリ（例えば１６メガバイト・メモリ）を示す。こ
のメモリは１８枚の別個になったメモリ・カード１０を
含む。各カードは１２８個の別個になった６４にメモリ
・チップ１１を含む。
チップ１１はカード１０上で４個の別々になった３２チ
ツプ・アレイ１２．１３．１４．１５として配列されて
いる。システムはビット・データ・ワードを与える様に
構成されており、従って、７２個（４×１８）のアレイ
の各々が各データ・ワードの１個のビットを与える。ア
レイは、例えば１６ビツト・アドレスによって並列にア
ドレスされる。１６ビツト・アドレスは６４にビット・
チップの各々における２５６個の行の１つ、及び２５６
個の列の１つによって交差される１ビット地点を限定す
る。
ツプ・アレイ１２．１３．１４．１５として配列されて
いる。システムはビット・データ・ワードを与える様に
構成されており、従って、７２個（４×１８）のアレイ
の各々が各データ・ワードの１個のビットを与える。ア
レイは、例えば１６ビツト・アドレスによって並列にア
ドレスされる。１６ビツト・アドレスは６４にビット・
チップの各々における２５６個の行の１つ、及び２５６
個の列の１つによって交差される１ビット地点を限定す
る。
第１図に示されるように、各カードの上にあるアレイ１
．２− ］ ５に関連して、４個の１６ビツト・バッフ
ァ・レジスタ２０−２３が設けられる。
．２− ］ ５に関連して、４個の１６ビツト・バッフ
ァ・レジスタ２０−２３が設けられる。
バッファ・レジスタ２０．２１．２２．２３の各々は１
６個のバッファ位置を有し、従って１６個の７２ビツト
・データ・ワードがバッファの中に含まれる。バッファ
は入力及び出力として機能する。
６個のバッファ位置を有し、従って１６個の７２ビツト
・データ・ワードがバッファの中に含まれる。バッファ
は入力及び出力として機能する。
アドレス信号の外に、各カードは適当な読出信号、書込
信号、制御信号、及び通常のクロックまたはタイミング
信号を与えられる。
信号、制御信号、及び通常のクロックまたはタイミング
信号を与えられる。
更に第１図のメモリは７２個の別々になったチャネルを
有する。３２チツプ・アレイ１２及び関連した１６ビツ
１−・バッファ２０は１つのチャネルを形成する。この
チャネルの詳細は第２図に示される。
有する。３２チツプ・アレイ１２及び関連した１６ビツ
１−・バッファ２０は１つのチャネルを形成する。この
チャネルの詳細は第２図に示される。
バッファは、７２：ビット・ワードをビット直列形式ま
たは並列形式でシステムへ転送するため、７− エラー訂正（ＦＣＣ）システム２７が全体の構成に対し
て設けられるものと仮定する。ＥＣＣシステムは、例え
ばワードの１つのビット位置にある１ビツト・エラーを
自動的に訂正する。従って、データ・ワードは、例えば
８ビツト位置より成るチェック・バイトを含む。
たは並列形式でシステムへ転送するため、７− エラー訂正（ＦＣＣ）システム２７が全体の構成に対し
て設けられるものと仮定する。ＥＣＣシステムは、例え
ばワードの１つのビット位置にある１ビツト・エラーを
自動的に訂正する。従って、データ・ワードは、例えば
８ビツト位置より成るチェック・バイトを含む。
当業者にとって、１２８個の全く完全な無欠陥の６４に
ビット・チップであって、メモリを使用している間エラ
ーを起さないチップを用いて、１６メガバイト・メモリ
を構成することは、経済的に実行不可能であることが分
っている。単一ビット・エラーを訂正する単一のＥＣＣ
システムのコストと、無欠陥のチップを使用した場合の
＝１ストとを比較すると、後者がはるかに大きいので、
大部分のメモリは合理的な能力及びコス］−を有するＥ
ＣＣシステムを設けられている。しかし、各６４にチッ
プで許される欠陥の数が増大すると共に、メモリ容量が
増大すると、メモリの１つのアドレスで１つを超える欠
陥位置が生じる確率も増大する。そのようなアドレをシ
ステムスによって使用８− させないようにするのではなく、積極的に利用するため
に、第２図に示される構成がメモリ・システムに組込ま
れる。この構成の利点は、−寸した論理回路を付加する
だけでよいことであり、先行技術によればスキップされ
てきたメモリ中の記憶アドレスを積極的に利用すること
ができる。
ビット・チップであって、メモリを使用している間エラ
ーを起さないチップを用いて、１６メガバイト・メモリ
を構成することは、経済的に実行不可能であることが分
っている。単一ビット・エラーを訂正する単一のＥＣＣ
システムのコストと、無欠陥のチップを使用した場合の
＝１ストとを比較すると、後者がはるかに大きいので、
大部分のメモリは合理的な能力及びコス］−を有するＥ
ＣＣシステムを設けられている。しかし、各６４にチッ
プで許される欠陥の数が増大すると共に、メモリ容量が
増大すると、メモリの１つのアドレスで１つを超える欠
陥位置が生じる確率も増大する。そのようなアドレをシ
ステムスによって使用８− させないようにするのではなく、積極的に利用するため
に、第２図に示される構成がメモリ・システムに組込ま
れる。この構成の利点は、−寸した論理回路を付加する
だけでよいことであり、先行技術によればスキップされ
てきたメモリ中の記憶アドレスを積極的に利用すること
ができる。
第２図は、上記の付加される論理回路を含むメモリの１
つのチャネルを詳細に示す。更に、第２図は１つの３２
チツプ・アレイと関連した個々のチップを示す。図示さ
れる如く、３２個のチップは０−３１の番号を有し、Ａ
アレイとＢアレイに分割される。これらのアレイは、後
述するように能動化論理回路３０ （］−２デコード）
の出力に基づいて、異ったクロック時間に動作させられ
る。
つのチャネルを詳細に示す。更に、第２図は１つの３２
チツプ・アレイと関連した個々のチップを示す。図示さ
れる如く、３２個のチップは０−３１の番号を有し、Ａ
アレイとＢアレイに分割される。これらのアレイは、後
述するように能動化論理回路３０ （］−２デコード）
の出力に基づいて、異ったクロック時間に動作させられ
る。
図示される如く、アレイＡ及びＢの１つのチップ０及び
１６の出力は、データ指導論理回路３５を介してバッフ
ァ・レジスタ２ｏの段０へ与えられる。データ指導論理
回路３５は、欠陥整列除外レジスタ３６から来る制御信
号を与えられる。論理回路３５の一段的機能は、例えば
Ａアレイのチップ０及びＢアレイのチップ１６と、バッ
ファ・レジスタ２０の段０との間の通常の関係を変更し
、３２個のチップの各々が、制御信号Ｒ５−Ｒ８の２進
パターンに従って、バッファ・レジスタ２０における１
６個の段の各々へ選択的に接続されるようにすることで
ある。
１６の出力は、データ指導論理回路３５を介してバッフ
ァ・レジスタ２ｏの段０へ与えられる。データ指導論理
回路３５は、欠陥整列除外レジスタ３６から来る制御信
号を与えられる。論理回路３５の一段的機能は、例えば
Ａアレイのチップ０及びＢアレイのチップ１６と、バッ
ファ・レジスタ２０の段０との間の通常の関係を変更し
、３２個のチップの各々が、制御信号Ｒ５−Ｒ８の２進
パターンに従って、バッファ・レジスタ２０における１
６個の段の各々へ選択的に接続されるようにすることで
ある。
更に第２図の構成は、アドレス置換論理回路４０を含む
。論理回路４０は、１つのアドレス・メモリ線４１と能
動化論理回路３０との間に接続され、欠陥整列除外レジ
スタ３６から来る制御信号Ｒ２を与えられる。論理回路
４０の機能は、１つのチャネルにおける関連した２つの
メモリ・チップを効果的に変更または交換することであ
る。従って、もしあるメモリ・アドレスが例えばチップ
０に欠陥ビット位置を含むならば、アドレス置換論理回
路４０は制御信号Ｒ２を与えられ、それによって他のメ
モリ・チップ１６がチップ０の代りにそのメモリ・アド
レスへ挿入される。論理回路３５及び４０の目的は・各
メモリ・アドレスをＦＣＣシステムが訂正できる能力以
内に欠陥ビット位置の数を制限し、訂正不可能なエラー
がメモリ・システム全体の中で決して起らないようにす
ることである。
。論理回路４０は、１つのアドレス・メモリ線４１と能
動化論理回路３０との間に接続され、欠陥整列除外レジ
スタ３６から来る制御信号Ｒ２を与えられる。論理回路
４０の機能は、１つのチャネルにおける関連した２つの
メモリ・チップを効果的に変更または交換することであ
る。従って、もしあるメモリ・アドレスが例えばチップ
０に欠陥ビット位置を含むならば、アドレス置換論理回
路４０は制御信号Ｒ２を与えられ、それによって他のメ
モリ・チップ１６がチップ０の代りにそのメモリ・アド
レスへ挿入される。論理回路３５及び４０の目的は・各
メモリ・アドレスをＦＣＣシステムが訂正できる能力以
内に欠陥ビット位置の数を制限し、訂正不可能なエラー
がメモリ・システム全体の中で決して起らないようにす
ることである。
メモリの通常の動作は次のようである。１６ワード・バ
ッファのビット位置は第２図のように接続されている。
ッファのビット位置は第２図のように接続されている。
１８枚のカードの全ては、同一の１６ビツト・チップ・
アドレスによって並列にアドレスされ、従って７２ビツ
ト・データ・ワードは、アレイ中の各チップからバッフ
ァ・レジスタ２０へ転送され、次いでバッファ読出指令
に応答して１時にシステム・データ母線２６へ転送され
る。更に１６個のデータ・ワードは、バッファ書込指令
に応答して、バッファ・レジスタ２０へ転送されてよい
。
アドレスによって並列にアドレスされ、従って７２ビツ
ト・データ・ワードは、アレイ中の各チップからバッフ
ァ・レジスタ２０へ転送され、次いでバッファ読出指令
に応答して１時にシステム・データ母線２６へ転送され
る。更に１６個のデータ・ワードは、バッファ書込指令
に応答して、バッファ・レジスタ２０へ転送されてよい
。
アレイの全てがチップが同一のビット・アドレスを与え
られるという点で、バッファとメモリとの間の転送は一
般的に同様なものである。１つのクロック時間に、Ａア
レイと関連した１６個のチップから１６個のビットが並
列に読出され、後のあるクロック時間に、Ｂアレイと関
連したチップ１１− から、１６個のビットが読出される。データ指導論理回
路３５が中立状態にある時（即ち、全ての制御信号が２
進のＯである時）、第２図に示されるように、チップの
出力はバッファの各段の入力へ与えられる。
られるという点で、バッファとメモリとの間の転送は一
般的に同様なものである。１つのクロック時間に、Ａア
レイと関連した１６個のチップから１６個のビットが並
列に読出され、後のあるクロック時間に、Ｂアレイと関
連したチップ１１− から、１６個のビットが読出される。データ指導論理回
路３５が中立状態にある時（即ち、全ての制御信号が２
進のＯである時）、第２図に示されるように、チップの
出力はバッファの各段の入力へ与えられる。
前述したように、データ指導論理回路３５へ制御信号が
印加されると、各チップがバッファの段に対して有する
通常の関係が変更される。
印加されると、各チップがバッファの段に対して有する
通常の関係が変更される。
制御信号は、例えばＣＰ ｔＪと関連した他のメモリの
ような適当な源から与えられる。制御信号は、適当なテ
スト・プログラムによってメモリ・システムにデータを
記憶する前に発生される。テスト・プログラムは、１６
メガバイト・メモリ中の全ての欠陥記憶位置を決定し、
かつ欠陥ビット位置の数がＦＣＣシステム２７の能力を
超えるメモリ内の全のメモリ・アドレス位置を決定する
。次いで、データ指導論理回路３５及び／またはアドレ
ス置換論理回路４０のために、制御信号Ｒ５−Ｒ８、及
びＲ２が適当なアルゴリズムに従って発生される。この
アルゴリズムは、１つを超える欠陥を有１２− する各メモリ・アドレスにおける欠陥ビット位置の１つ
を除く全ての欠陥ビット位置を、欠陥位置が存在しない
ある他のアドレスへ有効に再整列させる。もちろん、ア
ルゴリズムの複雑性は、メモリの大きさ、ＣＰＵとメモ
リの間を転送されるデータ・ワードのｉ、６４’にメモ
リ・チップの各々において許されるエラーの数と種類に
よって異なる。
ような適当な源から与えられる。制御信号は、適当なテ
スト・プログラムによってメモリ・システムにデータを
記憶する前に発生される。テスト・プログラムは、１６
メガバイト・メモリ中の全ての欠陥記憶位置を決定し、
かつ欠陥ビット位置の数がＦＣＣシステム２７の能力を
超えるメモリ内の全のメモリ・アドレス位置を決定する
。次いで、データ指導論理回路３５及び／またはアドレ
ス置換論理回路４０のために、制御信号Ｒ５−Ｒ８、及
びＲ２が適当なアルゴリズムに従って発生される。この
アルゴリズムは、１つを超える欠陥を有１２− する各メモリ・アドレスにおける欠陥ビット位置の１つ
を除く全ての欠陥ビット位置を、欠陥位置が存在しない
ある他のアドレスへ有効に再整列させる。もちろん、ア
ルゴリズムの複雑性は、メモリの大きさ、ＣＰＵとメモ
リの間を転送されるデータ・ワードのｉ、６４’にメモ
リ・チップの各々において許されるエラーの数と種類に
よって異なる。
メモリの使用年数が経過して、他の欠陥ビット位置が発
生した時、新しく発生した欠陥ビット位置を更に再整列
させるため、最初に与えられた制御信号に加えて他の制
御信号が使用されてよい。
生した時、新しく発生した欠陥ビット位置を更に再整列
させるため、最初に与えられた制御信号に加えて他の制
御信号が使用されてよい。
このような処理は、訂正不可能なエラーの数がシステム
によって検出された時、または前にスキップされたアド
レス位置を生産的に使用する要望が生じた時、定期的に
実行されてよい。
によって検出された時、または前にスキップされたアド
レス位置を生産的に使用する要望が生じた時、定期的に
実行されてよい。
大型メモリにおける欠陥ビット位置のマツピングは周知
であり、既知の診断手順を使用して、工場または使用場
合でなされてよい。
であり、既知の診断手順を使用して、工場または使用場
合でなされてよい。
具体的な欠陥再整列除外アルゴリズムの詳細は説明しな
い。、なぜならば、マツプに含まれるエラー・データの
分析において、種々のレベルの複雑なアルゴリズ１１が
使用されるからである。１つを超える欠陥位置を含むメ
モリ・アドレスの数が小さい場合、欠陥を含むチップを
他のアレイにおける関連したチップと交換することを含
む単純な試行錯誤的テストが問題を解決するかも知れな
い。
い。、なぜならば、マツプに含まれるエラー・データの
分析において、種々のレベルの複雑なアルゴリズ１１が
使用されるからである。１つを超える欠陥位置を含むメ
モリ・アドレスの数が小さい場合、欠陥を含むチップを
他のアレイにおける関連したチップと交換することを含
む単純な試行錯誤的テストが問題を解決するかも知れな
い。
許容される欠陥の数が大きくなると、昨純な試行錯誤的
手法は非能率的となり、メモ１ノにおけるチップの各チ
ャネルについてＲ２及びＲ，５−Ｒａの値を決定するに
当って、もつと複雑なアルゴリズムが必要となる。
手法は非能率的となり、メモ１ノにおけるチップの各チ
ャネルについてＲ２及びＲ，５−Ｒａの値を決定するに
当って、もつと複雑なアルゴリズムが必要となる。
第１図は本発明が有利に使用されてよい大型゛１′。
導体メモリ・システムの略図、第２図は第１図における
メモリ・システムの１つの一チャネルへ本発明を適用し
た図を示す。 ２０・・・・バッファ・レジスタ、３０・・・・能動化
論理回路、３５・・・・データ指導論理回路、３６・・
・・欠陥整列除外レジスタ、４０・・・・アドレス置換
□論理回路。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名） ゝ、、
メモリ・システムの１つの一チャネルへ本発明を適用し
た図を示す。 ２０・・・・バッファ・レジスタ、３０・・・・能動化
論理回路、３５・・・・データ指導論理回路、３６・・
・・欠陥整列除外レジスタ、４０・・・・アドレス置換
□論理回路。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名） ゝ、、
Claims (1)
- それぞれ同数のアドレス可能ビット位置を有する複数の
メモリ・チップをｎ個の行及びｍ個の列に配列し、上記
ｍ個の列のそれぞれから１個のメモリ・チップを選択し
て各メモリ・チップごとに１つのビット位置をアドレス
指定することによりｍ個のヒ］ットより成るワードを記
憶するように構成されたメモリ・マトリクスと、上記ｍ
個の列のそれぞれに対応して設けられたそれぞれｎ個の
段を有する複数のバッファ・レジスタであって、上記メ
モリ・マトリクスに記憶されている、または記憶される
べきワニドの各ビットを、対応した上記バッファ・レジ
スタの１つの段に記憶することによって、ｎ個のワード
を一時的に記憶するように構成されたバッファ・レジス
タと、上記メモリ・チップの書込入力及び読出入力を、
そのメモリ・チップが含まれている上記列に対応する上
記バッファ・レジスタの１つの段へ接続する手段と、上
記メモリ・マトリクスの欠陥ビット位置を表わすメモリ
・マツプから発生された制御信号に応答して上記メモリ
・チップと上記バッファ・レジスタとの接続関係を変更
する手段とを具備するメモリ・システｌ＼。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/388,834 US4488298A (en) | 1982-06-16 | 1982-06-16 | Multi-bit error scattering arrangement to provide fault tolerant semiconductor static memories |
| US388834 | 1982-06-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58220299A true JPS58220299A (ja) | 1983-12-21 |
| JPS6237421B2 JPS6237421B2 (ja) | 1987-08-12 |
Family
ID=23535717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58044610A Granted JPS58220299A (ja) | 1982-06-16 | 1983-03-18 | メモリ・システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4488298A (ja) |
| EP (1) | EP0096779B1 (ja) |
| JP (1) | JPS58220299A (ja) |
| DE (1) | DE3379753D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4642629A (en) * | 1983-04-18 | 1987-02-10 | Megabit Communications, Inc. | Enhanced distance data transmission system |
| USRE33404E (en) * | 1983-04-18 | 1990-10-23 | Megabit Communications, Inc. | Enhanced distance data transmission system |
| US4581739A (en) * | 1984-04-09 | 1986-04-08 | International Business Machines Corporation | Electronically selectable redundant array (ESRA) |
| US5276846A (en) * | 1986-09-15 | 1994-01-04 | International Business Machines Corporation | Fast access memory structure |
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| JP2617026B2 (ja) * | 1989-12-22 | 1997-06-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 障害余裕性メモリ・システム |
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| US7051154B1 (en) | 1999-07-23 | 2006-05-23 | Seagate Technology, Llc | Caching data from a pool reassigned disk sectors |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3644902A (en) * | 1970-05-18 | 1972-02-22 | Ibm | Memory with reconfiguration to avoid uncorrectable errors |
| US3897626A (en) * | 1971-06-25 | 1975-08-05 | Ibm | Method of manufacturing a full capacity monolithic memory utilizing defective storage cells |
| US3781826A (en) * | 1971-11-15 | 1973-12-25 | Ibm | Monolithic memory utilizing defective storage cells |
| US3812336A (en) * | 1972-12-18 | 1974-05-21 | Ibm | Dynamic address translation scheme using orthogonal squares |
| JPS5528160B2 (ja) * | 1974-12-16 | 1980-07-25 | ||
| US4365318A (en) * | 1980-09-15 | 1982-12-21 | International Business Machines Corp. | Two speed recirculating memory system using partially good components |
-
1982
- 1982-06-16 US US06/388,834 patent/US4488298A/en not_active Expired - Fee Related
-
1983
- 1983-03-18 JP JP58044610A patent/JPS58220299A/ja active Granted
- 1983-05-27 EP EP83105265A patent/EP0096779B1/en not_active Expired
- 1983-05-27 DE DE8383105265T patent/DE3379753D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6237421B2 (ja) | 1987-08-12 |
| DE3379753D1 (en) | 1989-06-01 |
| US4488298A (en) | 1984-12-11 |
| EP0096779A3 (en) | 1986-12-30 |
| EP0096779A2 (en) | 1983-12-28 |
| EP0096779B1 (en) | 1989-04-26 |
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