JPS6237421B2 - - Google Patents

Description

【発明の詳細な説明】 ［本発明の分野］ 本発明は、一般的には、欠陥許容性半導体メモ
リ・システムに関し、具体的には、メモリ・シス
テムの各アドレスが、関連したエラー訂正システ
ムによつてECCチエツク・キヤラクタを通常の
如く処理することにより訂正することのできるエ
ラーの数と等しいかまたはそれより少ない欠陥記
憶位置を含むことを保証する装置に関する。

［先行技術の説明］ データ処理技術分野において、大型の高速で安
価な半導体メモリが望ましいことは、深く認識さ
れているところである。大型メモリ（例えば16メ
ガバイト・メモリ）は、一般的に多数の64Kビツ
ト・チツプにより構成される。16メガバイト・メ
モリの典型的構成において、64Kビツト・チツプ
は、128個のチツプが１つのカード上で４つのア
レイとして配置され（１つのアレイは32個のチツ
プを含む）、18個のそのようなカードが全体のシ
ステムを形成する。システムの構成において、各
32ビツト・アレイから並列にとられた１ビツトが
72ビツト・データ・ワードを形成する。この72ビ
ツト・データ・ワードは、８ビツトのECCチエ
ツク・キヤラクタを含む。このチエツク・キヤラ
クタは、通常のECCシンドローム処理手法によ
つて、72ビツト・ワードの任意のビツト位置にお
ける単一のビツト・エラーを自動的に訂正するよ
うに構成されている。

一般的に、データ処理システムの中央演算処理
装置（CPU）とメモリ・システムとの間に、16
ワード72ビツト・バツフアが接続されている。

記憶動作は、先ず記憶（またはメモリ書込）指
令に応答して、CPUから16ワード・バツフアを
ロードし、次いで16ワードを並列にメモリへ転送
することを含む。メモリをアドレス指定するに
は、各アレイ中の16個のチツプを選択し、アドレ
スの16ビツトを使用して、選択された16個のチツ
プの各々の上で64K個の記憶位置の１つを選択す
る。

周知の如く、64Kメモリ・チツプは、必ずしも
64K個の全ての１ビツト記憶位置が動作できる必
要はない。メモリ・システムは、メモリから転送
される各72ビツト・データ・ワードのエラーを許
容することができるから、必ずしも完全ではない
メモリ・チツプを使用することによつてかなりの
コスト節減が達成される。しかし、チツプを18個
の別個のカードに72個の異つたアレイへ組立て
て、16メガバイト・メモリを形成する時、欠陥記
憶位置を有するチツプの配置如何によつて、ワー
ド・アドレスのあるものが１つを超える欠陥ビツ
ト位置を含む場合が生じる。チツプ上に単一のビ
ツト欠陥があることに加えて、行及び列の全体の
欠陥も可能であるから（これは、256ビツト記憶
位置の欠陥を生じる）、時としてメモリ・アドレ
スが１つを超える欠陥ビツト位置を含む場合が生
じる。先行技術のシステムは、そのような問題を
避けるための種々の方策を溝じている。先行技術
における１つの提案は、訂正不可能なエラーを生
じる記憶位置をスキツプすることであつた。その
ような構成は、ある条件の下では動作可能であ
り、かつ満足的に働くが、処理時間が付加され、
かつメモリ容量が減少するので、大部分の場合か
なりの不利益をもたらす。本発明の構成は、
ECCシステムによつて処理することのできる欠
陥ビツト位置よりも多くの欠陥ビツト位置を含む
メモリ・アドレスのスキツプを避けるので、シス
テムで不完全なメモリ・チツプが使用される場合
でも、全体のメモリ容量は減少されない。

［本発明の要約］ 本発明の実施例によれば、アレイとワード・バ
ツフアとの間の各アレイ・チヤネルにデータ指導
論理回路が設けられる。この論理回路は、欠陥整
列除外レジスタの内容に応答して、異つたメモリ
位置の間に欠陥ビツト位置を散在させるように働
き、１つのアドレスで１つを超える欠陥ビツト位
置が生じるのを最少限に抑える。更に、システム
における欠陥ビツト位置の散在を高めるため、各
32チツプ・アレイごとにアドレス置換論理回路が
設けられている。アドレス置換論理回路は、デー
タ処理システムから与えられる制御信号に応答し
て、欠陥ビツト位置を有する１つのチツプを32チ
ツプ・アレイにおける他の所定のチツプと置換す
るように働く。

本発明の目的は、データ処理システムのための
改善された欠陥許容性半導体メモリを提供するこ
とである。

本発明の他の目的は、アドレスされたデータが
エラー訂正システムによつて処理できるエラーよ
りも多いエラーを有する時、メモリのある欠陥ビ
ツト位置が他のメモリ・アドレス位置へ効果的に
再割当てされる欠陥許容性半導体メモリ・システ
ムを提供することである。

本発明の他の目的は、欠陥許容性メモリ・シス
テムのためにマルチ・ワード・バツフアを含む欠
陥ビツト位置再害当機構を提供することである
が、この再割当機構において、メイン・メモリに
対するワード・バツフア中のビツト位置の通常の
関係は、所定の制御信号に従つて選択的に変えら
れ、欠陥ビツト位置がバツフアの異つたワード位
置へ再割当される。

［実施例の説明］ 第１図に示されるメモリ・システムは、通常の
大型半導体メモリ（例えば16メガバイト・メモ
リ）を示す。このメモリは18枚の別個になつたメ
モリ・カード１０を含む。各カードは128個の別
個になつた64Kメモリ・チツプ１１を含む。チツ
プ１１はカード１０上で４個の別々になつた32チ
ツプ・アレイ１２，１３，１４，１５として配列
されている。システムはビツト・データ・ワード
を与える様に構成されており、従つて、72個（４
×18）のアレイの各々が各データ・ワードの１個
のビツトを与える。アレイは、例えば16ビツト・
アドレスによつて並列にアドレスされる。16ビツ
ト・アドレスは64Kビツト・チツプの各々におけ
る256個の行の１つ、及び256個の列の１つによつ
て交差される１ビツト地点を限定する。

第１図に示されるように、各カードの上にある
アレイ１２−１５に関連して、４個の16ビツト・
バツフア・レジスタ２０−２３が設けられる。バ
ツフア・レジスタ２０，２１，２２，２３の各々
は16個のバツフア位置を有し、従つて16個の72ビ
ツト・データ・ワードがバツフアの中に含まれ
る。バツフアは入力及び出力として機能する。

アドレス信号の外に、各カードは適当な読出信
号、書込信号、制御信号、及び通常のクロツクま
たはタイミング信号を与えられる。

更に第１図のメモリは72個の別々になつたチヤ
ネルを有する。32チツプ・アレイ１２及び関連し
た16ビツト・バツフア２０は１つのチヤネルを形
成する。このチヤネルの詳細は第２図に示され
る。

バツフアは、72ビツト・ワートをビツト直列形
式または並列形式でシステムへ転送するため、エ
ラー訂正（ECC）システム２７が全体の構成に
対して設けられるものと仮定する。ECCシステ
ムは、例えばワードの１つのビツト位置にある１
ビツト・エラーを自動的に訂正する。従つて、デ
ータ・ワードは、例えば８ビツト位置より成るチ
エツク・バイトを含む。

当業者にとつて、128個の全く完全な無欠陥の
64Kビツト・チツプであつて、メモリを使用して
いる間エラーを起さないチツプを用いて、16メガ
バイト・メモリを構成することは、経済的に実行
不可能であることが分つている。単一ビツト・エ
ラーを訂正する単一のECCシステムのコスト
と、無欠陥のチツプを使用した場合のコストとを
比較すると、後者がはるかに大きいので、大部分
のメモリは合理的な能力及びコストを有する
ECCシステムを設けられている。しかし、各64K
チツプで許される欠陥の数が増大すると共に、メ
モリ容量が増大すると、メモリの１つのアドレス
で１つを超える欠陥位置が生じる確率も増大す
る。そのようなアドレスをシステムによつて使用
させないようにするのではなく、積極的に利用す
るために、第２図に示される構成がメモリ・シス
テムに組込まれる。この構成の利点は、一寸した
論理回路を付加するだけでよいことであり、先行
技術によればスキツプされてきたメモリ中の記憶
アドレスを積極的に利用することができる。

第２図は、上記の付加される論理回路を含むメ
モリの１つのチヤネルを詳細に示す。更に、第２
図は１つの32チツプ・アレイと関連した個々のチ
ツプを示す。図示される如く、32個のチツプは０
−31の番号を有し、ＡアレイとＢアレイに分割さ
れる。これらのアレイは、後述するように能動化
論理回路３０（１−２デコード）の出力に基づい
て、異つたクロツク時間に動作させられる。図示
される如く、アレイＡ及びＢの１つのチツプ０及
び16の出力は、データ指導論理回路３５を介して
バツフア・レジスタ２０の段０へ与えられる。デ
ータ指導論理回路３５は、欠陥整列除外レジスタ
３６から来る制御信号を与えられる。論理回路３
５の一段的機能は、例えばＡアレイのチツプ０及
びＢアレイのチツプ16と、バツフア・レジスタ２
０の段０との間の通常の関係を変更し、32個のチ
ツプの各々が、制御信号Ｒ５−Ｒ８の２進パター
ンに従つて、バツフア・レジスタ２０における16
個の段の各々へ選択的に接続されるようにするこ
とである。

更に第２図の構成は、アドレス置換論理回路４
０を含む。論理回路４０は、１つのアドレス・メ
モリ線４１と能動化論理回路３０との間に接続さ
れ、欠陥整列除外レジスタ３６から来る制御信号
Ｒ２を与えられる。論理回路４０の機能は、１つ
のチヤネルにおける関連した２つのメモリ・チツ
プを効果的に変更または交換することである。従
つて、もしあるメモリ・アドレスが例えばチツプ
０に欠陥ビツト位置を含むならば、アドレス置換
論理回路４０は制御信号Ｒ２を与えられ、それに
よつて他のメモリ・チツプ16がチツプ０の代りに
そのメモリ・アドレスへ挿入される。論理回路３
５及び４０の目的は・各メモリ・アドレスを
ECCシステムが訂正できる能力以内に欠陥ビツ
ト位置の数を制限し、訂正不可能なエラーがメモ
リ・システム全体の中で決して起らないようにす
ることである。

メモリの通常の動作は次のようである。16ワー
ド・バツフアのビツト位置は第２図のように接続
されている。18枚のカードの全ては、同一の16ビ
ツト・チツプ・アドレスによつて並列にアドレス
され、従つて72ビツト・データ・ワードは、アレ
イ中の各チツプからバツフア・レジスタ２０へ転
送され、次いでバツフア読出指令に応答して１時
にシステム・データ母線２６へ転送される。更に
16個のデータ・ワードは、バツフア書込指令に応
答して、バツフア・レジスタ２０へ転送されてよ
い。

アレイの全てがチツプが同一のビツト・アドレ
スを与えられるという点で、バツフアとメモリと
の間の転送は一般的に同様なものである。１つの
クロツク時間に、Ａアレイと関連した16個のチツ
プから16個のビツトが並列に読出され、後のある
クロツク時間に、Ｂアレイと関連したチツプか
ら、16個のビツトが読出される。データ指導論理
回路３５が中立状態にある時（即ち、全ての制御
信号が２進の０である時）、第２図に示されるよ
うに、チツプの出力はバツフアの各段の入力へ与
えられる。

前述したように、データ指導論理回路３５へ制
御信号が印加されると、各チツプがバツフアの段
に対して有する通常の関係が変更される。

制御信号は、例えばCPUと関連した他のメモ
リのような適当な源から与えられる。制御信号
は、適当なテスト・プログラムによつてメモリ・
システムにデータを記憶する前に発前される。テ
スト・プログラムは、16メガバイト・メモリ中の
全ての欠陥記憶位置を決定し、かつ欠陥ビツト位
置の数がECCシステム２７の能力を超えるメモ
リ内の全のメモリ・アドレス位置を決定する。次
いで、データ指導論理回路３５及び／またはアド
レス置換論理回路４０のために、制御信号Ｒ５−
Ｒ８、及びＲ２が適当なアルゴリズムに従つて発
生される。このアルゴリズムは、１つを超える欠
陥を有する各メモリ・アドレスにおける欠陥ビツ
ト位置の１つを除く全ての欠陥ビツト位置を、欠
陥位置が存在しないある他のアドレスへ有効に再
整列させる。もちろん、アルゴリズムの複雑性
は、メモリの大きさ、CPUとメモリの間を転送
されるデータ・ワードの幅、64Kメモリ・チツプ
の各々において許されるエラーの数と種類によつ
て異なる。

メモリの使用年数が径過して、他の欠陥ビツト
位置が発生した時、新しく発生した欠陥ビツト位
置を更に再整列させるため、最初に与えられた制
御信号に加えて他の制御信号が使用されてよい。
このような処理は、訂正不可能なエラーの数がシ
ステムによつて検出された時、または前にスキツ
プされたアドレス位置を生産的に使用する要望が
生じた時、定期的に実行されてよい。

大型メモリにおける欠陥ビツト位置のマツピン
グは周知であり、既知の診断手順を使用して、工
場または使用場合でなされてよい。

具体的な欠陥再整列除外アルゴリズムの詳細は
説明しない。なぜならば、マツプに含まれるエラ
ー・データの分析において、種々のレベルの複雑
なアルゴリズムが使用されるからである。１つを
超える欠陥位置を含むメモリ・アドレスの数が小
さい場合、欠陥を含むチツプを他のアレイにおけ
る関連したチツプと交換することを含む単純な試
行錯誤的テストが問題を解決するかも知れない。
許容される欠陥の数が大きくなると、単純な試行
錯誤的手法は非能率的となり、メモリにおけるチ
ツプの各チヤネルについてＲ２及びＲ５−Ｒ８の
値を決定するに当つて、もつと複雑なアルゴリズ
ムが必要となる。

【図面の簡単な説明】

第１図は本発明が有利に使用されてよい大型半
導体メモリ・システムの略図、第２図は第１図に
おけるメモリ・システムの１つのチヤネルへ本発
明を適用した図を示す。 ２０……バツフア・レジスタ、３０……能動化
論理回路、３５……データ指導論理回路、３６…
…欠陥整列除外レジスタ、４０……アドレス置換
論理回路。

Claims (1)

【特許請求の範囲】
1. １ それぞれ同数のアドレス可能ビツト位置を有
   する複数のメモリ・チツプをｎ個の行及びｍ個の
   列に配列し、上記ｍ個の列のそれぞれから１個の
   メモリ・チツプを選択して各メモリ・チツプごと
   に１つのビツト位置をアドレス指定することによ
   りｍ個のビツトより成るワードを記憶するように
   構成されたメモリ・マトリクスと、上記ｍ個の列
   のそれぞれに対応して設けられたそれぞれｎ個の
   段を有する複数のバツフア・レジスタであつて、
   上記メモリ・マトリクスに記憶されている、また
   は記憶されるべきワードの各ビツトを、対応した
   上記バツフア・レジスタの１つの段に記憶するこ
   とによつて、ｎ個のワードを一時的に記憶するよ
   うに構成されたバツフア・レジスタと、上記メモ
   リ・チツプの書込入力及び読出入力を、そのメモ
   リ・チツプが含まれている上記列に対応する上記
   バツフア・レジスタの１つの段へ接続する手段
   と、上記メモリ・マトリクスの欠陥ビツト位置を
   表わすメモリ・マツプから発生された制御信号に
   応答して上記メモリ・チツプと上記バツフア・レ
   ジスタとの接続関係を変更する手段とを具備する
   メモリ・システム。