JPS6129024B2 - - Google Patents
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- JPS6129024B2 JPS6129024B2 JP53127609A JP12760978A JPS6129024B2 JP S6129024 B2 JPS6129024 B2 JP S6129024B2 JP 53127609 A JP53127609 A JP 53127609A JP 12760978 A JP12760978 A JP 12760978A JP S6129024 B2 JPS6129024 B2 JP S6129024B2
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- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
この発明は誤り検出、訂正機能回路を具備した
記憶装置に対する記憶制御装置に関する。
記憶装置に対する記憶制御装置に関する。
従来、高性能、高稼動性が要求される記憶装置
には、誤り検出訂正回路が付加され、記憶装置に
は誤り訂正コードとデータ語とが一諸に格納さ
れ、記憶装置からの読み出されたデータに訂正可
能な誤りが検出されると、一般的には次に示す方
法が取られていた。
には、誤り検出訂正回路が付加され、記憶装置に
は誤り訂正コードとデータ語とが一諸に格納さ
れ、記憶装置からの読み出されたデータに訂正可
能な誤りが検出されると、一般的には次に示す方
法が取られていた。
(1) 特に高性能が要求され、記憶装置の１読み出
しサイクル時間内に誤り検出、誤り訂正を全て
実行することが困難な場合は、誤りが検出され
た時だけ１読み出しサイクル時間を長くして誤
り訂正を行わせる。
しサイクル時間内に誤り検出、誤り訂正を全て
実行することが困難な場合は、誤りが検出され
た時だけ１読み出しサイクル時間を長くして誤
り訂正を行わせる。
(2) 高稼動性は要求されるが、さほど高性能が要
求されない場合は、記憶装置から情報（誤り検
出訂正コード＋データ語）を読み出す毎に誤り
検出、誤り訂正を実行できるようにサイクル時
間を設定する。
求されない場合は、記憶装置から情報（誤り検
出訂正コード＋データ語）を読み出す毎に誤り
検出、誤り訂正を実行できるようにサイクル時
間を設定する。
しかし前記２つの場合はいずれも記憶装置の特
性を全く考慮に入れていない方法といえる。即ち
一般の記憶装置、特にバイポーラ型記憶素子を使
用した装置では読み出しデータに誤りが検出され
るようになつた場合、正しいデータを再書込みす
れば可成りの確率でその後の読み出しデータには
誤りが存在しなくなることが知られている。この
記憶装置の特性を利用して誤り検出訂正回路付き
記憶装置において訂正可能誤りが検出された場
合、訂正後のデータを再書込みしている記憶装置
もある。しかし書込み／読み出し同時動作が不可
能な記憶装置では読み出しサイクルで誤り訂正後
のデータを書込むことができず、一般的には訂正
可能な誤りが検出された場合、サイクルタイムを
長くして誤り訂正後のデータを再書込みする手段
が取られ、性能が低下するという欠点があつた。
性を全く考慮に入れていない方法といえる。即ち
一般の記憶装置、特にバイポーラ型記憶素子を使
用した装置では読み出しデータに誤りが検出され
るようになつた場合、正しいデータを再書込みす
れば可成りの確率でその後の読み出しデータには
誤りが存在しなくなることが知られている。この
記憶装置の特性を利用して誤り検出訂正回路付き
記憶装置において訂正可能誤りが検出された場
合、訂正後のデータを再書込みしている記憶装置
もある。しかし書込み／読み出し同時動作が不可
能な記憶装置では読み出しサイクルで誤り訂正後
のデータを書込むことができず、一般的には訂正
可能な誤りが検出された場合、サイクルタイムを
長くして誤り訂正後のデータを再書込みする手段
が取られ、性能が低下するという欠点があつた。
この発明の目的は、誤り検出訂正回路を備え、
書込み／読み出し同時動作が不可能な記憶装置に
おいて、誤り検出訂正回路で誤りが検出された場
合、その誤り訂正後のデータ語を記憶装置の本来
の書込み／読み出し動作と競合することなく、ま
たサイクルタイムを長くすることなく記憶装置に
再書込みできる記憶制御装置を提供することにあ
る。この発明の他の目的は記憶装置に正しいデー
タを再書込みすることにより、その後の記憶装置
の読み出しにおいて誤りとなる確率を下げること
により誤り検出訂正回路での誤り訂正による性能
低下を防止することができる記憶制御装置を提供
することにある。
書込み／読み出し同時動作が不可能な記憶装置に
おいて、誤り検出訂正回路で誤りが検出された場
合、その誤り訂正後のデータ語を記憶装置の本来
の書込み／読み出し動作と競合することなく、ま
たサイクルタイムを長くすることなく記憶装置に
再書込みできる記憶制御装置を提供することにあ
る。この発明の他の目的は記憶装置に正しいデー
タを再書込みすることにより、その後の記憶装置
の読み出しにおいて誤りとなる確率を下げること
により誤り検出訂正回路での誤り訂正による性能
低下を防止することができる記憶制御装置を提供
することにある。
この発明によれば誤り訂正コード（ECC）を
付加したデータ語群を格納する複数個の記憶装置
が設けられ、これ等記憶装置は共通のアドレスレ
ジスタで読み出し／書込みアドレスが指定され
る。またそのアドレスレジスタの内容に応じて選
択回路により複数個の記憶装置の中から１つの記
憶装置が選択される。制御回路から前記アドレス
レジスタにアドレス情報を与え、また前記複数個
の記憶装置に対して読み出し／書込み指令が出さ
れる。記憶装置から読み出された誤り訂正コード
付きデータ語は誤り検出訂正回路により誤り検出
及び誤り訂正が行われる。こゝで訂正可能な誤り
が検出されると、その誤りを検出したアドレス及
び誤り訂正後の誤り訂正コード付きデータ語を組
にしてＮ組迄格納できるＮ個のレジスタ回路に格
納される。このＮ個のレジスタ回路の書込みロケ
ーシヨン／読み出しロケーシヨンはレジスタ選択
回路により指定される。この指定により読み出さ
れたレジスタ回路出力からの誤り検出されたアド
レス情報により指定される前記記憶装置が、前記
アドレスレジスタと前記選択回路と前記制御回路
の各出力によりアクセスされていないタイミング
で書込み指令回路により前記レジスタ回路から読
み出された誤り訂正後の誤り訂正コード付きデー
タ語を誤り検出されたアドレス箇所に再書込みさ
れる。
付加したデータ語群を格納する複数個の記憶装置
が設けられ、これ等記憶装置は共通のアドレスレ
ジスタで読み出し／書込みアドレスが指定され
る。またそのアドレスレジスタの内容に応じて選
択回路により複数個の記憶装置の中から１つの記
憶装置が選択される。制御回路から前記アドレス
レジスタにアドレス情報を与え、また前記複数個
の記憶装置に対して読み出し／書込み指令が出さ
れる。記憶装置から読み出された誤り訂正コード
付きデータ語は誤り検出訂正回路により誤り検出
及び誤り訂正が行われる。こゝで訂正可能な誤り
が検出されると、その誤りを検出したアドレス及
び誤り訂正後の誤り訂正コード付きデータ語を組
にしてＮ組迄格納できるＮ個のレジスタ回路に格
納される。このＮ個のレジスタ回路の書込みロケ
ーシヨン／読み出しロケーシヨンはレジスタ選択
回路により指定される。この指定により読み出さ
れたレジスタ回路出力からの誤り検出されたアド
レス情報により指定される前記記憶装置が、前記
アドレスレジスタと前記選択回路と前記制御回路
の各出力によりアクセスされていないタイミング
で書込み指令回路により前記レジスタ回路から読
み出された誤り訂正後の誤り訂正コード付きデー
タ語を誤り検出されたアドレス箇所に再書込みさ
れる。
誤り訂正コード付きデータ語を格納した複数個
の記憶装置のどれかで読み出し時に、訂正可能な
誤りが検出された場合、その誤り訂正後のデータ
語は一時誤りアドレス情報と共にレジスタに退避
しておき、その誤りが検出された記憶装置がアク
セスされていないタイミングで誤り訂正後のデー
タ語を、誤りがあつたアドレスに再書込みするこ
とにより、記憶装置への通常のアクセスに影響を
及ぼさないで誤り訂正後のデータ語を再書込みが
可能となる。
の記憶装置のどれかで読み出し時に、訂正可能な
誤りが検出された場合、その誤り訂正後のデータ
語は一時誤りアドレス情報と共にレジスタに退避
しておき、その誤りが検出された記憶装置がアク
セスされていないタイミングで誤り訂正後のデー
タ語を、誤りがあつたアドレスに再書込みするこ
とにより、記憶装置への通常のアクセスに影響を
及ぼさないで誤り訂正後のデータ語を再書込みが
可能となる。
次にこの発明による記憶制御装置の実施例につ
いて図面を参照して説明する。制御回路１１から
はアドレス情報１２が共通のアドレスレジスタ１
３に送られ、アドレスレジスタ１３の出力によ
り、複数個の記憶装置M1〜Ｍoの書込み／読み出
しアドレスが指定される。アドレスレジスタ１３
のアドレス下位情報１５は選択回路１６に与えら
れ、選択回路１６は記憶装置M1〜Ｍoの１つを選
択する。制御回路１１から読み出し指令１４が出
されると、選択回路１６で指定された記憶装置
M1〜Ｍoの１つから、アドレスレジスタ１３で示
されるロケーシヨンに格納された誤り訂正コード
付きデータ語が読み出され、誤り検出訂正回路１
７に送られる。
いて図面を参照して説明する。制御回路１１から
はアドレス情報１２が共通のアドレスレジスタ１
３に送られ、アドレスレジスタ１３の出力によ
り、複数個の記憶装置M1〜Ｍoの書込み／読み出
しアドレスが指定される。アドレスレジスタ１３
のアドレス下位情報１５は選択回路１６に与えら
れ、選択回路１６は記憶装置M1〜Ｍoの１つを選
択する。制御回路１１から読み出し指令１４が出
されると、選択回路１６で指定された記憶装置
M1〜Ｍoの１つから、アドレスレジスタ１３で示
されるロケーシヨンに格納された誤り訂正コード
付きデータ語が読み出され、誤り検出訂正回路１
７に送られる。
誤り検出訂正回路１７で訂正可能誤りが検出さ
れると、Ｎ個のレジスタ回路R1〜ＲNのレジスタ
選択回路１８で指定されるロケーシヨンに、アド
レスレジスタ１３の内容と共に、誤り訂正回路１
７からの誤り訂正後の誤り訂正コード付きデータ
語１９が格納される。レジスタ選択回路１８の指
定により、読み出されたレジスタ回路R1〜ＲNの
出力情報の内、誤りアドレス情報２１は書込み指
令回路２２と複数個の記憶装置M1〜ＭNとに送ら
れる。書込み指令回路２２では選択回路１６の出
力が送られ、そのタイミングで書込み読み出しア
ドレスが指定されていない記憶装置M1〜Ｍoに対
して、レジスタ回路R1〜ＲNから読み出された誤
り訂正後の誤り訂正コード付きデータ２３を誤り
アドレス情報２１を使つて書込むように再書込み
指令２４が出される。
れると、Ｎ個のレジスタ回路R1〜ＲNのレジスタ
選択回路１８で指定されるロケーシヨンに、アド
レスレジスタ１３の内容と共に、誤り訂正回路１
７からの誤り訂正後の誤り訂正コード付きデータ
語１９が格納される。レジスタ選択回路１８の指
定により、読み出されたレジスタ回路R1〜ＲNの
出力情報の内、誤りアドレス情報２１は書込み指
令回路２２と複数個の記憶装置M1〜ＭNとに送ら
れる。書込み指令回路２２では選択回路１６の出
力が送られ、そのタイミングで書込み読み出しア
ドレスが指定されていない記憶装置M1〜Ｍoに対
して、レジスタ回路R1〜ＲNから読み出された誤
り訂正後の誤り訂正コード付きデータ２３を誤り
アドレス情報２１を使つて書込むように再書込み
指令２４が出される。
制御回路１１が書込み指令２５を出して、誤り
訂正コード付きデータ語群２６を、選択回路１６
とアドレスレジスタ１３とで示されるロケーシヨ
ンに書込み動作を行うときも同様に、選択回路１
６で指定されていない記憶装置M1〜ＭNに対して
誤り訂正後のデータ語を書込むことができる。
訂正コード付きデータ語群２６を、選択回路１６
とアドレスレジスタ１３とで示されるロケーシヨ
ンに書込み動作を行うときも同様に、選択回路１
６で指定されていない記憶装置M1〜ＭNに対して
誤り訂正後のデータ語を書込むことができる。
このように誤り検出訂正回路を持つた記憶装置
において通常の読み出し／書込み動作に影響を及
ぼすことなく、誤り訂正後のデータ語を誤りが検
出された記憶装置の同一ロケーシヨンに再書込み
することができる。
において通常の読み出し／書込み動作に影響を及
ぼすことなく、誤り訂正後のデータ語を誤りが検
出された記憶装置の同一ロケーシヨンに再書込み
することができる。
次に第２図を用いて記憶装置をM1，M2の２個
にした場合の具体的な実施例の説明をする。
にした場合の具体的な実施例の説明をする。
まず読み出しサイクルにおける動作を説明する
と、制御回路１１からアドレス情報１２がアドレ
スレジスタ１３にセツトされる。アドレスレジス
タ１３のアドレス最下位ビツト１５は選択回路１
６に、アドレス最下位ビツト以外のアドレス情報
２７は、アドレス選択回路２８，２９及びレジス
タ回路R1，R2に送られる。選択回路１６はアド
レス最下位ビツト１５が、１のときは奇数アドレ
ス選択信号３１を、アドレス最下位ビツト１５が
０の時は偶数アドレス選択信号３２を出す。
と、制御回路１１からアドレス情報１２がアドレ
スレジスタ１３にセツトされる。アドレスレジス
タ１３のアドレス最下位ビツト１５は選択回路１
６に、アドレス最下位ビツト以外のアドレス情報
２７は、アドレス選択回路２８，２９及びレジス
タ回路R1，R2に送られる。選択回路１６はアド
レス最下位ビツト１５が、１のときは奇数アドレ
ス選択信号３１を、アドレス最下位ビツト１５が
０の時は偶数アドレス選択信号３２を出す。
次いで制御回路１１から読み出し指令１４が出
ると、読み出し指令１４と奇数アドレス選択信号
３１とはANDゲート３３で論理積が取られ、読
み出し指令１４と偶数アドレス選択信号３２とは
ANDゲート３４で論理積が取られ、それぞれ奇
数アドレス記憶装置リード信号３５及び偶数アド
レス記憶装置リード信号３６が出される。
ると、読み出し指令１４と奇数アドレス選択信号
３１とはANDゲート３３で論理積が取られ、読
み出し指令１４と偶数アドレス選択信号３２とは
ANDゲート３４で論理積が取られ、それぞれ奇
数アドレス記憶装置リード信号３５及び偶数アド
レス記憶装置リード信号３６が出される。
アドレス選択回路２８，２９のスイツチ条件は
それぞれ奇数アドレス選択信号３１、偶数アドレ
ス選択信号３２であり、奇数アドレス選択信号３
１が高レベルのときは、奇数アドレス情報３７に
はアドレス最下位ビツト以外のアドレス情報２７
が出てきて、偶数アドレス情報３８には隅数記憶
装置誤りアドレス情報２１ｂが出力される。
それぞれ奇数アドレス選択信号３１、偶数アドレ
ス選択信号３２であり、奇数アドレス選択信号３
１が高レベルのときは、奇数アドレス情報３７に
はアドレス最下位ビツト以外のアドレス情報２７
が出てきて、偶数アドレス情報３８には隅数記憶
装置誤りアドレス情報２１ｂが出力される。
奇数アドレス情報３７と奇数アドレス記憶装置
リード信号３５とにより読み出された誤り訂正コ
ード付きデータ語３９は、読み出し出力選択回路
４１を介して、誤り検出訂正回路１７に入力され
る。誤り検出訂正回路１７で訂正可能な誤りが検
出されると、誤り信号４２を出すと共に、誤り訂
正が行われ、誤り訂正後の誤り訂正コード付きデ
ータ語１９としてレジスタ回路に送られる。この
実施例ではレジスタ回路は２つのレジスタR1，
R2で構成されていてそれぞれのレジスタR1，R2
のストローブ信号４３，４４は、まず誤り検出訂
正回路１７から誤り信号４２が出力されると、
ANDゲート４５で奇数アドレス選択信号３１と
論理積条件がとられストローブ信号４３が、
ANDゲート４６で偶数アドレス選択信号３２と
論理積条件がとられストローブ信号４４がそれぞ
れ出される。
リード信号３５とにより読み出された誤り訂正コ
ード付きデータ語３９は、読み出し出力選択回路
４１を介して、誤り検出訂正回路１７に入力され
る。誤り検出訂正回路１７で訂正可能な誤りが検
出されると、誤り信号４２を出すと共に、誤り訂
正が行われ、誤り訂正後の誤り訂正コード付きデ
ータ語１９としてレジスタ回路に送られる。この
実施例ではレジスタ回路は２つのレジスタR1，
R2で構成されていてそれぞれのレジスタR1，R2
のストローブ信号４３，４４は、まず誤り検出訂
正回路１７から誤り信号４２が出力されると、
ANDゲート４５で奇数アドレス選択信号３１と
論理積条件がとられストローブ信号４３が、
ANDゲート４６で偶数アドレス選択信号３２と
論理積条件がとられストローブ信号４４がそれぞ
れ出される。
奇数アドレス選択信号３１が高レベルのとき誤
り訂正後の誤り訂正コード付きデータ１９は、レ
ジスタR1に、アドレス最下位ビツト以外のアド
レス情報２７と共にセツトされる。レジスタR1
の出力信号の内、奇数記憶装置誤りアドレス情報
２１ａは、書込み指令回路２２とアドレス選択回
路２８とに誤り訂正後の誤り訂正コード付きデー
タ語部２３ａは書込みデータ選択回路４７に送ら
れる。こゝで読み出しサイクルは終了する。
り訂正後の誤り訂正コード付きデータ１９は、レ
ジスタR1に、アドレス最下位ビツト以外のアド
レス情報２７と共にセツトされる。レジスタR1
の出力信号の内、奇数記憶装置誤りアドレス情報
２１ａは、書込み指令回路２２とアドレス選択回
路２８とに誤り訂正後の誤り訂正コード付きデー
タ語部２３ａは書込みデータ選択回路４７に送ら
れる。こゝで読み出しサイクルは終了する。
次に制御回路１１から新らしくアドレス情報１
２がアドレスレジスタ１３に与えられ、アドレス
最下位ビツト１５が０のときを説明する。制御回
路１１から読み出し指令１４が出ると今度は偶数
アドレス記憶装置リード信号３６が出される。
こゝで書込み指令回路２２では、奇数記憶装置誤
りアドレス情報２１ａが、ORゲート４８に入力
されその出力信号は偶数アドレス選択信号３２と
NANDゲート４９でNAND条件がとられ、その出
力はNANDゲート５１を通じて奇数アドレス記憶
装置ライト信号５２となる。一方アドレス選択回
路２８では奇数記憶装置誤りアドレス情報２１ａ
が奇数アドレス情報３７として選ばれ、書込みデ
ータ選択回路４７の出力には誤り訂正後の誤り訂
正コード付きデータ語部２３ａが出され、レジス
タ回路R1に格納されていた誤り訂正情報が、誤
りが検出された記憶装置M1の誤り検出されたロ
ケーシヨンに再び書込まれることになる。
２がアドレスレジスタ１３に与えられ、アドレス
最下位ビツト１５が０のときを説明する。制御回
路１１から読み出し指令１４が出ると今度は偶数
アドレス記憶装置リード信号３６が出される。
こゝで書込み指令回路２２では、奇数記憶装置誤
りアドレス情報２１ａが、ORゲート４８に入力
されその出力信号は偶数アドレス選択信号３２と
NANDゲート４９でNAND条件がとられ、その出
力はNANDゲート５１を通じて奇数アドレス記憶
装置ライト信号５２となる。一方アドレス選択回
路２８では奇数記憶装置誤りアドレス情報２１ａ
が奇数アドレス情報３７として選ばれ、書込みデ
ータ選択回路４７の出力には誤り訂正後の誤り訂
正コード付きデータ語部２３ａが出され、レジス
タ回路R1に格納されていた誤り訂正情報が、誤
りが検出された記憶装置M1の誤り検出されたロ
ケーシヨンに再び書込まれることになる。
同様に偶数アドレス記憶装置M2から読み出さ
れた情報に誤りが検出され、誤り訂正後の情報が
レジスタR2に格納されている場合は、アドレス
レジスタの最下位ビツト１５が１のとき、偶数ア
ドレス装置ライト信号５３が出され、誤り訂正後
の情報を再書込みすることができる。
れた情報に誤りが検出され、誤り訂正後の情報が
レジスタR2に格納されている場合は、アドレス
レジスタの最下位ビツト１５が１のとき、偶数ア
ドレス装置ライト信号５３が出され、誤り訂正後
の情報を再書込みすることができる。
以上が制御回路１１から読み出し指令１４が出
され、記憶装置M1，M2から情報が読み出されて
いるときに、レジスタ回路R1，R2に登録されて
いた誤り訂正後の情報を記憶装置M1，M2に同一
タイミングで書込む方法である。
され、記憶装置M1，M2から情報が読み出されて
いるときに、レジスタ回路R1，R2に登録されて
いた誤り訂正後の情報を記憶装置M1，M2に同一
タイミングで書込む方法である。
次に制御回路１１から書込み指令２５が出され
る場合を説明する。書込み指令２５は書込み指令
回路２２内のNANDゲート５４で奇数アドレス選
択信号３１と、NANDゲート５５で偶数アドレス
選択信号３２と、それぞれNAND条件がとられ
る。これ等ゲート５４，５５の出力はそれぞれ
NANDゲート５１，５６を通して奇数アドレス記
憶装置ライト信号５２及び偶数アドレス記憶装置
ライト信号５３が作られる。
る場合を説明する。書込み指令２５は書込み指令
回路２２内のNANDゲート５４で奇数アドレス選
択信号３１と、NANDゲート５５で偶数アドレス
選択信号３２と、それぞれNAND条件がとられ
る。これ等ゲート５４，５５の出力はそれぞれ
NANDゲート５１，５６を通して奇数アドレス記
憶装置ライト信号５２及び偶数アドレス記憶装置
ライト信号５３が作られる。
書込みアドレスを示すアドレスレジスタ１３の
最下位ビツト１５が１のときは制御回路１１から
送られてくる誤り訂正コード付きデータ語２６が
書込みデータ選択回路４７を通して記憶装置M1
に書込まれる。このときレジスタR2の出力の偶
数記憶装置誤りアドレス情報２１ｂがORゲート
５７でチエツクされ、誤り情報が入つていれば
NANDゲート５８で奇数アドレス選択信号３１と
NAND条件がとられ、レジスタR2に登録されてい
る誤り訂正コード付きデータ語部２３ｂを書込み
データ選択回路５９を通して記憶装置M2に書込
むべく偶数アドレス記憶装置ライト信号５３が出
される。
最下位ビツト１５が１のときは制御回路１１から
送られてくる誤り訂正コード付きデータ語２６が
書込みデータ選択回路４７を通して記憶装置M1
に書込まれる。このときレジスタR2の出力の偶
数記憶装置誤りアドレス情報２１ｂがORゲート
５７でチエツクされ、誤り情報が入つていれば
NANDゲート５８で奇数アドレス選択信号３１と
NAND条件がとられ、レジスタR2に登録されてい
る誤り訂正コード付きデータ語部２３ｂを書込み
データ選択回路５９を通して記憶装置M2に書込
むべく偶数アドレス記憶装置ライト信号５３が出
される。
以上説明したようにこの発明により、記憶装置
の通常の読み出し／書込み動作に影響を及ぼさな
いで、それ以前のアクセスにおいて誤り検出し、
誤り訂正をした情報を再書込みできる記憶制御装
置を提供できる。
の通常の読み出し／書込み動作に影響を及ぼさな
いで、それ以前のアクセスにおいて誤り検出し、
誤り訂正をした情報を再書込みできる記憶制御装
置を提供できる。
誤り検出訂正機能をもつ記憶装置において、記
憶装置を複数個に分けることにより、毎書込み／
読出しサイクルでアクセスされない記憶装置が生
じることを利用し、訂正可能な誤りが検出される
と誤り訂正したデータを誤りアドレス情報と共に
一時蓄積することにより、誤りが検出された記憶
装置がアクセスされていない時に、誤り訂正後の
データを再書込みでき、性能を低下させない効果
がある。
憶装置を複数個に分けることにより、毎書込み／
読出しサイクルでアクセスされない記憶装置が生
じることを利用し、訂正可能な誤りが検出される
と誤り訂正したデータを誤りアドレス情報と共に
一時蓄積することにより、誤りが検出された記憶
装置がアクセスされていない時に、誤り訂正後の
データを再書込みでき、性能を低下させない効果
がある。
第１図はこの発明による記憶制御装置の基本構
成を示すブロツク図、第２図は第１図における記
憶装置を２個に設定した場合の具体的な実施例を
示すブロツク図である。 １１：制御回路、１３：アドレスレジスタ、１
６：選択回路、M1〜Ｍo：記憶装置、１７：誤り
検出訂正回路、１８：レジスタ選択回路、R1〜
ＲN：Ｎ個のレジスタ回路、２２：書込み指令回
路。
成を示すブロツク図、第２図は第１図における記
憶装置を２個に設定した場合の具体的な実施例を
示すブロツク図である。 １１：制御回路、１３：アドレスレジスタ、１
６：選択回路、M1〜Ｍo：記憶装置、１７：誤り
検出訂正回路、１８：レジスタ選択回路、R1〜
ＲN：Ｎ個のレジスタ回路、２２：書込み指令回
路。
Claims (1)
- １ 各々が誤り訂正コードを付加したデータ語群
を貯蔵し、同時には読み書きできない複数個の記
憶装置と、これらの記憶装置の読出し／書込みア
ドレスを指定する共通のアドレスレジスタと、そ
のアドレスレジスタの内容により前記複数個の記
憶装置の中から１つの記憶装置を選ぶ選択回路
と、前記アドレスレジスタにアドレス情報を与
え、かつ前記複数個の記憶装置に対して読出し／
書込み指令を出す制御回路と、前記アドレスレジ
スタと、前記選択回路と前記制御回路との各出力
にもとずき読出された誤り訂正コード付きデータ
語に対して誤り検出及び誤り訂正を行う誤り検出
訂正回路と、その誤り検出訂正回路で訂正可能な
誤りが検出されたとき、その誤りを検出したアド
レス及び誤り訂正後の誤り訂正コード付きデータ
語を組にして、複数組迄登録できる複数個のレジ
スタ回路と、その複数個のレジスタ回路の書込み
ロケーシヨン／読出しロケーシヨンを指定するレ
ジスタ選択回路と、そのレジスタ選択回路の指定
により読出されたレジスタ回路出力の誤り検出さ
れたアドレス情報により指定される前記記憶装置
が、前記アドレスレジスタと前記選択回路と前記
制御回路との出力によりアクセスされていないタ
イミングで前記レジスタ回路から読出された誤り
訂正後の誤り訂正コード付きデータ語を、前記ア
クセスされていない記憶装置のアドレス中の前記
誤り検出されたアドレス箇所に書込み動作するよ
うに制御する書込み指令回路とを具備する記憶制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12760978A JPS5555499A (en) | 1978-10-16 | 1978-10-16 | Memory control unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12760978A JPS5555499A (en) | 1978-10-16 | 1978-10-16 | Memory control unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5555499A JPS5555499A (en) | 1980-04-23 |
| JPS6129024B2 true JPS6129024B2 (ja) | 1986-07-03 |
Family
ID=14964310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12760978A Granted JPS5555499A (en) | 1978-10-16 | 1978-10-16 | Memory control unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5555499A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07113905B2 (ja) * | 1986-05-07 | 1995-12-06 | 三菱電機株式会社 | 主記憶制御装置 |
| JPH02202655A (ja) * | 1989-01-31 | 1990-08-10 | Nec Corp | 記憶装置 |
| GB2289779B (en) * | 1994-05-24 | 1999-04-28 | Intel Corp | Method and apparatus for automatically scrubbing ECC errors in memory via hardware |
| US7051264B2 (en) | 2001-11-14 | 2006-05-23 | Monolithic System Technology, Inc. | Error correcting memory and method of operating same |
| US7392456B2 (en) | 2004-11-23 | 2008-06-24 | Mosys, Inc. | Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory |
| FR2879337A1 (fr) * | 2004-12-15 | 2006-06-16 | St Microelectronics Sa | Circuit memoire, tel que dram, comportant un mecanisme correcteur d'erreur |
| JP5843804B2 (ja) * | 2013-03-25 | 2016-01-13 | 株式会社東芝 | 演算装置およびエラー処理方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4996639A (ja) * | 1973-01-17 | 1974-09-12 |
-
1978
- 1978-10-16 JP JP12760978A patent/JPS5555499A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4996639A (ja) * | 1973-01-17 | 1974-09-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5555499A (en) | 1980-04-23 |
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