JPS6230664B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ記憶装置に関し、具体的にはア
ドレス動作が正常か否かを検査するための方法及
び装置に関する。

発明の背景 半導体記憶装置などのランダム・アクセス揮発
性記憶装置は低いコスト及び高い性能コスト比の
ためデータ処理産業界で広く採用されている。そ
のような半導体データ記憶装置内部のレジスタに
対するアクセスは種々の高速度アドレス・レジス
タ選択回路を必要とする。高速で動作するこれら
の回路はエラーを生じることがある。従つてエラ
ーの無いアドレス動作を保証するため、種々のエ
ラーチエツク機能を持つことが希望される。

半導体データ記憶装置は、直接アクセス記憶装
置（デイスク記憶装置）のような周辺データ記憶
装置のためのキヤツシユ又はバツフア記憶装置と
して使用される。デイスク記憶装置及び半導体デ
ータ記憶装置間、半導体データ記憶装置及びホス
ト・コンピユータ間のデータ転送の場合は、例え
ば4096バイトという多数のデータ信号のブロツク
の形で転送される。バツフアが、制御データ信号
を含め他のデータを記憶できる一層大きいデータ
記憶装置中の指定された部分であるときは、デー
タ・ブロツクはバツフアの所謂割当て（アロケー
ト）部分に記憶される。データ・ブロツクの転送
に際して、転送がバツフア内のブロツクのマツピ
ング（割当て記憶領域）からずれることがあり、
従つてデータの完全性がそのようなアドレス・エ
ラーによつて破壊される。

ページング及びスワツピングのような例では、
バツフア内でデータのブロツクが論理的に独立で
あることが希望される。この論理的独立性は、デ
ータの或るブロツクをデータ記憶装置中に書込む
都度、又はデータ記憶装置から読出す都度、その
データ記憶装置のためのアドレシング回路を駆動
するアドレス・レジスタに新たなアドレスをロー
ドすることにより達成される。そのような論理的
独立性が維持されないときはエラー状態がホス
ト・システムに生じる。それは、データ記憶装置
に書込んだデータのブロツクの論理的関係がホス
ト・コンピユータによるそのようなデータのブロ
ツクの使用と無関係になるためである。従つてデ
ータ記憶装置中でデータのブロツク間の論理的関
係がそのようなデータの論理的特徴に関して維持
されるように、データ記憶装置がデータの各ブロ
ツクを独立的にアクセスすることが極めて重要で
ある。この要件はデータ記憶装置の１つの領域を
データ信号の記録のため又は読取りのためにアク
セスする都度新たなアドレスをアドレス・レジス
タにロードすることにより容易に達成可能であ
る。低コスト且つ効率的なエラー・チエツク・シ
ステムが、そのようなデータ記憶装置の正しい動
作を保証するために望まれている。

本発明の要約 本発明に従うチエツク方法及び装置は第１の複
数のアドレス可能レジスタを有する例えば揮発性
ランダム・アクセス・データ記憶装置のためのも
のである。アドレス可能レジスタは、夫々予定量
のデータを記憶することが出来る複数のレジスタ
群に割振られる。レジスタの各群はデータを記憶
する部分と、群内に記憶されたデータに関連した
エラー検出信号を記憶する部分と、エラーチエツ
クに使うための空白（ブランク）レジスタをも持
つ。アドレス方式は、エラー検出信号（最後に読
取つた又は記憶した信号）を読取つた後に、アド
レス機構が空白レジスタを指示するようになつて
いる。そこで若しもアドレス・レジスタが次のア
クセスに先立つてロードされなかつたならば、常
時空白の空白レジスタが先ずアクセスされた後に
次のレジスタ群に進むことになるのでアドレスの
オフセツト（ずれ）を生じ、それはエラー検出信
号の組で動作するエラー検出回路によつて検出さ
れる。

本発明の実施態様ではランダム・アクセス・デ
ータ記憶装置のためのアドレシング装置は、一連
のアドレスを循環的に発生するアドレス手段を含
む。一連のアドレスの終りで、アドレス機構に結
合された手段が、アドレス機構に、メモリ中のデ
ータのマツピングと一致しないレジスタに対する
アドレスを一連のアドレスの終了時に収容させ
る。アドレス手段を不一致から脱するように補正
することなくその後データ記憶装置をアクセスす
るとエラーが検出され、それによつてアドレシン
グ・システムにエラーがあること、又はデータ記
憶装置に対する次のアドレスがアクセスに先立つ
てセツトされなかつたことを表示する。

本発明の詳細 図面を参照して本発明を詳述する。第１図は本
発明に従つて動作されるデータ記憶装置１０を概
略的に示す。データ記憶装置１０は例えば100万
個以上の多量のアドレス可能なデータ記憶レジス
タを含む。各レジスタは少くとも１バイトのデー
タ、そして望ましくは複数バイトの、例えば４、
８、又は16バイトのデータを記憶しうるものであ
る。データ記憶装置に対するアクセスは公知の構
成のデータ記憶装置１０内のアドレシング機構を
介して行なわれる。アドレシング機構即ちレジス
タ選択システムはアドレス・バス１２を介して、
１つ又はそれ以上の記憶アドレス・レジスタ
SAR１１からメモリ・アドレスを受取る。複数
のアドレス・レジスタSAR１１が使用されると
き、データ記憶装置１０に対する１アクセス期間
中又は一連のアクセス期間中唯１つのアドレス・
レジスタだけが、活性化される。データ記憶装置
１０に出入りするデータの流れは両方向性デー
タ・バス１３を通つて生じ、デジタル・プロセツ
サ１４によつて制御される。矢印１５はバス１３
が他の装置（図示せず）へ接続されることを示
す。プロセツサ１４はSAR１１の動作をチエツ
クするだけでなくデータ記憶装置１０をアクセス
する際の所望のプロトコルをチエツクするために
データ記憶装置１０を動作させるようにプログラ
ムされている。

データ記憶装置１０は、メガバイト単位のデー
タを収容する直接アクセス記憶装置（図示せず）
に対するバツフア記憶として使用されるのが望ま
しい。直接アクセス記憶装置とデータ記憶装置と
利用装置（図示せず）との間のデータ転送はデー
タ・ブロツクの形で、例えば4096バイトのブロツ
クの形で行なわれるのが望ましい。データ記憶装
置１０のアドレス可能データ記憶レジスタが４バ
イトのレジスタの場合、転送中の１ブロツクのデ
ータは1024個のレジスタを占める。（８バイトの
レジスタの場合、512個のレジスタでもつて１ブ
ロツクのデータを記憶する。）プロセツサ１４は
選ばれたSAR１１（これはアドレス・カウンタ
でもある）を活性化して、一連のアクセス中に１
つのブロツクを連続したアドレスのデータ記憶レ
ジスタへ転送するための予定数のアドレス可能レ
ジスタを順次アドレスする。

第１図及び第３図に示した記憶装置に於ける本
発明の動作は、第２図を参照すると良好に理解で
きる。第２図は上述の固定ブロツク・データ転送
を用いたアドレシング及び検査を図解している。
本発明は後で明らかになるように、可変サイズ・
ブロツクにも適用可能である。データ記憶装置１
０中の各データ・ブロツク２１毎のベース・アド
レスSO（先頭アドレス）は基準アドレス２０，
２０ａ〜２０ｃ（記憶装置アドレスSXとも呼ば
れる）である。4096バイトのデータ・ブロツクは
レジスタ内のアドレス・スペース２１で示した部
分に記憶される。データの完全性を保証するため
のエラー検出はレジスタ２２に記憶されたCRC
（巡回冗長検査）剰余で行なう。本発明の実施例
では、レジスタ２２中のCRC部分は２バイト長
であり、残りのバイトはすべて０である。従つて
4096バイトのデータ・ブロツクに対し合計で1025
個の４バイト・レジスタが使用される。レジスタ
使用箇数Ｋで示され、これはデータを領域21に、
そしてCRCを領域22に記憶するのに使用される
データ・レジスタの総数を意味し、アドレス２３
に記憶される。従来のメモリ割当て技術を用いる
とSAR１１中のＫのアドレスは、データ・ブロ
ツク２１ａ即ちデータ記憶装置１０中の、次に読
取られる（即ちアクセスされる）続きのデータ・
ブロツク、に対するアドレス２０ａに対応する。
データ記憶装置１０に於けるデータの割当てはそ
のデータのユーザ・アプリケーシヨンとは無関係
である。つまりデータ記憶装置１０にデータのブ
ロツクを記憶するためのレジスタの割当ては、
種々の記憶されたデータ・ブロツク間に存在しう
るような論理的関係に基づくものではなく、デー
タ記憶装置１０の効率的な使用に基づくものであ
る。従つて、新たなアドレスをSAR１１中にロ
ードすることなくデータ記憶装置１０に対して次
のアクセスを行なうと、アドレス２０ａで始まる
データ・ブロツク２１ａを読取ることになる。こ
の状態では、データ・ブロツク２１ａが読取られ
るべきデータ・ブロツクであるか否か又はプロセ
ツサ１４によつて書込まれるべき領域であるか否
かをチエツクする方法がない。このように、デー
タ記憶装置１０のデータ完全性が危うくなり、従
つてデータの完全性を制御する必要がある。

本発明に従うと、アドレス可能記憶レジスタの
各群をアクセスした後に、アドレス・オフセツト
量（ずれ量）がSAR１１中にいれられる。その
結果、１データ・ブロツクをアクセスする毎に
SAR１１が新たなアドレスを若しも受取らない
ならば、データ記憶装置１０中の１組のレジスタ
（例えばアドレス２０及び２３間の隣接しないレ
ジスタ）がアクセスされるのである。レジスタ２
２に記憶されたCRC剰余（領域21に記憶地され
たデータに夫々対応する）は、データ記憶装置１
０のデータ記憶マツピングと一致する単位として
データが読取られなかつたとき、エラー状態を表
示する。従つてそのときエラー状態が検出されエ
ラーの種類が表示される。そこで起きたことを再
現することにより、診断プログラム（図示せず）
は、データ・ブロツクに対するアクセスを制御し
ているSAR１１中の最後のアドレスが23以外の
アドレスであるかどうかを判断する。このオフセ
ツトされたアドレスはSAR１１の増分にエラー
があること、又はSAR１１にはデータ記憶装置
１０をアクセスするためのアドレスが最初に正し
くロードされなかつたことを示す。

本発明は広範に実施するため任意形態のアドレ
ス・オフセツトを意図しているけれども、発明の
具体的形態は本来的に新規であり、且つ今日の低
価格データ記憶装置では取りわけ極めて低コスト
であると言う著しい利点を与える。このアドレ
ス・オフセツテイングは、データ及び夫々のレジ
スタ２２に記憶された付随CRC剰余を記憶する
各記憶領域の間に空白（ブランク）レジスタを挿
入配置することによつて与えられる。そこで、１
データ・ブロツクがＫ個ではなくＫ＋１個のレジ
スタに記憶されることになる。データ記憶装置１
０への又はデータ記憶装置１０からの１データ・
ブロツクの転送の完了時の、SAR１１内のアド
レスは、アドレス・スペース内の今アクセスされ
たデータ領域の直後の空白レジスタ２７を指示す
る。その後若しもSAR１１中にSXに相当する新
たなアドレスをロードすることなくデータ記憶装
置１０に対するメモリ参照がなされるならば、ア
ドレシングに於けるオフセツトが生じてCRCを
含んだデータの完全なブロツクを読取ることがで
きず、空白レジスタとデータのみがCRC無しで
読取られる。その後データの最後の幾つかのバイ
トは後述のCRC発生器へ進み、そして比較回路
又は比較プログラムがデータ・エラーを検出す
る。SAR１１のアドレス内容はオフセツトされ
たアドレスを指示するので、通常の診断手順でデ
ータ・エラーの原因がアドレス・オフセツトに基
づくものであることを迅速に指摘することが出来
る。

各データ・ブロツクのためのSXの値が表（テ
ーブル）28に示される。ベース・アドレスＳ０は
最初のデータ領域21を定める。第２のデータ領域
21aはS1＝S0＋（CRC剰余を含む１データ・ブロ
ツクを記憶するためのレジスタの数即ちＫ）＋１
で決められる値S1を持つ。他の先頭アドレスＳ
２，Ｓ３，……も同様に計算され、固定ブロツ
ク・サイズ・データ記憶転送がなされる。

下記の機械動作表は本発明を実施するための機
械動作の順序を示すものである。第１図及び第３
図のシステムに於ける動作表のライン及びバスの
一覧表は主として第１図に対するものであるが、
第３図にも同様に適用できる。

機械動作表 １ キヤツシユへのデータ書込み MPX33を介してSAR−Ｘをロード ライン34活性 バス35SAR選択 バス36SAR内容 クリヤCRCG ライン51活性 ムーブ・データ バス13データを運ぶ ライン61書込みを指示 バス41バイトK40をＫにセツト ライン44活性となる ライン43活性 ライン46活性となる ライン48活性となる 論理ORがバス42を発生 バイト・カウントをバイトK40へ運ぶ ゲート50がバス13の内容をCRCG50へ CRCを記憶（バイトＫ＝１） ライン60活性 ライン62活性になる バス63がCRCをバス13へ運ぶ 1A オプシヨナル書込み後チエツク 読取SX＋Ｋ−１ ロードSAR−Ｙ ライン61を活性化して読取る ライン38を活性化 バス13及び66上にCRCを送る 比 較 ライン67活性化 ライン68感知 ２ キヤツシユからのデータ読取 MPX33を介してSAR−Ｘをロード クリヤCRCG ムーブ・データ ライン61が読取を示す 読取CRC ライン64活性になる ライン62非活性 バス13及び66上にCRCを送る 比 較 次に第１図に言及すると、マツプ３０は本発明
を周知の可変長データ・ブロツクで実施するため
データ記憶装置１０の一般化された割当てマツプ
（記憶領域割当て図）を示す。ベース・アドレス
Ｓ０は或るデータ長さを持ち、先頭アドレスＳ１
をＳ０＋Ｄ０にするようなアドレス・オフセツト
Ｄ０を含む。同様にして先頭アドレスＳ１から記
憶されるべき第２のデータ・ブロツクは、先頭ア
ドレスＳ２をＳ１＋Ｄ１にするようなアドレス・
オフセツトＤ１を有する。マツプ３０はデータ記
憶装置１０内に記憶される可変長データ・ブロツ
クの各ブロツク間に空白レジスタが生じるように
この要領で継続する。マツプ３０はプロセツサ１
４によつて両方向性バス３１を介してアクセスさ
れる。マツプ３０は普通、第３図と関連して後述
するような制御記憶におかれる。固定ブロツク長
アーキテクチヤに対する任意の先頭アドレスは
SX＝Ｓ０＋（ブロツクＢの数）×（任意のデータ・
ブロツクの先頭アドレスを決定するためのブロツ
クを記憶するのに必要なレジスタＤの数）である
ことを式32が示す。Ｓ０は最初のアドレス、Ｂは
アドレスされるべきブロツクの相対アドレス、Ｄ
はデータ及びCRCを記憶するため各ブロツクに
必要とされるレジスタの数十空白レジスタの数で
ある。プロセツサ１４はデータ記憶装置１０をア
クセスするため及びデータ・ブロツクをデータ記
憶装置１０の種々の記憶領域に割当てるために、
マツプ３０を使う。

データ記憶装置１０は複数個のSAR１１のう
ちの任意の１つを介してアクセスされるのが望ま
しい。これはSAR１１とプロセツサ１４の間に
挿間されているマルチプレキシング回路MPX３
３を用いることにより達成される。ライン３４は
SARロード命令をMPX３３へ運び、MPX３３は
バス３５上のSARアドレスに応答して、バス３
６の信号内容（すべてのSAR１１へ供給され
る）がロードされるべきSAR１１を選択する。
ライン３４の活性であるとき、通常のゲート回路
（図示せず）がバス３５上の信号により指示され
る選ばれたSAR１１へバス３６の内容をゲート
する。バス３６は一連のデータ・ブロツク転送の
ためデータ記憶装置１０に対する先頭アドレス
SX及び後述の単一データ記憶レジスタ・アクセ
スのための単一アドレスを運ぶ。ライン３７は、
活性のとき、バス３５上を転送された信号によつ
て示されるSAR１１の内のアドレスSXを開始点
として、１データ・ブロツクがデータ記憶装置１
０から又はデータ記憶装置１０へ転送されるべき
ことを、マルチプレクサ（MPX）３３を介して
知らせる。選ばれたSAR１１はそのとき、デー
タ記憶装置１０がアドレス可能なデータ記憶レジ
スタの１つへの書込み又は読取りのサイクルを終
了する毎に自動的に増分される記憶アドレス・カ
ウンタとなる。ライン３８がプロセツサ１４によ
つて活性化されたとき、単一のデータ記憶レジス
タはバス３５上のアドレス信号によつて指定され
るSAR１１内のアドレスでアクセスされる。ラ
イン３８はデータ記憶装置１０へ延びて単一のデ
ータ記憶レジスタ・アクセスを表示する。

ブロツク転送のためにプロセツサ１４は先ずバ
イト・カウンタ４０をロードするが、これはダウ
ン・カウンタであつて、SAR１１中の最後のア
ドレスがＫ＋１になるように値Ｋを入れる。バイ
ト・カウントのプリセツトはバス４１を介してプ
ロセツサ１４から供給される信号によつて与えら
れ、以後アクセスされるべきデータ記憶レジスタ
の数を示す。バイトがバス１３を介して転送され
る都度、論理OR回路（バス部分42に設けられて
いるが図示せず）がバイト・カウンタ４０を減数
する。即ちデータ記憶装置１０は、１つのバイト
がバス１３へ送られるときにはパリテイ・ビツト
を含めて少くとも１つのビツト即ち１つのパルス
が存在するように、奇数パリテイでデータ・バイ
トを記憶する。従つてデータ・バイトの１つのビ
ツトがバイト・カウンタ４０をクロツクするため
使用される。プログラム・プロセスで使用される
ような他の減数方法が使用されてもよい。線４３
は一連のデータ転送コマンドを知らせる信号をプ
ロセツサ１４から運ぶ。バイト・カウンタ４０は
線４４を介してAND回路４５へ非零表示を供給
し、AND回路４５は線４６へ一連のデータ・コ
マンド信号を送り、一連のデータ転送をデータ記
憶装置１０に知らせる（小円４７で示す）。この
作用はあたかも自動データ転送機能で動作したか
のようにデータ記憶装置１０を循環的に動作させ
る。バイト・カウンタ４０は線４８を介して信号
をプロセツサ１４と、一連のデータ転送のアドレ
スを指示するため選ばれたSAR１１とへ送る。
又データ記憶装置１０へも送つて、残りのバイト
数がＫ−１よりも大きいこと、即ちCRC２２が
未だ読取り又は転送されていないことを記憶装置
１０に知らせる。CRCG（巡回冗長検査発生器）
５０は線４６上の信号によつて働らかされる。デ
ータ転送を開始する前にプロセツサ１４は、線５
１上に信号を送ることによつてCRCG５０をクリ
ヤする。バス１３を介して何れの方向にも転送さ
れる各データ・バイト（パリテイを含む）はバス
５２を通つて移動しゲート回路５３へも進み、そ
の後バス５４を介してCRCG５０へ進む。ゲート
回路５３は後述の制御に応答して周知のゲート機
能（簡単であるため詳述しない）を達成する。例
えばバイト・カウンタ４０は、バイト・カウント
がＫ−１よりも大きくない（データ・ブロツクの
終りを意味する）間はバス５２をバス５４に結合
するため線６０を介してゲート回路５３へ信号を
供給する。プロセツサ１４から出ている線６１
は、動作が読取りであるか又は書込みであるか、
即ちデータがデータ記憶装置１０から転送される
か又はデータ記憶装置１０へ転送されるかを示す
ため、ゲート回路５３及びデータ記憶装置１０に
指示を与える。ゲート回路５３は線６１の信号及
び線６０の信号に応答して線６２上に活性化信号
を供給する。その活性化信号によりCRCG５０
が、蓄積されたCRC２２を線６３経由でバス１
３へ送つてデータ記憶装置１０に記憶させる。こ
れにより、転送された各データ・ブロツクに関し
てアドレスＫ−１に於て発生されたCRC２２を
記憶する。

このときオプシヨンの「書き込み後の検査」が
使われてもよい。プロセツサ１４は選択された
SAR１１へアドレスＫを供給し、その後線３８
を活性化してレジスタを読出し、比較回路６５で
その内容をCRC５０の内容と比較するのに使
う。CRC５０の内容は、比較回路６５が記憶さ
れたCRCをバス１３から受取るとき、バス６６
を介して比較回路６５へ供給される。線６７はプ
ロセツサ１４から「活性化回路比較」を受取つて
比較結果（即ち一致又は不一致）を線６８経由で
プロセツサ１４へ供給する。不一致であればエラ
ー状態を表示する。

データ記憶装置１０からの読取り動作について
説明すると、ゲート回路５３は線６１上の読取り
表示信号及び線６０上のデータ終了信号に応答し
て線６４を活性化し、CRCG５０がバス６６を介
して比較回路６５へ発生済みのCRCを送るよう
に仕向ける。比較回路６５はバス１３を介してデ
ータ記憶装置１０から、記憶されたCRCデータ
を受取る。そのときプロセツサ１４は線６７を介
して比較回路６５を活性化して、記憶された
CRCを発生されたCRCと比較し、データがデー
タ記憶装置１０から正しく読取られたことを確認
する。

第３図はプロセツサ１４及びデータ記憶装置１
０を含む本発明のプログラム態様を示す。バス７
１は第１図に関して説明された諸機能を実現する
ためのプログラムを記憶した制御記憶７２へプロ
セツサ１４を結合する。マツプ３０はCRCGプロ
グラム５０Ｐ、比較プログラム６５Ｐ、バイト・
カウンタ４０Ｐ、及び他のプログラム７３などと
共に制御記憶７２中に記憶される。プログラムさ
れた機能を低いコストで高いデータ率で実現する
ため、構成要素40、50及び65はデジタル・プロセ
ツサ１４によつて制御される電子回路にする。キ
ヤツシユとして動作させるときはデータ記憶装置
１０のための登録簿（デレクトリ）の部分が、プ
ロセツサ１４による迅速なアクセスのため制御記
憶７２中に記憶される。実際の登録簿は、データ
記憶装置１０の領域75に記憶された登録簿よりも
十分に大きい。データ記憶装置１０の１部分が、
多量のアドレス可能なデータ記憶レジスタを占有
するキヤツシユＣ７６として指定される。プロセ
ツサ１４はバス７７を介して他の構成要素OCへ
接続される。第１図に示された種々の構成要素
40、44、53、50及び65はすべて制御記憶７２内の
プログラム構成要素である。動作は第４図に示さ
れたように行なわれる。

データ記憶装置１０のキヤツシユ部分Ｃ７６を
初期化するには、マツプ３０又はアドレス・テー
ブル２８を介して固定しうる指定ブランク又は空
白レジスタがオール０にリセツトされることが必
要である。このリセツトは第４図に示された制御
記憶７２のプログラムによつて達成されるばかり
か、第１図のプロセツサ１４の同じプログラムに
よつても達成される。そのプログラムは電源投
入・リセツト（POR）と関連した初期化手順の
１部分である。PORのうちの関係部分は論理径
路８０で始まり、ステツプ81は所定のSAR１１
がアドレスＳ０＋Ｋ＋１（即ち最初のブランク・
レジスタ２７のロケーシヨン）へセツトされるよ
うにすることである。この動作はすべてのレジス
タ２７をクリヤにするためループ８２を初期化す
る。ステツプ83に於て線３１が活性化されそして
読み／書き線６１が、オール０にセツトされてい
るバス３１のデータで書込まれるようにセツトさ
れる。その後、ステツプ84に於て、所定のSAR
１１が値Ｋ＋１によつて修正されたとき所定の
SARの以前の内容を収容するように、アドレス
がインデツクスされる。次にステツプ85に於てプ
ロセツサ１４は、すべてのレジスタ２７がクリヤ
されたかどうか（即ちSARの値が最後のブラン
ク・レジスタ２７を越えたレジスタのアドレスで
あるＭに等しいかどうか）を知るために検査す
る。若しもそうであるならばPOR初期化処理を
継続するため86に於て出口へ進む。そうでないな
らば、すべてのレジスタ２７がクリヤされてしま
うまでステツプ83、84及び85を繰返すため、戻り
径路に進む。この時点でデータ記憶装置１０はキ
ヤツシユ登録簿７５が構築されるのを許す本発明
を実施するため初期化される。

以上の説明はアドレス・オフセツトを処理する
ための最も効果的な方法を示す。アドレス・オフ
セツトを生じさせる第２の方法は一連の各データ
転送が完了したとき１だけSAR１１を増分する
ことである。他の方法は１ブロツクのデータを収
容するため１つのアドレス・スペース内に所定数
のレジスタを持たせるようにデータ記憶装置１０
を設計することである。そのときは、アドレス・
スペースの空所をアドレスするとエラー状態を生
じるようにして、アドレス・スペースに空所が設
けられてよい。

【図面の簡単な説明】

第１図は本発明を採用したデータ記憶装置のブ
ロツク図、第２図は第１図に示されたデータ記憶
装置に於けるデータのマツピングを示すデータ構
造マツプ、第３図は第１図に示されたデータ記憶
装置の実施例を示すブロツク図、第４図は第１図
のデータ記憶装置に用いられる初期化を示す流れ
図である。 １０……データ記憶装置、１１……記憶アドレ
ス・レジスタSAR、１２……アドレス・バス、
１３……データ・バス、１４……プロセツサ、３
０……マツプ。

Claims (1)

1. 【特許請求の範囲】 １ 複数個のデータ記憶レジスタを含むランダ
   ム・アクセス・データ記憶装置をアドレスする方
   法であつて、 上記複数個のデータ記憶レジスタを、それより
   も少ない所定個数を夫々含む記憶レジスタ群に分
   け、各記憶レジスタ群に夫々アドレスを割当て、 上記各記憶レジスタ群中の少なくとも最後の１
   つの記憶レジスタを夫々予定の基準信号状態にし
   ておき、 上記各記憶レジスタ群をアドレスして、該アド
   レスされた群内のすべての記憶レジスタを予定順
   序で少なくとも最後の１つを除いてアクセスし、 もしも上記少なくとも最後の記憶レジスタがア
   クセスされる事態が生じたとき、上記少なくとも
   最後の記憶レジスタ中の予定の基準信号状態を読
   出してエラーを表示することを特徴とするデータ
   記憶レジスタのアドレス方法。 ２ 複数個のデータ記憶レジスタを含むデータ記
   憶装置に於いて、 上記複数個のデータ記憶レジスタをアドレスす
   るためのアドレス・カウンタと、 上記複数個のデータ記憶レジスタを細分して成
   るそれよりも少ない所定個数を夫々含む記憶レジ
   スタ群をアドレスするためのアドレス・マツプ手
   段と、 上記アドレス・カウンタを予定の順序で循環的
   にカウントさせて最後のアドレスを収容した状態
   でカウントを終了させる手段と、 新たな上記記憶レジスタ群のアクセスに先立つ
   て上記アドレス・カウンタが出発点にセツトされ
   なかつたことを、上記アドレス・マツプを参照す
   ることにより感知したときエラー信号を発生する
   手段と、 を含むデータ記憶レジスタのアドレス装置。