JPS5848288A - デ−タ記憶レジスタのアドレス方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発明はデータ記憶装置に関し、具体的にはアドレス動
作が正常か否かを検査するための方法及び装置に関する
。

発明の背景 半導体記憶装置などのランダム・、アクセス揮発性記憶
装置は低いコスト及び高い性能コスト比のためデータ処
理産業界で広く採用されている。そのような半導体デー
タ記憶装置内部のレジスタに対するアクセスは種々の高
速度アドレス・レジスタ選択回路を必要とする。高速で
動作するこれらの回路はエラーを生じることがめる。従
ってエラーの無いアドレス動作を保証するため、種々の
エラーチェック機能を持つことが希望式れる。

半導体データ記憶装置は、直接アクセス記憶装置（ディ
スク記憶装置）のような周辺データ記憶ｉｔのためのキ
ャッシュ又はバッファ記憶装置、！：じて使用される。

ディスク記憶装置及び・半導体データ記憶装置間、半導
体データ記憶装置及びホスト・コンピュータ間のデータ
転送の場合は、例えば４０９°６バイトという多数のデ
ータ信号のブロックの形で転送される。バンファカ、制
御データ信号を含め他のデータを記憶できる一層大きい
データ記憶装置中の指定された部分でめると！！は、デ
ータ・ブロックはバッファの所謂割当て（了ロケート）
部分に記憶される。データ・ブロックの転送に際して、
転送がバッファ内のブロックのマツピング（記憶域地図
化）Ｋ関してスキューちれること−がめす、従ってデー
タの完全性が七の↓５なアドレス・エラーによって破壊
される。

ページング及びスワツピングのような例では、バッファ
内でデータのブロックが論理的に独立でめることが希望
される。この論理的独立性は、データの成るブロックを
データ記憶装置中に書込む都度、又はデータ記憶装置か
ら読出す都度、そのデータ記憶装置のためのアドレシン
グ回路を駆動するアドレス・レジスタに新たなアドレス
をロードすることにより達成嘔れる。そのような論理的
独立性が維持ちれないときはエラー状態がホスト・シス
テムに生じる。それは、データ記憶装置に書込んだデー
タのブロックの論理的関係がホスト、コンピュータによ
るそのようなデータのブロックの使用と無関係になるた
めでるる。従ってデータ記憶装置中でデータのブロック
間の論理的関係がそのようなデータの論理的特徴に関し
て維持でれるように、データ記憶装置がデータの各ブロ
ックを独立的にアクセスすることが極めて重要でるる。

この要件はデータ記憶装置の１つの領域をデータ信号の
記録のため又は読取りのためにアクセスする都度新たな
アドレスをアドレス・レジスタにロードすることにより
容易に達成可能でるる。

低コスト且つ効率的なエラー・チェック・システムが、
そのようなデータ記憶装置の正しい動作を保証するため
に望ま゛れている。

本発明の要約 不発明に従うチェック方法及び装置は第１の複数のアド
レス可能レジスタを有する例えば揮発性ランダム・アク
セス・データ記憶装置のためのものでるる。アドレス可
能レジスタは、夫々予定量のデータを記憶することが出
来る複数のレジスタ群に割振られる。レジスタの各群は
データを記憶するばかりか、群内に記憶δれたデータに
関連した信号のエラー検出信号を記憶し、エラーチェッ
ク動作のための空白レジスタをも持つ。アドレス方式は
、エラー検出信号（最後に読取った又は記憶した信号）
を読取った後に、アドレス機構が空白レジスタを指示す
るようになっている。そこで若しもアドレス−・レジス
タが次のアクセスに先立ってロー　ドされなかったなら
ば、常時空白の空白レジスタが先ずアクセスされてアド
レスのオフセット（ずれ）を生じ、それはエラー検出信
号の組で動作するエラー検出回路によって検出でれる。

不発明の実施態様ではランダム・アクセス・データ記憶
装置のためのアドレシング装置は、一連のアドレスを循
環的に発生するアドレス手段ヲ含む。一連のアドレスの
終りで、アドレス機構に結合された手段が、アドレス機
構に、メモリ吊のデータのマツ、ピンクと一致しないレ
ジスタに対するアドレスを一連のアドレスの終了時に収
容させる。

アドレス手段を不一致から脱するように調整することな
くその後データ記憶装置をアクセスするとエラーが検出
され、それによってアドレシング・システムにエラーか
めること、又はアドレシング・システムはデータ記憶装
置に対するアクセスに先立ってセントされなかったこと
を表示する。

本発明の詳細 図面を参照して不発明を詳述する。第１図は不発明に従
って動作されるデータ記憶装置１ｏを概略的に示す。デ
ータ記憶装置１０Ｆｉ例えば１００万個以上の多量のア
ドレス可能なデータ記憶レジスタを含む。各レジスタは
少くとも１バイトのデータ、そして望ましくは複数バイ
トの、例えば４．８、又は１６バイトのデータを記憶し
うるものでるる。データ記憶装置に対するアクセスは公
知の構成のデータ記憶装置１０内の了トレシング機構を
介して行なわれる。アドレシング機構即ちレジスタ選択
システムはアドレス・バス１２を介Ｌ：、１つ又はそれ
以上の記憶アドレス・レジスタ５ＡＲ１１か゛らメモリ
・アドレスを受取る。複数のアドレス・レジスタ５ＡＲ
１１が使用されるとき、データ記憶装置１０に対する１
アクセス期間中又は一連のアクセス期間中唯１つのアド
レス・レジスタだけが、活性化妊れる。データ記憶装置
１０に出入りするデータの流れは両方向性データ・バス
１３ｔ−通って生じ、デジタル・プロセッサ１４によっ
て制御でれる。矢印１５はバス１５が他の装置、（甲示
せず）へ接続される。ことを示す。プロセッサ１４Ｈ８
ＡＲ１１の動作をチェックするだけでなくデータ記憶装
置１０をアクセスする際の所望のプロトコルをチェック
するためにデータ記憶装置１０を動作させるようにプロ
グラム芒れている。

データ記憶装置１０は、メガバイト単位のデータを収容
する直接アクセス記憶装置（図示せず）に対するバッフ
ァ記憶として使用されるのが望ましい。直接アクセス記
憶装置とデータ記憶装装置と利用装置（図示せず）との
間のデータ転送はデータ・ブロックの形で、例え−Ｈ４
０９６バイトのブロックの形で行なわれるのが望ましい
。データ記憶装置１０のアドレス可能デ・−夕記憶レジ
スタが、４バイトのレジスタの場合、転送中の１ブロツ
クのデータは１０２４個のレジスタを占める。（８バイ
トのレジスタの場合、５１２個のレジスタでもって１ブ
ロツクのデータを記憶する。）プロセッサ１４は選ばれ
た８ＡＲ１１（これはアドレス・カウンタでもめる）を
活性化して、一連のアクセス中に１つのブロックを連続
したアドレスのデータ記憶レジスタへ転送するため予定
数のアドレス可能レジスタを順次アドレスする。

第１図及び第５図に示した記憶装置に於ける本発明の動
作は、第２図を参照すると良好に理解できる。第２図は
上述の固定ブロック・データ転送ヲ用いた了トレシング
及びチェツキングを図解している。本発明は後で明らか
になるように、可変サイズ・ブロックにも適用可能でる
る。各データパブロックに対するデータ記憶装置１００
ベース・アドレスは予定のアドレス可能データ記憶レジ
スタ２０のための基準アドレス（記憶装置アドレスＳＸ
と゛も呼ばれる）に於て始まる。４０９６バイトのデー
タ・ブロックはレジスタ内のアドレス・スペース２１で
示した部分に記憶嘔れる。データの完全性を保証するた
めのエラー検出はレジスタ２２に記憶でれたＣＲＣ（巡
回冗長検査）剰余で行なう。不発明の実施例では、レジ
スタ２２中のＣＲＣ部分は２バイト長でろυ、残りのバ
イトはすべて０である。従って４０９６バイトのデータ
・プ、ロックに対し合計で１０２５個の４バイト・レジ
スタが使用される。この数は文字にで表わされ、これは
データを領域２１に、そしてＣＲＣをレジスタ２２に記
憶するのに使用てれるデータ記憶装置１０のアドレスの
数を意味し、アドレス２６で表示でれる。従来のメモリ
割当て技術を用いるとＫに於ける５ＡＲ１１中のアドレ
スは、データドブロック２６即ちデータ記憶装置１０中
の、次に読取られる（即ちアクセスδれる）連転したデ
ータ・ブロック、に対するアドレス２５に対応する。デ
ータ記憶装置１０に於けるデータの割当てはそのデータ
のユーザ・アプリケーションとは無関係である。つまり
データ記憶装置１０にデータのブロックを記憶するため
のレジスタの割当ては、種々の記憶されたデータ・ブロ
ック間に存在しうるような論理的関係に基づくものでは
なく、データ記憶装置１０の効率的な使用に基づくもの
でめる。従って、新たなアドレスを５ＡＲ１１中にロー
ドすることなくデータ記憶装置１０に対して次のアクセ
スを行なうと、アドレス２５で始まるデータ・ブロック
２６を読取ることになる。この状態では、データ・ブロ
ック２６が読取られるべきデータ・ブロックでるるか否
か又はプロセッサ１４によって書込まれるべき領域でる
るか否かをチェックする方法がない。このように、デー
タ記憶装置１０のデータ完全性が危うくなり、従ってデ
ータの完全性を制御する必要がるる。

本発明に従うと、アドレス可能記憶レジスタの各群をア
クセスした後に、アドレス・オフセット（ずれ）がＳ　
Ａ　Ｒ１’１中に導入され、その結果、１データ・ブロ
ックをアクセスする毎に５−ＡＲｌｌが新たなアドレス
を若しも受取らないならば、データ記憶装置１０中の１
組のレジスタ（例えば７）”ｔ／ス２０及び２３間の隣
接しないレジスタ）がアクセスされるのでるる。レジス
タ２２に記憶されたＣＲＣ剰余（領域２１に記憶でれた
データに夫々対応する）は、データ記憶装置１０のデー
タ記憶マツピングと一致する単位としてデータが読取ら
れなかったとき、エラー状態を表示する。

従ってそのときエラー状態が検出でれエラーの種、−一 類が表示される。そとで起きたことを再現することによ
り、診断プログラム（図示せず）は、データ・ブロック
に対するアクセスを制御している１ＳＡＲ１１中の最後
のアドレスが２５以外のアドレスでるるかどうかを判断
する。このオフセントされたアドレスは５ＡＲ１１の増
分にｉラーがろること、又は５ＡＲ１１にはデータ配憶
装置１０をアクセスするためのアドレスが最初に正しく
ロードδれなかつたことを示す。

本発明は広範に実施するため任意形態のアドレス・オフ
セットを意図しているけれども、発明の具体的形態は本
来的に新蝉であり、且つ今日の低価格データ記憶装置で
は取りわけ極めて低コストであると言う著しい利点を与
える。このアドレス・オフセツティングは、データ・ブ
ロックと共に夫々のレジスタ２２に記憶された付・１随
ＣＲＣ剰余を記憶する所のデータ記憶装置１０の記憶領
域の各々の間に空白レジスタを挿間することによって与
えられる。そこで、１データ・ブロック−ＩＣＥ　Ｋ　
個ではＺ＜Ｋ＋１個のレジスタに記憶でれることになる
。データ記憶装置１０への又はデータ記憶装置４１０か
らの１データ・ブロックの転送の完了時の、５ＡＲ１１
内のアドレスは、アドレス・スペース内ノ今アクセスで
れたデータ領域の直後の空白レジスタ２７を指示する。

その後若しも５ＡＲ１１中にＳＸに相当する新たなアド
レスをロードすることなくデータ記憶装置１ｏに対する
メモリ参照がかテれるならば、アドレシングに於けるオ
フセットが生じてＣＲＣを含んだデータの完全なブロッ
クを読取ることかできず、空白レジ、スタとデータのみ
がＣＲＣ無しで読取られる。その後デーータの最後の幾
つかのバイトは後述のＣＲＣ発生器へ進ミ、そして比較
回路又は比較プログラムがデータ・エラーを検出する。

Ｓ、ＡＲｌｌのアドレス内容はオフセットされたア十°
レスを指示するので、通常の診断手順でデータ・エラー
の原因がアドレス・オフセットに基づくものでるること
を迅速に指摘することが出来る。

各データ・ブロックのためのＳＸの値が表２８４に示さ
れる。ベース・アドレスｓｏは最初のデータ領域２１を
定める。第２のデータ領域２６は５１＝ＳＯ＋（ＣＲＣ
剰余を含む１データ・ブロックを記憶するためのレジス
タの数即ちＫ）＋１で決められる値Ｓ１を持つ。他の先
頭了ドレスＳ２、Ｓ３、・・・・・・も同様に計算され
、固定ブロック・サイズ・データ記憶転送がなされる。

下記の機械動作表は本発明を実施するための機械動作の
順序を示すものでるる。第１図及び第３図のシステムに
於ける動作衣のライン及びバスの一覧表は主として第１
図に対するものでるるホ、第５図にも同様に適用できる
。

１、　キャッシュへのデータ書込み ＭＰＸ３３を介して５ＡＲ−Ｘをロードライン６４活性 バス５５８ＡＲ選択 バス５６　ＳＡＲ内容 クリヤＣＲＣＧ ライン５１活性 ムーブ・データ バス１３データを運ぶ ライン６１書込みを指示 バス４１バイトに４０をＫにセット ライン４４活性となる ライン４３活性 ライン４６活性となる ライン４８活性となる 論理ＯＲがバス４２を発生 バイト・カウントをバイトに４０へ運ぶゲート５３がバ
ス１６の内容をＣＲＣＧ５０へ ＣＲＣを記憶（バイトに＝１） ライン６０活性 ライン６２活性になる バス６３がＣＲＣをバス１３へ運ぶ ＩＡ、オプショナル書込み後チェック 読取ＳＸ十に−１ ０−ド５ＡＲ−Ｙ ライン６１を活性化して読取る ライン６８を活性化 バス１３及び６６上にＣＲＣを送る 比較 ライン６７活性化 ライン６８感知 ２、　″！Ｆ−ヤツシュからのデータ読取ＭＰＸ５５を
介して５ＡＲ−ＸをロートクリヤＣＲＣＧ ムーブ・データ ライン６１が読取を示す 読取ＣＲＣ ライン６４活性になる ライン６２非活性 バス１５及び６６上にＣＲＣを送る 比較 次に第１図に言及すると、マツプ５０は本発明を周知の
可変長データ・ブロックで実施゛するためデータ記憶装
置１０の一般化された割当てマツプ（記憶域地図）を示
す、ベース・アドレスＳＯは成るデータ長さを持ち、先
頭アドレスＳ１をＳＯ＋Ｄ’Ｏにするようなアドレス・
オフセットＤＯを含む。同様にして先頭アドレスＳ１か
ら記憶されるべき第２のデータ・ブロックは、先頭アド
レスＳ２を８１＋ＤＩにするようなアドレス・オフセン
トＤ１を有する。マツプ３０はデータ記憶装置１０内に
記憶される可変長データ・ブロックの各ブロック間に空
白レジスタが生じるようにこの要領で継続するＪ・マツ
プ５０はプロセッサ１４によって両方向性バス３１を介
してアクセスされる。マツプ５０は普通、第５図と関連
して後述するような制御記憶におかれる。固定ブロック
長子−キテクチャに対する任意の先頭アドレスは５ｘ＝
ｓｏ＋（ブロックＢの数）×（任意のデータ・ブロック
の先頭アドレスを決定するためのブロックを記憶するの
に必要なレジスタＤの数）であることを式３２が示す。

ＳＯは最初のアドレス、Ｂはアドレスされるべきブロッ
クの相対アドレス、Ｄはデータ及びＣＲＣを記憶するた
め各ブロックに必要とされるレジスタの数十空白レジス
タの数でるる。

プロセッサ１４はデータ記憶装置１０をアクセスするた
め及びデータ・ブロックをデータ記憶装置１０の種々の
記憶領域に割当てるために、マツプ６０を使う。

データ記憶装置１０は複数個の５ＡＲ１１のうちの任意
の１つを介してアクセスされるのが望ましい。これは５
ＡＲ１１とプロセッサ１４の間に挿間されているマルチ
プレキシング回路ＭＰＸ３６を用いることにより達成さ
れる。ライン３４はＳＡＲロード命令をＭＰＸ５３へ運
び、ＭＰ）１５はバス３５上のＳＡＲ，アドレスに応答
して、バス３６の信号内容（すべての５ＡＲ１１へ供給
される）がロードされるべき５ＡＲ１１を選択する。

ライン５４の活性でるるとき、通常のゲート回路（図示
せず）がバス５５上の信号により指示される選ばれた５
ＡＲ１１ヘバス６６の内容をゲートする。バス３６Ｆｉ
一連のデー！・ブロック転送のためデータ記憶装置１０
に対する先頭アドレスＳＸ及び後述の単一データ記憶レ
ジスタ・アクセスのだめの単一アドレスを□運ぶ。ライ
ン３７は、活性のとき、バス６５上を転送された信号に
よって示すしる５ＡＲ１１の内のアドレスＳＸを開始点
として、１データ・ブロックがデータ記憶装置１０から
又はデータ記憶装置１０へ転送されるべきことを、マル
チプレクサＣＭＰＸ）３５を介して知らせる。選ばれた
８ＡＲ１１はそのとき、データ記憶装置１０がアドレス
可能なデータ記憶レジスタの１つへの書込み又は読取り
のサイクルを終了する毎に自動的に増分される記憶アド
レス・カウンタとなる。ライン５８がプロセッサ１４に
よ−って活性化されたとき、単一のデータ記憶レジスタ
はバス３５上のアドレス信号によって指定される５ＡＲ
１１内のアドレスでアクセスされる。ライン３８はデー
タ記憶装置１０へ延びて単一のデータ記憶レジスタ・ア
クセスを表示する。

ブロック転送のためにプロセッサ１４Ｆｉ先ずバイト・
カウンタ４０をロードするが、これはダウン・カウンタ
でろって、５ＡＲ１１中の最後のアドレスかに＋１にな
るように値Ｋを入れる。バイト・カウントのプリセット
はバス４１を介してプロセラ゛す１４から供給される信
号によって与えられ、以後アクセスされるべきデータ記
憶レジスタの数を示す。バイトがバス１３を介して転送
される都度、論理ＯＲ回路（バス部分４２に設けられて
いるが図示せず）がバイト・カウンタ４ｏを減数する。

即ちデータ記憶装置１ｏは、パリティを含めて少くとも
１つのビットを有する１バイトがバス１３を介して転送
される都度、１を与えるように即ち１つのパルスが存在
するように、奇°数パリティでデータ・バイトを配憶す
る。従ってデー０をクロックするため使用される。プロ
グラム・プロセスで使用されるような他の減数方法が使
用されてもよい。線４３は一連のデータ転送コマンドを
知らせる信号をプロセッサ１４から運ぶ。バイト・カウ
ンタ４０は線４４を介してＡＮＤ回路４５へ非零表示を
供給し、ＡＮＤ回路４５は線４６へ一連のデータ・コマ
ンド信号を送り、一連のデータ転送をデータ記憶装置１
０に知らせる（小円４７で示す）。この作用ＩＩ′ｉ口
たかも自動データ転送機能で動作したかのようにデータ
記憶装置１０を循環的に動作させる。バイト・カウンタ
４０は線４８を介して信号をプロセッサ１４と、一連の
データ転送のアドレスを指示するため選ばれた５ＡＲ１
１とへ送る。又データ記憶装置１ｏへも送って、残りの
バイト数かに−１よりも大きいこと、即ちＣＲＣ２２が
未だ読取シ又は転送されていないことを記憶装置１０に
知らせる。ＣＲＣＧ（゛巡回冗長検査発生器）５０は線
４６上の信号によって働らかされる。データ転゛送を開
始する前にプロセッサ１４は、１ｌｌ１５１上に信号を
送ることによってＣ−ＲＣＧ５０をクリヤする。バス１
３を介して何れの方向にも転送される各データ・バイト
・（パリティを含む）Ｆｉババス２を通って移動しゲー
ト回路５５へも進み、その後バス５４を介してＣＲＣＧ
５０へ進む。ゲート回路５３Ｆｉ後述の制御に応答して
周知のゲート機能（簡単であるため詳述しない）を達成
する。例えばバイト・カウンタ４０ｒＩ′ｉ、バイト・
カウントかに−１よりも大きく’ｊい、（データ・ブロ
ックの終シを意味する）間はバ灰５２をバス５４に結合
するため線６ｏを介シテケート回路５３へ信号を供給す
る。プロセッサ１４から出ている線６゛１は、動作が読
取りでるるか又は書込みでるるか、即ちデータがデータ
記憶装置１０から転送されるか又はデータ記憶装置１０
へ転送されるかを示すため、ゲート回路５３及びデータ
記憶装置１０に指示を与える。ゲート回路５６は線６１
の信号及び線６０の信号に応答して箸６２上に活性化信
号を供給する。その活性化信号によりＣＲＣＧ５０が、
蓄積されたＣＲＣ２２を締６３経由でバス、１３へ送っ
てデータ記憶装置１０に記憶させる。これにより、転送
された各データ・ブロックに関゛してアドレスに−ｉＫ
於て発生されたｃＲＣ２２を記憶する。

このときオプションの「書き込み後の検査」が使われて
もよい。プロセッサ１４は選択された５ＡＲ１１ヘアド
レスＫを供給し、その後練３８を活性化してレジスタを
読出し、比較回路６５でその内容をＣＲＣ５０の内容と
比較するのに使う。

ＣＲＣ５Ｄの内容は、比較回路６５が記憶されたＣＲＣ
をバス１３から受取るとき、バス６６を介して比較回路
６５へ供給される。線６７はプロセッサ１４から「活性
化回路比較」績取って比較結果（即ち一致又は不一致）
を線６８月由でプロセッサ１４へ供給する。不一致でろ
ればエラー状態を表示する。

データ記憶装置１０からの読取多動作について説明する
と、ゲート回路５３は線６１上の読取り光示信号及び線
６０上のデータ終了信号に応答して線６４を活性化し、
ＣＲＣＧ５０がバス６６を。

介して比較回路６５へ発生済みのＣＲＣを送るように仕
向ける。比較回路６５はバス１６を介してデータ記憶装
置１０から、記憶されたＣＲＣデータを受取る。そのと
きプロセッサ１４は線６７を介して比較回路６５を活性
化して、記憶されたＣＲＣを発生されたＣＲＣと比較し
、データがデータ記憶装置１０から正しく読取られたこ
とを確認する。

第３図はプロセッサ１４及びデータ記憶装置１０を含む
本発明のプログラム態様を示す６バス７１１１を第１図
に関して説明された諸機能を実現するためのプログラム
を記憶した制御記憶７２ヘプロセソサ１４を結合する。

マツプ３０はＣＲＣＧプログラム５０Ｐ、比較プログラ
ム６５Ｐ１バイト・カウンタ４０Ｐ１及び他のプログラ
ム７３などと共に制御記憶７２中に記憶される。プログ
ラムされた機能を低いコストで高いデータ率で実現する
ため、構成要素４０．５０及び６５はデジタル・プロセ
ッサ１４によって制御される電子回路にする。キャッシ
ュとして動作させるときはデータ記憶装置１０のための
登録簿（デレクトリ）の部分が、プロセッサ１４による
迅速なアクセスのため制御記憶７：２中に記憶される。

実際の登録簿は、データ記憶装置１０の領域７５に記憶
された登録簿よりも十分に大きい。データ記憶装置１０
０１部分が、多量のアドレス可能なデータ記憶レジスタ
を占有するキャッシュＣ７６として指定される。

プロセッサ１４はバス７７を介して他の構成要素ＯＣへ
接続される。第１図に示された種々の構成要素４０．４
４．５３．５０及び６５ｔｊ：すべて制御記憶７２内の
プログラム構成要素でるる。動作は第４図に示されたよ
うに行なわれる。

データ記憶装置１０のキャッシュ部分Ｃ７６を初期化す
るには、マツプ５０又はアドレス・テーブル２日を介し
て同定しうる指定ブランク又は空白レジスタがオール０
にリセットされることが必要でろる。このリセットは第
４図に示された制御記憶７２のプログラムによって達成
されるはかシか、第１図のプロセッサ１４の同じプログ
ラムによっても達成される。そのプログラムは電源投入
・１ｊセツ）　（ＦＯＲ）と関連した初期化手順の１部
分である。’ＦＯＲのうちの関係部分は論理径路８０で
始まり、ステップ８１は所定の５ＡＲ１１’がアドレス
可能十に＋１（即ち最初のブランク・レジスタ２７のロ
ケーション）ヘセットされるようにすることでろる。こ
の動作はすべてのレジスタ２７をクリヤにするためルー
プ８２を初期化する。

ステップ８５に於て線５１が活性化されそして読み／書
き線６１が、オール０にセットされているバス、６．１
のデータで書込まれるようにセットされる。その後、ス
テップ８４に於て、所定の５ＡＲ１１が値に＋１によっ
て修正されたとき所定のＳＡＲの以前の内容を収容する
ように、アドレスがインデックスされる。次にステップ
８５に於てプロセッサ１４は、すべてのレジスタ２７が
クリヤされたかどうか（即ちＳＡＲの値が最後のブラン
ク・レジスタ２７を越えたレジスタのアドレスでめるＭ
に等しいかどうか）を知るために検査する。

若しもそうでめるならばＰＯＲ初期化処理を継続するた
め８６に於て出口へ進む。そうでないならば、すべての
レジスタ２７がクリヤされてしまうまでステップ８５．
８４及び８５を繰返すため、戻り径路に進む。この時点
でデータ記憶装置１゜はキャッシュ登録簿７５が構築さ
れる、のを許す本発明を実施するため初期化される。

以上の説明はア・ドレス・オフセットを処理するための
最も効果的な方法を示す。アドレス・オフセントを生じ
させる第２の方法は一連の各データ転送が完了したとき
１だけ５ＡＲ１１を増分することでるる。他の方法は１
ブロツクのデータを収容するため１つのアドレス・スペ
ース内に所定数のレジスタを持たせるようにデータ記憶
装置１゜を設計することである。そのときは、アドレス
・スペースの空所をアドレスするとエラー状態を生じる
ようにして、アドレス・スペースに空所が設けられてよ
い。

【図面の簡単な説明】

第１図は本発明を採用したデータ記憶装置のブロック図
、第２図は第１図に示されたデータ記憶装置に於けるデ
ータのマツピングを示すデータ構−造マツブ、第５図は
第１図に示されたデータ記憶装置の実施例を示すブロッ
ク図、第４図は第１図のデータ記憶装置に用いられる初
期化を示す流れ図である。 １０°“°データ記憶装置、１１・・・・記憶アドレス
・レジスタＳＡＲ，１２・・・・アドレス・バス、１５
パ・・データ・バス、１４・・・・プロセッサ、３０・
・・・マツプ。

Claims (2)

【特許請求の範囲】
1. （１）複数個のアドレス可能データ記憶レジスタを含む
   ランダム・アクセス・データ記憶装置をアドレスする方
   法でろって０、 上記複数個のアドレス可能データ記憶レジスタを所定個
   数毎に１個の群として夫々アドレスを割当て、 アドレス可能データ記憶レジスタの各群をアドレスし、 アドレスでれた群内のすべてのアドレス可能データ記憶
   レジスタを予定順序で最後の１つを除いてアクセスし、 上記最後のアドレス可能データ記憶レジスタの信号状態
   を所定の基準信号状態に初期化し、上記データ記憶装置
   中の上記アドレス可能データ記憶レジスタをアクセスす
   る前に、正常時に上記最後のアドレス可能データ記憶レ
   ジスタが決してアクセスでれないように、アクセスされ
   るべきアドレス可能データ記憶レジスタ群のアドレスを
   予じめ決定する、 ことを特徴とするデータ記憶レジスタの了ドレス方法。
2. （２）゛　　エラー検査機構と複数個のアドレス可能デ
   ータ記憶レジスタとを含むデータ記憶装置に於て、上記
   複数個のアドレス可能データ記憶レジスタを所定個数毎
   に１個の群として夫々の群にアドレスを割当てる手段と
   、 上記各群の一端から２つのアドレス可能データ記憶レジ
   スタを非データ制御のために予定して上記各群の最後の
   アドレスに相当する最端部のアドレス可能データ記憶レ
   ジスタに基準信号を入れる手段と、 上記各群の最後から２番目のアドレスに相当する最端部
   から２番目のアドレス可能データ記憶レジスタに夫々の
   群内のアドレス可能データ記憶し　゛ジスタに記憶され
   たデータ信号に関連したエラー検出信号を入れる手段と
   、 正常時は上記了ドレス可能データ記憶レジスタに対する
   所定のアクセスの後に上記最端部のアドレス可能データ
   記憶レジスタがアドレスされるのを防止する手段と、 上記アドレス可能データ記憶レジスタを了ドレスするた
   めのアドレシングと、 を含むデータ記憶レジスタ、のアドレス装置。