JPS5941064A - プロログ処理装置 - Google Patents
プロログ処理装置Info
- Publication number
- JPS5941064A JPS5941064A JP57150831A JP15083182A JPS5941064A JP S5941064 A JPS5941064 A JP S5941064A JP 57150831 A JP57150831 A JP 57150831A JP 15083182 A JP15083182 A JP 15083182A JP S5941064 A JPS5941064 A JP S5941064A
- Authority
- JP
- Japan
- Prior art keywords
- predicate
- section
- clause
- argument
- field
- Prior art date
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4496—Unification in logic programming
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は述語論理に基づくプログラミング言語プロログ
を処理する装置にかかわる。
を処理する装置にかかわる。
プロログにおいては表現すべき事象を述語名とその引数
の結合から成る「述語」によって表現し更に述語間の関
係を記述する。例えば，「太郎は果物を好む」という事
象は下記のように記述できる。
の結合から成る「述語」によって表現し更に述語間の関
係を記述する。例えば，「太郎は果物を好む」という事
象は下記のように記述できる。
好む（太郎，＊物）←果物（＊物）
本例で「好む」と「果物」を述語名，「太郎」，「＊物
」を引数と称し，＊印はその引数が変数であることを表
わす。即ち，上例は，「太郎」は，「果物」という述藺
名で表記された述飴の引数として書かれている事物を「
好む」ことを表現している。したがって， 果物（いちご）。
」を引数と称し，＊印はその引数が変数であることを表
わす。即ち，上例は，「太郎」は，「果物」という述藺
名で表記された述飴の引数として書かれている事物を「
好む」ことを表現している。したがって， 果物（いちご）。
という文が他に書かれていれば，三段論法の推論によっ
て，「太郎はいちごを好む」という結論が得られる。
て，「太郎はいちごを好む」という結論が得られる。
グロログを従来型の計算偵て央行することは可能である
。しかしながら，プロログの処理手順は従来屋のプログ
ラミング言飴の処理手順とは異なっている。また，棟々
のプログラミング言１｝の処理形態に応じたアーキデク
チャを備えるいわゆる高級言飴マシ／も，プロログ処理
手順に合致するものは無い。このため，従来型の計算機
ではブロログを効率良く処理することはできない。した
がって本発明の目的は，プロログの処理手順に倉紋する
ために必要な構成要素を備えることによってプロログを
専用に効率良く処理することのできる装置を提供するこ
とにある。
。しかしながら，プロログの処理手順は従来屋のプログ
ラミング言飴の処理手順とは異なっている。また，棟々
のプログラミング言１｝の処理形態に応じたアーキデク
チャを備えるいわゆる高級言飴マシ／も，プロログ処理
手順に合致するものは無い。このため，従来型の計算機
ではブロログを効率良く処理することはできない。した
がって本発明の目的は，プロログの処理手順に倉紋する
ために必要な構成要素を備えることによってプロログを
専用に効率良く処理することのできる装置を提供するこ
とにある。
すなわち本発明の装置は，述語名とその引数より成る述
飴で表わす事象の間の関係を記述するととにより，解く
べき問題を書き下すプログラミング言語プロログを処理
する装置において，前記述語名とその引数の関係，前記
述語名間の条件関係を表現する複数箇のフィールドを備
えた制御語を格納する記憶装置と，前記記憶装置から読
み出された制御胎の前記各フィールドが示す述語名，引
数等を表現する制御飴へのポインタを保持する複数個の
ポインタレジスタと，前記複数箇のポインタレジスタの
うち一時には一つのポインタレジスタを選択して前記記
憶装置をアクセスする手段および，前記述語間の関係を
次々にたどる道筋を保持するためのスタック機構および
複数箇の内部レジスタを含む制御装置とを備え，前記制
御装置の制御の下に前記記憶装置から読出される前記制
御語の記載に従って，前記引数の対応づけを行いながら
，前記述語名間の条件に基づいて述語を探索することに
より，述語論理型プログラムを実行することを可能とす
るプロログ処理装置である。
飴で表わす事象の間の関係を記述するととにより，解く
べき問題を書き下すプログラミング言語プロログを処理
する装置において，前記述語名とその引数の関係，前記
述語名間の条件関係を表現する複数箇のフィールドを備
えた制御語を格納する記憶装置と，前記記憶装置から読
み出された制御胎の前記各フィールドが示す述語名，引
数等を表現する制御飴へのポインタを保持する複数個の
ポインタレジスタと，前記複数箇のポインタレジスタの
うち一時には一つのポインタレジスタを選択して前記記
憶装置をアクセスする手段および，前記述語間の関係を
次々にたどる道筋を保持するためのスタック機構および
複数箇の内部レジスタを含む制御装置とを備え，前記制
御装置の制御の下に前記記憶装置から読出される前記制
御語の記載に従って，前記引数の対応づけを行いながら
，前記述語名間の条件に基づいて述語を探索することに
より，述語論理型プログラムを実行することを可能とす
るプロログ処理装置である。
以下本発明の一実施例を図面を用いて詳細に説明する。
本実施例では，プロログの述語を次の形式で表現する。
：ｉ２ＪＳ語名（引数１，引数２，−）引数は定数また
は変数であシ，変数引数の先頭には＊印を付けて区別す
る。プログラムの一文を節と呼び，一般形式は以下のと
おシである。
は変数であシ，変数引数の先頭には＊印を付けて区別す
る。プログラムの一文を節と呼び，一般形式は以下のと
おシである。
述語１←述語２，述飴３，・＝，Ａ飴ｎ，←印は論理記
号であり，その左側に存在し得る述語は尚々−・箇であ
る。これをヘッド部と呼び，←印の右側をボディ部と呼
ぶが，ボディ側の述語を区切る１，′印は，述語間の論
理積を表わす。上記の一般形式は述語２，述語３，・・
・，述飴ｎの論理積が成立するとき，述語１が成立する
ことを表現しておシ，この形式を規則節と呼ぶｒ般形式
の特殊形として，ヘッド部のみから成る節を宣言節，ボ
ディ部のみから，伐る節を間合わせ節と呼ぶ。
号であり，その左側に存在し得る述語は尚々−・箇であ
る。これをヘッド部と呼び，←印の右側をボディ部と呼
ぶが，ボディ側の述語を区切る１，′印は，述語間の論
理積を表わす。上記の一般形式は述語２，述語３，・・
・，述飴ｎの論理積が成立するとき，述語１が成立する
ことを表現しておシ，この形式を規則節と呼ぶｒ般形式
の特殊形として，ヘッド部のみから成る節を宣言節，ボ
ディ部のみから，伐る節を間合わせ節と呼ぶ。
プロログのプログラム実行は，以下のステップで行われ
る。
る。
（１）節のボディ部に明１われる述語と同一の述語をヘ
ッド部に持つ節を見出す。ここで双方の述語の引数同士
をその並び順に比較し，一致を調べる操作を行う。引数
同士の比較において，一方が変数，他方が定数であれば
，変数に定数の値がバインドされる。また双方共に変数
であれば同一値を採るべく，一方が他方へのポインタに
付き換える。
ッド部に持つ節を見出す。ここで双方の述語の引数同士
をその並び順に比較し，一致を調べる操作を行う。引数
同士の比較において，一方が変数，他方が定数であれば
，変数に定数の値がバインドされる。また双方共に変数
であれば同一値を採るべく，一方が他方へのポインタに
付き換える。
（２）ステップ（１）で比較の結果述語同士の一致が確
昭された節が見出されると，その節のボディ部の処理へ
と移り．ステップ（１）へ戻る。もしその節が亘言節で
あれば，ステップ（１）の最初に参照された節のボディ
の引き続く述語の処理一Ｎ移る。
昭された節が見出されると，その節のボディ部の処理へ
と移り．ステップ（１）へ戻る。もしその節が亘言節で
あれば，ステップ（１）の最初に参照された節のボディ
の引き続く述語の処理一Ｎ移る。
本し引続く述胎が無ければ全処理を終了する。
第１図は，プロログのプログラム例を示す。図中，Ｐ１
，Ｐ２は述語名，ｈ，Ｂ，ｃは定数引数，＊Ｘは変数引
数である。節１は規則節であり，節２，ｔ＠３は宣言節
，節４は間合わせ節である。プログラムの実行は間合わ
せ節から始まる。第１図の例では，節４から始まり，ス
テップ（１）によって節１が見出される。ステップ（２
）でボディ部の処理２ｏへ進み，ステップ（１）へ戻っ
て節２が見出される３，ここで変数引数＊Ｘには節２の
引数Ｂがバインドされる。節２は宣言節であり，且つ節
４の述語が単一である為，プログラムの実行は終了し，
＊Ｘにバインドされた値ｊ〕が，節４の＊Ｘに返される
。
，Ｐ２は述語名，ｈ，Ｂ，ｃは定数引数，＊Ｘは変数引
数である。節１は規則節であり，節２，ｔ＠３は宣言節
，節４は間合わせ節である。プログラムの実行は間合わ
せ節から始まる。第１図の例では，節４から始まり，ス
テップ（１）によって節１が見出される。ステップ（２
）でボディ部の処理２ｏへ進み，ステップ（１）へ戻っ
て節２が見出される３，ここで変数引数＊Ｘには節２の
引数Ｂがバインドされる。節２は宣言節であり，且つ節
４の述語が単一である為，プログラムの実行は終了し，
＊Ｘにバインドされた値ｊ〕が，節４の＊Ｘに返される
。
本実施例の装置においては，プロログの節の内部表現と
して，ハ３２図に示すような５橿類の表形式を用いる。
して，ハ３２図に示すような５橿類の表形式を用いる。
ｉＡ２図の２１は手続テーブル（Ｐ’ｒ），２２は節テ
ーブル（ＣＴ），２３はヘッドテープル（｝ｉ’ｌ’）
，２４はボディテーブル（ＢＴ），２５は引数テーブル
（ＡＴ）である。谷表のフォーマットは一様であり，４
檜のフィールドから成っている。２１１，２２１，２３
１，２４１，２５１は，各テーブル誠別子を含むフィー
ルドである。
ーブル（ＣＴ），２３はヘッドテープル（｝ｉ’ｌ’）
，２４はボディテーブル（ＢＴ），２５は引数テーブル
（ＡＴ）である。谷表のフォーマットは一様であり，４
檜のフィールドから成っている。２１１，２２１，２３
１，２４１，２５１は，各テーブル誠別子を含むフィー
ルドである。
ＰＴのエントリは，ヘッド部に現れる述飴名毎に１つ作
られる。ＰＴのフィールド２１２は，他のＩ’Ｔエント
リのメモリ格納番地，フィールド２１３は述飴名，フィ
ールド２１４ぱＣＴの先頭エントリのメモリ格納番地で
ある。
られる。ＰＴのフィールド２１２は，他のＩ’Ｔエント
リのメモリ格納番地，フィールド２１３は述飴名，フィ
ールド２１４ぱＣＴの先頭エントリのメモリ格納番地で
ある。
ＣＴのエントリは，プログラムの節毎に１つ作られる，
ＣＴのフィールド２２２は，同一の述語名をヘッド部に
持つ節に対応する他ＯＣＴエントリのメモリ格納番地，
フィールド２２３はＨＴエントリのメモリ格納番地，フ
ィールド２２４は１３Ｔエントリのメモリ格納番地を含
む。
ＣＴのフィールド２２２は，同一の述語名をヘッド部に
持つ節に対応する他ＯＣＴエントリのメモリ格納番地，
フィールド２２３はＨＴエントリのメモリ格納番地，フ
ィールド２２４は１３Ｔエントリのメモリ格納番地を含
む。
ＨＴのエントリは，ヘッド部の引数毎に１つ作られる。
Ｈ’ｌＩ’のフィールド２３２は同一のヘッド部述飴の
他の引数に対応するＩｌＴエントリのメモリ格納番地，
フィールド２３３は引数の値を含む。
他の引数に対応するＩｌＴエントリのメモリ格納番地，
フィールド２３３は引数の値を含む。
フィールド２３４は未使用である。
ＢＴのエントリは，節のボ゛ディ部に現われる述語毎に
１つ作られる。１３Ｔのフィールド２４２は，節内の他
のＨＴエントリのメモリ格納番地，フィールド２４３は
対応する述語名，フィールド２４４は引数情報を格納す
るＡＴエントリのメモリ格納番地を含む。
１つ作られる。１３Ｔのフィールド２４２は，節内の他
のＨＴエントリのメモリ格納番地，フィールド２４３は
対応する述語名，フィールド２４４は引数情報を格納す
るＡＴエントリのメモリ格納番地を含む。
Ａ′ｒのエントリは，ボディ部に現われる述語の引数毎
に１つ作られる。ＡＴ２５のフィールド２５２は，他の
ＡＴ二ントリのメモリ格納番地，フィールド２５３は引
数の値を含む。フィールド２５４は使用しない。
に１つ作られる。ＡＴ２５のフィールド２５２は，他の
ＡＴ二ントリのメモリ格納番地，フィールド２５３は引
数の値を含む。フィールド２５４は使用しない。
引数を含むフィールド２３３および２５３は，対応する
引数が変数であるとき，特別な扱いが必要となる。変数
引数は，名前の先頭に＊を付されて表わされるが，１つ
の節内で同一の表現（例えば＊Ａと＊Ａ，＊Ｂと＊Ｂ）
が成されるときには同一の値を持つべき変数として扱う
。即ち，１つの節のヘッド部，ポディ部をとおして，同
一の変数名が現れたときには，２つ目以降に対応ずる引
数格納フィールド２３３又は２５３は，１つ目の引数が
出現したＨＴまたはＡＴのエントリのメモリ格納番地を
含む。
引数が変数であるとき，特別な扱いが必要となる。変数
引数は，名前の先頭に＊を付されて表わされるが，１つ
の節内で同一の表現（例えば＊Ａと＊Ａ，＊Ｂと＊Ｂ）
が成されるときには同一の値を持つべき変数として扱う
。即ち，１つの節のヘッド部，ポディ部をとおして，同
一の変数名が現れたときには，２つ目以降に対応ずる引
数格納フィールド２３３又は２５３は，１つ目の引数が
出現したＨＴまたはＡＴのエントリのメモリ格納番地を
含む。
第３図は，以上説明した内部表現によって第１図のプロ
グラム例を表現した図である。図中，ｎｕｌｌは，メモ
リリンクの終端であることを表わす。また，第３図の左
端のＰＴＩ・・・ＡＴ３は夫々のテーブルエントリ名を
示す。
グラム例を表現した図である。図中，ｎｕｌｌは，メモ
リリンクの終端であることを表わす。また，第３図の左
端のＰＴＩ・・・ＡＴ３は夫々のテーブルエントリ名を
示す。
以下第１図に示したプログラム例の節ＩＰ１（Ａ，＊Ｘ
）←Ｐ２（＊Ｘ） の内部表現について詳細に説明する。
）←Ｐ２（＊Ｘ） の内部表現について詳細に説明する。
ＰＴＩは，述語名ｒ｝’ＩＪに対応するｌ’Ｔのエン｝
ＩＪで，他の述語名「Ｐ２」に対応するエントリＰＴ２
へのポインタと，述語名［ＰＩＪお工び「Ｐ１．ｊをヘ
ッド部に持つ節に対応するＣＴのエントリＣＴ１−＼の
ポインタを含む。
ＩＪで，他の述語名「Ｐ２」に対応するエントリＰＴ２
へのポインタと，述語名［ＰＩＪお工び「Ｐ１．ｊをヘ
ッド部に持つ節に対応するＣＴのエントリＣＴ１−＼の
ポインタを含む。
（．：’ｉｉは釣１ｌに対応するＣＴのエントリである
。
。
述語名「Ｐ１」をヘッド部に持つ節は単一の為，このエ
ントリの第２フィールド（第２図２２２に対応）はｎｕ
ｌｌである。第３のフィールドは，ヘッド部の述語の引
数毎に作られるＪ｛’ｆ’の先頭エントリへのポインタ
を含む。第４フィールドは節１のボディ部を表現するた
めのＢＴのエントリへのポインタである。
ントリの第２フィールド（第２図２２２に対応）はｎｕ
ｌｌである。第３のフィールドは，ヘッド部の述語の引
数毎に作られるＪ｛’ｆ’の先頭エントリへのポインタ
を含む。第４フィールドは節１のボディ部を表現するた
めのＢＴのエントリへのポインタである。
｝ｉ’Ｌ’ｌは，ｊｌｒ｝ｊ］ヘッド部の第１引数ｒＡ
Ｊに対応するエントリで，次の引数「＊Ｘ」に対応する
二ントリ｝ｌＴ２へのポインタ，および引数名「Ａ」を
含む。ＨＴ２は「＊Ｘ」に対応し，引数値として変数で
あることを示す＊が格納される。
Ｊに対応するエントリで，次の引数「＊Ｘ」に対応する
二ントリ｝ｌＴ２へのポインタ，および引数名「Ａ」を
含む。ＨＴ２は「＊Ｘ」に対応し，引数値として変数で
あることを示す＊が格納される。
ＣＴＩの最右端フィールド（第４フィールド）で指定さ
れるＢＴＩは，節１のボディに対応して賛７ いる。このボディは述胎を１攻ぢみの為，第２のフィー
ルド紘ｎｕ１１である。第３のフィールドはこの述語の
引数を表わすＡＴのエンｉＪＡ’ｌ’１へのポインタを
含む。
れるＢＴＩは，節１のボディに対応して賛７ いる。このボディは述胎を１攻ぢみの為，第２のフィー
ルド紘ｎｕ１１である。第３のフィールドはこの述語の
引数を表わすＡＴのエンｉＪＡ’ｌ’１へのポインタを
含む。
ＡＴＩの第３フィールドは，ポデイ述飴の引数を含む。
この引数は節１のヘッドの変数「＊Ｘ」と同一であるた
め創造のようにこれを底現しているＨＴ２のポインタが
格納される。
め創造のようにこれを底現しているＨＴ２のポインタが
格納される。
第１図の第２行目以降の内部表現については細部を除き
，節１と同様である。したがって冗長を防ぐため説明は
省略する。
，節１と同様である。したがって冗長を防ぐため説明は
省略する。
第４図は，本発明の装置の一実施例を示すブロック図で
ある。図中４１は，第３図の説明で述べた内部表現をこ
のままの形で格納する記憶装置，４２は記憶装置４１の
アド１／スレジスタ，４３は記憶装置４１の読出しレジ
スタ，４４，４５．４６は貌出しレジスタ４３に読出さ
れる第２，第３，弟４のフィールドの内容を夫々保持す
るポインタレジスタ群．４７は，ポインタレジスタ４４
，４５．４６のうちの１つを選択してアドレスレジスタ
４２に与えるだめのセレクタ，４８はスタック機構を含
む制御部である。制御部４８は，従来型のプロセリザと
全く同様のため，内部機構については特に述べない。ま
た第４図には説明の為に必要な事柄のみ示してあ９，細
部は省略してある。
ある。図中４１は，第３図の説明で述べた内部表現をこ
のままの形で格納する記憶装置，４２は記憶装置４１の
アド１／スレジスタ，４３は記憶装置４１の読出しレジ
スタ，４４，４５．４６は貌出しレジスタ４３に読出さ
れる第２，第３，弟４のフィールドの内容を夫々保持す
るポインタレジスタ群．４７は，ポインタレジスタ４４
，４５．４６のうちの１つを選択してアドレスレジスタ
４２に与えるだめのセレクタ，４８はスタック機構を含
む制御部である。制御部４８は，従来型のプロセリザと
全く同様のため，内部機構については特に述べない。ま
た第４図には説明の為に必要な事柄のみ示してあ９，細
部は省略してある。
第４図で，アドレス１／ジスタ４２で指定するアドレス
がバス４２１を介して記憶装ｒｉ４ｌに送られると，出
力がバス４１０を介して耽出しレジスタ４３に送られる
。読出しレジスタ４３には第２図に示す表形式の１エン
｝ＩＪか読み出される。第１のフィールドはバス４３１
を介して制御部４８へ印加され，第２のフィールドはバ
ス４３２ｉ介してポインタレジスタ４４へ，第３のフィ
ー・ルドはバス４３３を介してボインクレジスタ４５へ
，第４のフィールド１：バス４３４を介してボ・ｆンタ
レジスク４６へ印加される。パス４：３２，４３３，４
；３４は，制御彰４８へも印加される。ポインタ１／ジ
スタ４４，／１５，’４６は夫々バス４４１，４５１＃
４６１を介してセレクタ，ｌ７に接続されている。セレ
クク４７の串力はバス４７Ｊを介してアドｌ／スレジス
タ４２へ印加され，セレクタ４７のセレクト信号は制御
部４８よシバス４８１を介して与えられる。
がバス４２１を介して記憶装ｒｉ４ｌに送られると，出
力がバス４１０を介して耽出しレジスタ４３に送られる
。読出しレジスタ４３には第２図に示す表形式の１エン
｝ＩＪか読み出される。第１のフィールドはバス４３１
を介して制御部４８へ印加され，第２のフィールドはバ
ス４３２ｉ介してポインタレジスタ４４へ，第３のフィ
ー・ルドはバス４３３を介してボインクレジスタ４５へ
，第４のフィールド１：バス４３４を介してボ・ｆンタ
レジスク４６へ印加される。パス４：３２，４３３，４
；３４は，制御彰４８へも印加される。ポインタ１／ジ
スタ４４，／１５，’４６は夫々バス４４１，４５１＃
４６１を介してセレクタ，ｌ７に接続されている。セレ
クク４７の串力はバス４７Ｊを介してアドｌ／スレジス
タ４２へ印加され，セレクタ４７のセレクト信号は制御
部４８よシバス４８１を介して与えられる。
制御部４８は，読出しレジスタ４３がらパス４３１，４
：３２，４３３，４３４を介して送られる記憶装置４１
の内容を解析し，とくにバス４３１を介して与えられる
テーブル識別子によって，テーブルの種類を検知して必
要に応じた動作を遂行するよう構成される。このための
機構は公知の゜マイクロブロ七９サにおける機構と全く
同一であるため，詳細には述べず，以後，木発明の中心
的な動作のみにつｂて説明する。
：３２，４３３，４３４を介して送られる記憶装置４１
の内容を解析し，とくにバス４３１を介して与えられる
テーブル識別子によって，テーブルの種類を検知して必
要に応じた動作を遂行するよう構成される。このための
機構は公知の゜マイクロブロ七９サにおける機構と全く
同一であるため，詳細には述べず，以後，木発明の中心
的な動作のみにつｂて説明する。
第５図（１１，（２）は，第１図のプログラム例の実行
ステップを説明するための図である。図中，ボインクレ
ジスタ４４，４５，４６を夫々Ｒｌ，几２，Ｂ．３と略
記ｔ７ていろ。第５図はステップ番号，テーブルエント
リの記憶：ＷＦ地，Ｒ１，Ｈ，２，Ｉも３にロードされ
た内容，制御部内のスタ・ｌフの内容，および動作の順
に記述してある。
ステップを説明するための図である。図中，ボインクレ
ジスタ４４，４５，４６を夫々Ｒｌ，几２，Ｂ．３と略
記ｔ７ていろ。第５図はステップ番号，テーブルエント
リの記憶：ＷＦ地，Ｒ１，Ｈ，２，Ｉも３にロードされ
た内容，制御部内のスタ・ｌフの内容，および動作の順
に記述してある。
Ｍ４図の記憶装置４１の読出し幹はテーブルのｌ工二／
トリに合わせてあシ，番地４まテーブルの１エントリ毎
に付される。しだがって第４図の記憶装［４１０内ｄは
第３図に示す形式と全く同一であり，弟３図のエン１・
ｖ名ＰＴｌ・・・ＡＴ３はνＩＩち，記憶アドレスに対
応している。
トリに合わせてあシ，番地４まテーブルの１エントリ毎
に付される。しだがって第４図の記憶装［４１０内ｄは
第３図に示す形式と全く同一であり，弟３図のエン１・
ｖ名ＰＴｌ・・・ＡＴ３はνＩＩち，記憶アドレスに対
応している。
以↑゛弗３図，弟４図および弟５図を用いて，弟１図に
示した例題プログラムの不夷施例における実行動作を説
明する。
示した例題プログラムの不夷施例における実行動作を説
明する。
弟１図において，節４はプロログにおける間合わせの命
令を表わしている。即ち，節４のｇ口くボディ部のみか
ら成る顯によって実行か始まる。本例の命令ぱ，（’＊
ＸＪに幻応する定数を三段論法の推論によって求めるも
のである。
令を表わしている。即ち，節４のｇ口くボディ部のみか
ら成る顯によって実行か始まる。本例の命令ぱ，（’＊
ＸＪに幻応する定数を三段論法の推論によって求めるも
のである。
節４の内部表現は，第３１に示すとお９，記憶装１４４
１の７ドレスＣＴ４以降にロードされている。制御部４
８は，ブドレスレジスタ４２ｉ／＞Ｔ４をロードＬ，，
｛７）内容を欣み出すことによって実行を開始する。（
この動作のための機構は通猟の計ＪｉＩ．機におけると
全く同様のため，第４図では図示し”Ｃいない。）アド
レスｅＴ４の内容は読出しレジスタ４３に読出さオＬ，
バス４．｛１，４３２，４３３，４３４を介して制御部
４８に送られる。制御部４８はバス４３１を介して送ら
れたテーブル識別子により，節テーブルであることを検
知する。
１の７ドレスＣＴ４以降にロードされている。制御部４
８は，ブドレスレジスタ４２ｉ／＞Ｔ４をロードＬ，，
｛７）内容を欣み出すことによって実行を開始する。（
この動作のための機構は通猟の計ＪｉＩ．機におけると
全く同様のため，第４図では図示し”Ｃいない。）アド
レスｅＴ４の内容は読出しレジスタ４３に読出さオＬ，
バス４．｛１，４３２，４３３，４３４を介して制御部
４８に送られる。制御部４８はバス４３１を介して送ら
れたテーブル識別子により，節テーブルであることを検
知する。
また，テーブルの第２，第３および第４のフィールドは
夫々ポインタレジスタ４４（ＬＬＩ），４５（Ｒ２）４
６（几２）にもセットされる。制御部４８は節テーブル
であることを検知すると，フィールド２，３を調べ，共
にｎｕｌｌであることからこの節が命令節であることを
知シ，フィールド４の内存からボディテーブルを索く。
夫々ポインタレジスタ４４（ＬＬＩ），４５（Ｒ２）４
６（几２）にもセットされる。制御部４８は節テーブル
であることを検知すると，フィールド２，３を調べ，共
にｎｕｌｌであることからこの節が命令節であることを
知シ，フィールド４の内存からボディテーブルを索く。
このため，バス４８１を介してセレクト信号を送シ，ポ
インタレジスタ４６（Ｒ３）を選択し，その内谷をアド
レスレジスタ４２にロードする。第５図（１１のステッ
プ■はここまでの経過を示している。次のステップは（
Ｒ３）を番地として続出されたＢＴ２番地の内容の処理
である。再びバス４３１を介して与えられる表識別子に
よって，制御部４８がボディテーブルのエントリである
ことを検知すると，制御部４８は，フィールド３に含ま
れるボディ部の述語名「Ｐ１」を制御部４８の内部レジ
スタＰＮＲ（図示せず）にセットする。次に，フィール
ド４の内容（几３）をアドレスとして，引数テーブルＡ
Ｔ２をアクセスする。（以上，第５図（１）ステップ■
）。ＡＴ２のフィールド３の内容は，引数値「Ａ」であ
る。制御部４８は内部スタックにｒＡＪをプッシュダウ
ンした後，フィールド２をアドレスとして引続く引数を
アクセスする。（以上第５図（１）ステップ■）。こう
して読出されたＡＴ３のフィールド３の１直「＊」が更
にスタックにプッシュダウンされる。ＡＴ３のフィール
ド２がｎｕｌｌであることから，これが最終引数である
ことがわかると，制御部４８は，ステップ■でレジスタ
ＰＮＩ｛にセットしたボディの述語名を用いて，手続き
テーブルＰＴをサーチし，同一の述語名をヘッドに持つ
節を探索する処理へと進む（第５図（１）ステップ■）
。具体的にはＰＴの先頭エントリをアクセスし，その第
３フィールドに書かれている述語名とレジスタＰＮＲに
記憶されている述語名との比較を行う。いま，ＰＴＩが
先ず読出され，その第３フィールド値「Ｐ１」と，レジ
スタＰＮＲの値「Ｐ１」が比較され，一致が検出される
。これによって，ｒＰＩＪをヘッド部に持つ節へのポイ
ンタをフィールド４から得る。即ち，（ｌも３）をアド
レスとして記憶装置４１をアクセスする。
インタレジスタ４６（Ｒ３）を選択し，その内谷をアド
レスレジスタ４２にロードする。第５図（１１のステッ
プ■はここまでの経過を示している。次のステップは（
Ｒ３）を番地として続出されたＢＴ２番地の内容の処理
である。再びバス４３１を介して与えられる表識別子に
よって，制御部４８がボディテーブルのエントリである
ことを検知すると，制御部４８は，フィールド３に含ま
れるボディ部の述語名「Ｐ１」を制御部４８の内部レジ
スタＰＮＲ（図示せず）にセットする。次に，フィール
ド４の内容（几３）をアドレスとして，引数テーブルＡ
Ｔ２をアクセスする。（以上，第５図（１）ステップ■
）。ＡＴ２のフィールド３の内容は，引数値「Ａ」であ
る。制御部４８は内部スタックにｒＡＪをプッシュダウ
ンした後，フィールド２をアドレスとして引続く引数を
アクセスする。（以上第５図（１）ステップ■）。こう
して読出されたＡＴ３のフィールド３の１直「＊」が更
にスタックにプッシュダウンされる。ＡＴ３のフィール
ド２がｎｕｌｌであることから，これが最終引数である
ことがわかると，制御部４８は，ステップ■でレジスタ
ＰＮＩ｛にセットしたボディの述語名を用いて，手続き
テーブルＰＴをサーチし，同一の述語名をヘッドに持つ
節を探索する処理へと進む（第５図（１）ステップ■）
。具体的にはＰＴの先頭エントリをアクセスし，その第
３フィールドに書かれている述語名とレジスタＰＮＲに
記憶されている述語名との比較を行う。いま，ＰＴＩが
先ず読出され，その第３フィールド値「Ｐ１」と，レジ
スタＰＮＲの値「Ｐ１」が比較され，一致が検出される
。これによって，ｒＰＩＪをヘッド部に持つ節へのポイ
ンタをフィールド４から得る。即ち，（ｌも３）をアド
レスとして記憶装置４１をアクセスする。
（１）
（以上，第５請くテップ■）。次に読出される（．１’
ｒ１の内容は第１図の節１を表現する節テーブルエン｝
ＩＪである。以降，制御部４８およびその他の装置間の
動作は上述の動作と同様の為，以下，第５図のみを用い
てスタックの動きを中心に説明する。
ｒ１の内容は第１図の節１を表現する節テーブルエン｝
ＩＪである。以降，制御部４８およびその他の装置間の
動作は上述の動作と同様の為，以下，第５図のみを用い
てスタックの動きを中心に説明する。
第５図（１）のステップ■は，前述のＣＴＩＯ内芥を示
しており，先ずフィールド３で示されるＨＴＩの内容，
即ち，節ｌのヘッド部第１引数情報のａｔｉ出しを指示
する。ステップ■ではｒＡＪを，ステップ■では引続く
引数「＊」を得て，スタ、アクにプッシュダウンする。
しており，先ずフィールド３で示されるＨＴＩの内容，
即ち，節ｌのヘッド部第１引数情報のａｔｉ出しを指示
する。ステップ■ではｒＡＪを，ステップ■では引続く
引数「＊」を得て，スタ、アクにプッシュダウンする。
ここで第１，第２の引数をスタックに記憶されている節
４の第１，第２引数と夫々比較し，一致を調べ，一致す
れば処理を続行する。第２の引数は共に変数である為，
節１の第２引数値や記憶しているスタックのエントリ４
は，節４の第２引数を記憶するスタックのエントリ２へ
のポインタに書かえられる。（ステップ■）。
４の第１，第２引数と夫々比較し，一致を調べ，一致す
れば処理を続行する。第２の引数は共に変数である為，
節１の第２引数値や記憶しているスタックのエントリ４
は，節４の第２引数を記憶するスタックのエントリ２へ
のポインタに書かえられる。（ステップ■）。
第２図に示すように｝ＩＴの第４フィールドは未使用の
為，ＨＴの読出し時にはＲ３の内容は不変である。以上
の動作によっで引数のバインドが終ｒすると，ＵＴＩの
第４フィールドに示されているＢＴへのボインク（ｌＬ
３）ｉ用いて記憶装［４１をアクセスし，ボディ部の処
理へ移る。
為，ＨＴの読出し時にはＲ３の内容は不変である。以上
の動作によっで引数のバインドが終ｒすると，ＵＴＩの
第４フィールドに示されているＢＴへのボインク（ｌＬ
３）ｉ用いて記憶装［４１をアクセスし，ボディ部の処
理へ移る。
第５図（２）のステップ●以降の動作はＢ’ｌ’ｌの内
谷，即ち，節１のボディ情報の処理を示している。
谷，即ち，節１のボディ情報の処理を示している。
この処理はスデッグ（のからステップ■までの創作説明
と同様である。即し，ステップのでは節１のボディ部の
述語名「Ｐ２」がレジスタＰ’ＮＩｔにセ，ｌ・される
。ステップ０ではＡＴＩが１洸出されるが，フィールド
３には，予めＨＴ２へのポインタが埋め込まれている。
と同様である。即し，ステップのでは節１のボディ部の
述語名「Ｐ２」がレジスタＰ’ＮＩｔにセ，ｌ・される
。ステップ０ではＡＴＩが１洸出されるが，フィールド
３には，予めＨＴ２へのポインタが埋め込まれている。
このときには，Ｈ’Ｉ’２の処理時に作られたスタック
エントリへのポインタが作られて，スタックへのプッシ
ュが行われる。本例ではスタックエ／トリ４へのポイン
タとなる。
エントリへのポインタが作られて，スタックへのプッシ
ュが行われる。本例ではスタックエ／トリ４へのポイン
タとなる。
引続いてｒｌ’２，Ｊをヘッド部に持つ節を探索する。
ステップ＠ではＰＴＩの述語名「Ｐ１」と比較して不一
致が検出され，次のエン｝！ｊＰＴ２の読出しが指示さ
れる。ステップ０においてＰＴ２の述飴名は「Ｐ２」で
あり，比較の結果一致が検出される為，対応する節２の
節テーブルエン｝！ＪＣＴ２の読串しが指示される。ス
テップ■は節２に対応する内存であル，（几２）を用い
てＨＴ３のアクセスが指示される。ステップ■では７イ
ールド３に定数「Ｂ」が書かれている為，ステップ■お
よびステップ■で夫々，スタックエントリ４および３に
書かれたポインタをたどって，スタックエントリｌにこ
の「Ｂ」が格納される。ＣＴ２のフィールド４がｎｕｌ
ｌであることから，この節が宣言節であることがわか夛
，動作を終了する。この時点で，節４の変数「＊Ｘ」へ
，値ｒＢＪがバインドされる。節４のボディを表現して
いるボディテーブルエントリＢＴ２の第２フィールドが
ｎｕｌｌであるためスタ，クをすべてボップア，プして
間合わせ節のポディ部処理を終了し，初期の目的を達成
してプ日グラム処理を終る。
致が検出され，次のエン｝！ｊＰＴ２の読出しが指示さ
れる。ステップ０においてＰＴ２の述飴名は「Ｐ２」で
あり，比較の結果一致が検出される為，対応する節２の
節テーブルエン｝！ＪＣＴ２の読串しが指示される。ス
テップ■は節２に対応する内存であル，（几２）を用い
てＨＴ３のアクセスが指示される。ステップ■では７イ
ールド３に定数「Ｂ」が書かれている為，ステップ■お
よびステップ■で夫々，スタックエントリ４および３に
書かれたポインタをたどって，スタックエントリｌにこ
の「Ｂ」が格納される。ＣＴ２のフィールド４がｎｕｌ
ｌであることから，この節が宣言節であることがわか夛
，動作を終了する。この時点で，節４の変数「＊Ｘ」へ
，値ｒＢＪがバインドされる。節４のボディを表現して
いるボディテーブルエントリＢＴ２の第２フィールドが
ｎｕｌｌであるためスタ，クをすべてボップア，プして
間合わせ節のポディ部処理を終了し，初期の目的を達成
してプ日グラム処理を終る。
尚，第１図の利では説明が繁雑になることを防ぐため，
ボディ部の述鉛が複数箇存在するときの動作説明は行わ
なかったが，この時には第３図のエントリＢＴ２の第２
フィールドがｎｕｌｌてあるかわりにリンクが格納され
ている。この際には上記ステップ［相］に引続き，この
リンクで指されるＢＴエン｝ＩＪの処理が行われるが，
その動作は上記動作のくり返しとなる。
ボディ部の述鉛が複数箇存在するときの動作説明は行わ
なかったが，この時には第３図のエントリＢＴ２の第２
フィールドがｎｕｌｌてあるかわりにリンクが格納され
ている。この際には上記ステップ［相］に引続き，この
リンクで指されるＢＴエン｝ＩＪの処理が行われるが，
その動作は上記動作のくり返しとなる。
また，プロログ言飴の処理においては，ボディ部の述語
処理の際に，それと同一の述飴をヘッド部に持つ節を見
出すことができなかったときには，処理を中断する。こ
れを失敗処理と呼ぶ。失敗処理の為には，ボディ部処理
の特定の位置を制御部４８内の他のレジスタに記憶して
おくことによシ，その位禦からの処理のやり直しを行う
。（バックトラック処理）。この処理によって変数引数
のバインド方法を変史した上で処理を進め，最終的には
すべてのバインド方法を試みる。これらの一連の処理を
行うための拡張は．本実施例の制御部４８において，吏
に複数箇の内部レジスタを用いることによって実現でき
ることは言うまでもない。
処理の際に，それと同一の述飴をヘッド部に持つ節を見
出すことができなかったときには，処理を中断する。こ
れを失敗処理と呼ぶ。失敗処理の為には，ボディ部処理
の特定の位置を制御部４８内の他のレジスタに記憶して
おくことによシ，その位禦からの処理のやり直しを行う
。（バックトラック処理）。この処理によって変数引数
のバインド方法を変史した上で処理を進め，最終的には
すべてのバインド方法を試みる。これらの一連の処理を
行うための拡張は．本実施例の制御部４８において，吏
に複数箇の内部レジスタを用いることによって実現でき
ることは言うまでもない。
以上の説明で明らかなように，本発明の特許請求の範囲
を述べた要素を備え九装置によシ，述飴論理型言語プロ
ログが実行される。
を述べた要素を備え九装置によシ，述飴論理型言語プロ
ログが実行される。
本実施例は，特許請求の範囲に記載された装置の一具体
例にすぎず，上記記域を限定するものでないことは明ら
かである。
例にすぎず，上記記域を限定するものでないことは明ら
かである。
第１図はプロログのプログラム例を示す図，第２図は実
施例における内部形式を示す図，第３図は第１図のプμ
グラム例を第２図に示した内部形式によって表現したと
きの記憶装置イメージを示す図，第４図は本発明の装置
の一実施例を示すブロック図，第５図（１），（２）は
第１図のプログラム例を第４図に示した実施例によって
実行するときのステップを示す実行ステップ図である。 第４図において，４１はプロログのＡ＠名とその引数の
関係，述語名間の条件関係，およびそれらの接続関係を
表現する複数箇のフィールド全備見た制御語を格納する
記憶装置，４２は記憶装置４ｌのアドレスレジスタ，４
３は記憶装置４１の読出しレジスタ，４４，４５．４６
は記憶装置４１から読み出された制御語の前記各フィー
ルドが示す述飴名，引数等を表現する制御語へのポイン
タを保持するレジスタ，４７はレジス／４４，４５．４
６のうち一つの内容を選択してアドレスレジスタ４２へ
送出するためのセレクタ，４８は述語間の関係を次々に
たどる道筋を保持するためのスタック機構と内部レジス
タを含み，且つ，上記装置要素を制御するための制御装
置である。 −３６３− 手続補正書（自発） ５８．’ｌ；， 昭和年小で日 持許庁長宮殿 １、事件の表示昭和５７年特許願第１５０８３１号２．
発明の名称プロｐグ死理装淑 ３．補正をする者 事件との関係出願人 東京都港区芝五丁１」３３番１号 （４２３）日本電気株式会社 代表者関本忠弘 ４．代理人 〒１０８東京都港区芝五丁目３７番８号住友三口１ビル
日本電気株式会社内， 電話東京（０３）４５６−３１１１（人代表）竿（６５
９１）弁理士内原 （連絡先１１本電気株式会社特許部） ５、補正の対象 明糾香の発明の詳細な説明の欄 ６．補正の内容 １）明Ｉ剖書第６負第５行■に「一方が他方への」とあ
るのを「一方ｒ他方への」と補正する。 ２）明ａＪ讐弟７貝第１４行目に「現れる述昭名」とあ
るのを「現れるユニークな述飴名」と袖正する。 ３）明細４弟１０負第３行目にＥ節＆Ｃ対応する」とお
るのを「先頭の節に対応する」と補正する。 ４）明細．％＆Ｆ第１３頁第１７行目に「スタッフ」と
あるのを「スタック」と補正する。 ５）明細誓第１４負第ｌＯ行目に「節によって」とめる
のを「節の読出しによって」と補正する。 ６）明細１ｌ第１５頁の第６行目にｒ４６（ｌ｛，２）
Ｊとあるのをｒ４６（Ｒ３）Ｊと袖止する。 ７）明細書第１７頁の第２０行目に「第２引数値や」Ｉ とあるのを「第２８１数値を」と補正する。
施例における内部形式を示す図，第３図は第１図のプμ
グラム例を第２図に示した内部形式によって表現したと
きの記憶装置イメージを示す図，第４図は本発明の装置
の一実施例を示すブロック図，第５図（１），（２）は
第１図のプログラム例を第４図に示した実施例によって
実行するときのステップを示す実行ステップ図である。 第４図において，４１はプロログのＡ＠名とその引数の
関係，述語名間の条件関係，およびそれらの接続関係を
表現する複数箇のフィールド全備見た制御語を格納する
記憶装置，４２は記憶装置４ｌのアドレスレジスタ，４
３は記憶装置４１の読出しレジスタ，４４，４５．４６
は記憶装置４１から読み出された制御語の前記各フィー
ルドが示す述飴名，引数等を表現する制御語へのポイン
タを保持するレジスタ，４７はレジス／４４，４５．４
６のうち一つの内容を選択してアドレスレジスタ４２へ
送出するためのセレクタ，４８は述語間の関係を次々に
たどる道筋を保持するためのスタック機構と内部レジス
タを含み，且つ，上記装置要素を制御するための制御装
置である。 −３６３− 手続補正書（自発） ５８．’ｌ；， 昭和年小で日 持許庁長宮殿 １、事件の表示昭和５７年特許願第１５０８３１号２．
発明の名称プロｐグ死理装淑 ３．補正をする者 事件との関係出願人 東京都港区芝五丁１」３３番１号 （４２３）日本電気株式会社 代表者関本忠弘 ４．代理人 〒１０８東京都港区芝五丁目３７番８号住友三口１ビル
日本電気株式会社内， 電話東京（０３）４５６−３１１１（人代表）竿（６５
９１）弁理士内原 （連絡先１１本電気株式会社特許部） ５、補正の対象 明糾香の発明の詳細な説明の欄 ６．補正の内容 １）明Ｉ剖書第６負第５行■に「一方が他方への」とあ
るのを「一方ｒ他方への」と補正する。 ２）明ａＪ讐弟７貝第１４行目に「現れる述昭名」とあ
るのを「現れるユニークな述飴名」と袖正する。 ３）明細４弟１０負第３行目にＥ節＆Ｃ対応する」とお
るのを「先頭の節に対応する」と補正する。 ４）明細．％＆Ｆ第１３頁第１７行目に「スタッフ」と
あるのを「スタック」と補正する。 ５）明細誓第１４負第ｌＯ行目に「節によって」とめる
のを「節の読出しによって」と補正する。 ６）明細１ｌ第１５頁の第６行目にｒ４６（ｌ｛，２）
Ｊとあるのをｒ４６（Ｒ３）Ｊと袖止する。 ７）明細書第１７頁の第２０行目に「第２引数値や」Ｉ とあるのを「第２８１数値を」と補正する。
Claims (1)
- 述飴名とその引数よ９成る述語で表わす早象の間の関係
を記述することにより．解くべき問題を瞥き下すプログ
ラミング言語プロログを処理する装置において，前記述
語名とその引数の関係．前記述語名間の条件関係，およ
びそれらの接続関係を表現する複数箇のフィールドを備
えた制御語を格納する記憶装置と，前記記憶装置から読
み出された制御語の前記各フィールドが示す述語名，引
数等を表現する制御語へのポインタを保持する複数個の
ポインタレジスタと，前記複数箇のポインタレジスタの
うち一時には一つのポインタレジスタを選択して前記記
憶装置をアクセスする手段および．前記述語間の関係を
次々κたどる道筋を保持する友めのスタック機構および
複数箇の内部レジスタを含む制御装置とを備え，前記制
御装置の制御の下に前記記憶装置から読出される前記制
御飴の記載に従って，前記引数の対応づけを行いながら
，前記込飴名間の条件に基づいて述語を探索することに
よシ，述飴論理型プログラムを実行することを可能とす
るプロログ処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150831A JPS5941064A (ja) | 1982-08-31 | 1982-08-31 | プロログ処理装置 |
| CA000435680A CA1200907A (en) | 1982-08-31 | 1983-08-30 | Prolog processing system |
| AU18574/83A AU554332B2 (en) | 1982-08-31 | 1983-08-31 | Prolog processing system |
| EP83108600A EP0104487B1 (en) | 1982-08-31 | 1983-08-31 | Logic programming language processing system |
| US06/528,340 US4546432A (en) | 1982-08-31 | 1983-08-31 | Prolog processing system |
| DE8383108600T DE3380076D1 (en) | 1982-08-31 | 1983-08-31 | Logic programming language processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150831A JPS5941064A (ja) | 1982-08-31 | 1982-08-31 | プロログ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5941064A true JPS5941064A (ja) | 1984-03-07 |
Family
ID=15505337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57150831A Pending JPS5941064A (ja) | 1982-08-31 | 1982-08-31 | プロログ処理装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4546432A (ja) |
| EP (1) | EP0104487B1 (ja) |
| JP (1) | JPS5941064A (ja) |
| AU (1) | AU554332B2 (ja) |
| CA (1) | CA1200907A (ja) |
| DE (1) | DE3380076D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4964060A (en) * | 1985-12-04 | 1990-10-16 | Hartsog Charles H | Computer aided building plan review system and process |
| SE451219B (sv) * | 1986-03-05 | 1987-09-14 | Stiftelsen Inst Mikrovags | Dataanordning fremst avsedd for exekvering av program i form av soktred, s k or parallel execution |
| US5016164A (en) * | 1986-04-21 | 1991-05-14 | Texas Instruments Incorporated | Computer system having delayed save on procedure calls |
| US5222221A (en) * | 1986-06-17 | 1993-06-22 | Yeda Research And Development Co., Ltd. | Method and apparatus for implementing a concurrent logic program |
| JPS6355636A (ja) * | 1986-08-27 | 1988-03-10 | Hitachi Ltd | デ−タ処理システム |
| US4961139A (en) * | 1988-06-30 | 1990-10-02 | Hewlett-Packard Company | Data base management system for real-time applications |
| JPH0285927A (ja) * | 1988-09-22 | 1990-03-27 | Hitachi Vlsi Eng Corp | 記憶装置 |
| EP0414651A1 (en) * | 1989-08-14 | 1991-02-27 | International Business Machines Corporation | Prolog interrupt processing |
| EP0415894B1 (en) * | 1989-08-14 | 1995-11-15 | International Business Machines Corporation | Improved prolog addressing |
| US5274820A (en) * | 1989-08-14 | 1993-12-28 | International Business Machines Corporation | Method and system for eliminating operation codes from intermediate prolog instructions |
| US5274821A (en) * | 1989-08-14 | 1993-12-28 | International Business Machines Corporation | Communication between prolog and an external process |
| US5307445A (en) * | 1991-12-02 | 1994-04-26 | International Business Machines Corporation | Query optimization by type lattices in object-oriented logic programs and deductive databases |
| GB2317464A (en) * | 1996-09-23 | 1998-03-25 | Advanced Risc Mach Ltd | Register addressing in a data processing apparatus |
| US6701516B1 (en) | 1998-05-21 | 2004-03-02 | Qifang Li | P++ software |
| US7302399B1 (en) * | 1999-11-10 | 2007-11-27 | Electronic Data Systems Corporation | Method and system for processing travel reservation data |
| US6654878B1 (en) * | 2000-09-07 | 2003-11-25 | International Business Machines Corporation | Register bit scanning |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2939120A (en) * | 1957-12-23 | 1960-05-31 | Ibm | Controls for memory devices |
| US3426332A (en) * | 1966-12-15 | 1969-02-04 | Ibm | Data handling apparatus with recurrent address manipulation to access a plurality of storage areas |
| UST954011I4 (en) * | 1971-03-31 | 1977-01-04 | International Business Machines Corporation | Method and apparatus for operating computer apparatus in response to program statements |
| US3955180A (en) * | 1974-01-02 | 1976-05-04 | Honeywell Information Systems Inc. | Table driven emulation system |
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| US4354225A (en) * | 1979-10-11 | 1982-10-12 | Nanodata Computer Corporation | Intelligent main store for data processing systems |
| US4366536A (en) * | 1980-04-15 | 1982-12-28 | National Semiconductor Corporation | Modular digital computer system for storing and selecting data processing procedures and data |
| US4434465A (en) * | 1981-04-13 | 1984-02-28 | Texas Instruments Incorporated | Shared microinstruction states in control ROM addressing for a microcoded single chip microcomputer |
| US4438512A (en) * | 1981-09-08 | 1984-03-20 | International Business Machines Corporation | Method and apparatus for verifying storage apparatus addressing |
| US4466057A (en) * | 1981-09-15 | 1984-08-14 | Data General Corporation | Digital data processing system respoonsive to instructions containing operation code modifiers |
-
1982
- 1982-08-31 JP JP57150831A patent/JPS5941064A/ja active Pending
-
1983
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