JPH046984B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は述語論理型言語処理装置に関する。

〔技術環境〕 述語論理型言語処理装置とは述語名とその引数
よりなる述語の連なりから成る節の集合として書
き下す述語論理型言語を処理する装置であるが、
以下プログラミング言語であるプロログ言語を例
にとり説明する。

プロログにおいては表現すべき事象を述語名と
その引数の結合から成る「述語」によつて表現
し、更に述語間の関係を記述する。例えば「太郎
は果物を好む」という事象は下記のように記述で
きる。

好む（太郎、＊物）←果物（＊物） 本例で「好む」と「果物」を述語名、「太郎」
「＊物」を引数と称し、＊印はその引数が変数で
あることを表わす。即ち、上例は「太郎」は「果
物」という述語名で表記された述語の引数として
書かれている事物を「好む」ことを表現してい
る。

従つて 「果物（いちご）」という文が他に書かれてい
れば、三段論法の推論によつて、「太郎はいちご
を好む」という結論が得られる。

前記のプロログは述語論理型言語としてその利
用領域が拡大している。しかし、更に利用領域を
拡大するためには、プログラムの処理効率を高め
る必要がある。

〔従来技術〕

従来、このプロログの処理は汎用計算機で実現
されている。しかしながら、汎用計算機のハード
ウエア構成による制約を受け高速にプロログプロ
グラムを処理することができなかつた。

プロログプログラムの実行は述語間の一致を比
較する処理が基本になつている。例えば、前記の 「……←果物（＊物。」と「果物（いちご）。」 とを比較して両述語間の一致を調べる処理が基
本である。この処理を高速に実現するためには双
方の述語を同時に読み出して述語名およびそれに
続く引数の一致を順次調べる必要がある。

しかしながら、従来の計算機では記憶装置から
の読出しは一時には一語あるいは一つのまとまつ
た領域からのみ可能であり、別個の領域から同時
に読み出すことはできなかつた。この状況は従来
の計算機で高速バツフア機能を実現しているキヤ
ツシユメモリでも同様で、処理装置側からのキヤ
ツシユメモリへの参照は一語あるいは一つの領域
からのみ可能である。このハードウエア構成が従
来の計算機でプロログプログラムを高速に処理す
る際の制約となつている。

〔発明の目的〕

本発明はプロログに代表される述語論理型言語
のための処理装置として、同時に読出し可能な複
数のバツフアメモリを備えることにより、前記述
語と述語を高速に比較できるようにした装置を提
供するものである。

〔発明の構成〕

本発明によると、述語名とその引数より成る述
語の連らなりから成る節の集合として書き下す述
語論理型言語を処理する装置において、前記装置
内での前記節の内部表現を格納する記憶装置と、
前記記憶装置から読み出された節の内部表現を一
時的に格納する複数のバツフアメモリと、前記複
数のバツフアメモリの各出力のうち１つを選択し
て出力とする第１の選択回路と、前記複数のバツ
フアメモリの各出力のうち１つを選択して出力と
する第２の選択回路と、前記述語間の関係を次々
にたどる道筋を保持するためのスタツク機構およ
び内部レジスタおよびバツフアメモリの管理機能
および前記２つの選択回路での選択指定機能およ
び前記述語の一致を調べるための比較機能を含む
制御装置とを備え、前記制御装置の制御に下に、
前記複数のバツフアメモリの各出力のうち１つを
前記第１の選択回路で選択し前記複数のバツフア
メモリの各出力のうちの他の１つを前記第２の選
択回路で選択して前記２つの選択回路で選択され
たデータを前記制御装置に送り前記２つの選択回
路で選択されたバツフアメモリからの読出しを同
時に行うことにより互いの述語間の一致を検出で
きるようにしたことを特徴とする述語論理型言語
処理装置が得られる。

〔実施例の説明〕

以下本発明の一実施例を図面を用いて詳細に説
明する。

本実施例では、プロログの述語を次の形式で表
現する。

述語名（引数１、引数２、……） 引数は定数または変数であり、変数引数の先頭
には＊印を付けて区別する。プロログの一文を節
と呼び、一般形式は以下のとおりである。

述語１←述語２、述語３、……、述語ｎ ←印は論理記号であり、その左側に存在し得る
述語は高々一箇である。これをヘツド部と呼び、
←印の右側をボデイ部と呼ぶが、ボデイ側の述語
を区切る“，”印は述語間の論理積を表わす。上
記の一般形式は述語２、述語３、……、述語ｎの
論理積が成立するとき、述語１が成立することを
表現しており、この形式を規則節と呼ぶ。

一般形式の特殊形として、ヘツド部のみから成
る節を宣言節、ボデイ部のみから成る節を問合わ
せ節と呼ぶ。

プロログのプログラム実行は以下のステツプで
行われる。

(1) 節のボデイ部に現われる述語と同一の述語を
ヘツド部に持つ節を見出す。ここで双方の述語
の引数同士をその並び順に比較し、一致を調べ
る操作を行う。ここですべての引数が一致する
とステツプ２に移る。すべての引数が一致して
いなければステツプ１の処理を繰り返す。

引数同士の比較において、一方が変数、他方
が定数であれば変数に定数の値がバインドされ
る。また双方共に変数であれば同一値を採るべ
く、一方が他方へのポインタに書き換えられ
る。この二通りの処理も一致条件を満たすもの
である。

(2) ステツプ１で比較の結果述語同士の一致が確
認された節のボデイ部の処理へと制御が移り、
ステツプ１へ戻る。もしその節が宣言節であれ
ば、ステツプ１の最初に参照された節のボデイ
部の引き続く述語の処理へ移る。もし引続く述
語が無ければ全処理を終了する。

第１図はプロログのプログラム例を示す。図中
“P1”，“P2”は述語名、“Ａ”，“Ｂ，“Ｃ”，“Ｄ
”，
“Ｅ”は定数引数“＊ｘ”，“＊ｙ”，“＊ｚ”は変
数引数である。節１は規則説であり、節２、節３
は宣言節、節４は問合わせ節である。

以下、このプログラムの処理の流れを説明す
る。プログラムの実行は問合わせ節から始まる。
第１図の例では節４の最初の述語“P1（＊ｘ，＊
ｙ）”の処理から始まり、ステツプ１によつて節
１が見出され、すべての引数が一致することから
ステツプ２へ進む。ここで変数“＊ｘ”には節１
の定数値“Ａ”がバインドされ、変数“＊ｙ”に
は変数“＊ｚ”がバインドされて“＊ｙ”と“＊
ｚ”の値が等しいことが示される。

ステツプ２では節１のボデイ部“P2（Ｂ，Ｃ，
＊ｚ）”の処理へ進み、ステツプ１へ戻つて述語
名“P2”をヘツド部として持つ節２との一致を
調べ不一致であることから、次に述語名“P2”
をヘツド部として持つ節３との一致を調べる。節
１のボデイ部と節３のヘツド部とは一致して、ス
テツプ２の処理へと進む。ここで変数“＊ｚ”に
は節３の定数値“Ａ”がバインドされる。前記処
理の結果、変数“＊ｙ”と変数“＊ｚ”の値が等
しい関係にあることから変数“＊ｙ”の値も定数
値“Ａ”になる。

前記ステツプ２において節３が宣言節であるこ
とから、節１の処理へ制御が戻る。節１のボデイ
部には述語“P2（Ｂ，Ｃ，＊ｚ）”に続く述語は
ないので、節１の処理は終了し、節１の処理に制
御を渡した節４の処理へ制御が戻る。ここまでの
処理結果として、節４の変数“＊ｘ”には定数値
“Ａ”がバインドされ、変数“＊ｙ”にも同じく
定数値“Ａ”がバインドされる。

次に、節４の２番目の述語“P1（＊ｘ，＊ｘ）”
が処理対象となり、ステツプ１によつて節１が見
出され、引数を比較した結果述語の一致が認めら
れる。この引数の一致検査において、変数“＊
ｘ”の値は前記処理により得られた定数値“Ａ”
である。また、節１の変数“＊ｚ”値も変数“＊
ｘ”と同一の値になることから定数値“Ａ”とな
る。変数“＊ｚ”は節４の１番目の述語“P1（＊
ｘ，＊ｙ）”の処理では定数値“Ａ”にバインド
されたが、節４の２番目の述語“P1（＊ｘ，＊
ｘ）”の処理では、節１は新たな処理対象である。
このときには変数“＊ｚ”は特定の値がバインド
されていない変数であり、前記ステツプ１の処理
で初めて変数“＊ｘ”の値“Ａ”にバインドされ
る。

以下、ステツプ２で節１のボデイ部を処理し、
ステツプ１の処理を進める。節１のボデイ部と節
２は不一致となるが、節３とは一致する。次にス
テツプ２により、節４の２番目の述語の処理とし
て一致したことを節４に返し、すべての処理を終
了する。

本実施例の装置においては、プロログの節の内
部表現として、第２図の例に示す形式を用いる。
第２図は第１図に示したプロログプログラムの節
１に対応する内部表現を示す例である。本実施例
の装置では節毎に第２図に示すようなひとまとま
りの領域で記述される内部表現を持つ。この節毎
の内部表現を「コード」と呼ぶ。第２図の各行を
語と呼び１語はタグフイールドと値フイールドか
ら構成される。タグフイールドにはその語の属性
情報が保持され、値フイールドにはタグで示され
る属性に対応する値が保持されている。

コードの先頭の語「ヘツダ」はコード全体に係
る情報を保持する。すなわち規則節、宣言節、問
合わせ節のいずれに対応するコードであるかを示
す情報、節の中にあるユニークな変数の数に係る
情報などを保持する。

コードの第２語である「ポインタ」はそのコー
ドと同一の述語名をヘッド部として持つ節へのリ
ンク情報を保持する。

第３語は、節１の述語名“P1”に対応して、
述語名を値として持つことを示すタグフィールド
と、その述語名は具体的に“P1”であることを
示す値フィールドを持つ。第４語では述語“P1
（Ａ，＊ｚ）”の第１引数“Ａ”の属性がアトムで
あることをタグフイールドで示し、その値が
“Ａ”であることを値フイールドで示す。第５語
では述語“P1（Ａ，＊ｚ）”の第２引数である変
数“＊ｚ”の属性が変数であることをタグフイー
ルドで示し、その変数が節１の中に現われる最初
の変数であることを示す番号０を値フイールドの
値として持つ。

以下、節１のボデイ部の述語名“P2”、引数
“Ｂ，“Ｃ”，“＊ｚ”にそれぞれ第２図の第６語〜
第９語が対応する。ここで、第９語の変数“＊
ｚ”と第５語の変数“＊ｚ”とが同一の変数であ
ることはこれらの語の値フイールドが同一変数番
号０であることで示される。

第３図は以上説明した内部表現によつて第１図
のプログラム例を表現した図である、図中値フイ
ールド中のnullはメモリリンクの終端であること
を示す。節１，２，３，４に対応して４つのコー
ドが表現されている。

ボデイ部の述語の述語名と同一の述語名をヘツ
ドとして持つ述語との一致を調べるときに比較対
象となる節を指定するために、ボデイ部の述語名
にはヘツド部に同一述語名を持つ節に対応する内
部表現のアドレスが格納されている。これらの関
係は図中の破線で示す。

同一の述語名をヘツド部に持つ節はコードの第
２語であるポインタによつてリンクされる。例え
ば、節２と節３とは同一の述語名をヘツド部に有
する節であるので、節２から節３にリンクされ
る。

第４図は本発明の装置の一実施例を示すブロツ
ク図である。図中１００は第３図の説明で述べた
内部表現をそのままの形で格納する記憶装置１０
１は記憶装置１００に格納されているコードを読
出すためのアドレスレジスタ、１０２，１０４，
１０６，１０８は記憶装置１００から読出された
コードを一時的に格納するバツフアメモリＡ，バ
ツフアメモリＢ、バツフアメモリＣ、バツフアメ
モリＤ、１０３，１０５，１０７，１０９は夫々
バツフアメモリ１０２，１０４，１０６，１０８
の語を示すためのバツフアポインタＡ、バツフア
ポインタＢ、バツフアポインタＣ、バツフアポイ
ンタＤ，１１０は前記の４箇のバツフアメモリ１
０２，１０４，１０６，１０８の出力の中の１つ
の出力を選択する第１の選択回路Ａ，１１１は前
記の４箇のバツフアメモリ１０２，１０４，１０
６，１０８の出力の中の１つの出力を選択する第
２の選択回路Ｂ，１１２は選択回路Ａ１１０と選
択回路Ｂ１１１によつて選択された語の一致を比
較して一致を検出するための比較器である。比較
器１１２は入力される２語のビツトパターンが一
致していることを検出するだけでなく、変数を示
す語と定数を示す語との比較において一致を検出
する。１１３はスタツク機構および内部レジスタ
および各バツフアメモリ１０２，１０４，１０
６，１０８および記憶装置１００の管理を含み比
較器１１２からの一致検出信号に基づいて他の構
成要素の動きを制御する制御部である。制御部１
１３は従来型のプロセツサと同様の構成で実現で
きるので、その内部機構については特に述べな
い。

第４図で、アドレスレジスタ１０１で指定する
アドレスがアドレス線２０１を介して記憶装置１
００に送られると、出力がバス２０２を介して各
バツフアメモリ１０２，１０４，１０６，１０８
に送られる。バス２０２のデータは前記４箇のバ
ツフアメモリ１０２，１０４，１０６，１０８の
いずれかに格納される。この格納先の選定は制御
部１１３によつて行われる。バツフアメモリＡ１
０２，Ｂ１０４，Ｃ１０６，Ｄ１０８からの出力
はそれぞれデータ線２０３，２０４，２０５，２
０６を介して選択回路Ａ１１０および選択回路Ｂ
１１１に送られる。選択回路Ａ１１０および選択
回路Ｂ１１１では前記のデータ線２０３，２０
４，２０５，２０６の信号中の１つを出力として
選択し、それぞれデータ線２０７，２０８に出力
する。データ線２０７，２０８の信号は共に比較
器１１２および制御部１１３への入力となる。比
較器１１２で比較された結果である一致信号は信
号線２０９を介して制御部１１３に送られる。

制御部１１３では信号線２０９の一致信号及び
データ線２０７，２０８の信号を入力して、制御
部１１３の中に備えるスタツク機構およびレジス
タを操作する。更に制御部１１３は、信号線２１
２を介して記憶装置１００への参照を制御するた
めにアドレスレジスタ１０１の内容を更新する信
号、記憶装置１００から読み出されたデータを格
納する先として４箇のバツフアメモリＡ１０２，
Ｂ１０４，Ｃ１０６，Ｄ１０８の１つを選択する
信号、これらのバツフアメモリ参照を制御するた
めにバツフアポインタＡ１０３、バツフアポイン
タＢ１０５、バツフアポインタＣ１０７、バツフ
アポインタＤ１０９を更新する信号を送出し、且
つ、バツフアメモリ１０２，１０４，１０６，１
０８の中に記憶装置１００から転送が必要なデー
タが既に格納されているか否かをチエツクしてデ
ータ転送の要／不要を判定し、選択回路Ａ１１０
および選択回路Ｂ１１１で選択するデータ線２０
３，２０４，２０５，２０６の指定などを行う。

以下、第３図、第４図、第５図および第６図を
用いて第１図に示した例題プログラムの本実施例
における実行動作を説明する。

記憶装置１００には第３図に示す形式で第１図
に示すプロログプログラムが格納されている。記
憶装置１００のデータはプログラムの実行に伴つ
て各バツフアメモリ１０２，１０４，１０６，１
０８に格納される。第５図ａ，ｂ，ｃ，ｄには、
第１図のプロログプログラムの処理が終了した時
の各バツフアメモリ１０２，１０４，１０６，１
０８の記憶状態を示す。

第６図ａ，ｂは第１図に示したプログラムの実
行ステツプを説明するための図を示す。第６図
ａ，ｂは実行時のステツプ番号、選択回路Ａ１１
０が選択するバツフアメモリおよび選択されたバ
ツフアメモリの中で参照されている語のアドレ
ス、選択回路Ｂ１１１が選択するバツフアメモリ
および選択されたバツフアメモリの中で参照され
ている語のアドレス、選択回路Ａ１１０の出力、
選択回路Ｂ１１１の出力、制御部１１３の内部レ
ジスタ情報およびスタツク情報、その実行ステツ
プでの動作の順に示してある。

第１図において、節４はプロログにおける問合
わせの命令を表わしている。すなわち、節４の如
くボデイ部のみから成る問合わせ節によつて実行
が始まる。

節４の内部表現は第３図に示す形式で記憶装置
１００のアドレスCL4番地から順次格納されてい
る。制御部１１３はアドレスレジスタ１０１に
CL4番地を格納し、その内容を読出すことによつ
て実行を開始する。初期状態では、各バツフアメ
モリ１０２，１０４，１０６，１０８は空であ
り、節４のコードは格納されていない。このた
め、バツフアメモリＡ１０２に節４に対応するコ
ードを格納する。この結果、第５図に示すように
バツフアメモリＡ１０２の20番地から27番地まで
に節４に対応する内部表現８語が格納される。

制御部１１３はバツフアポインタＡ１０３に節
４のコードの先頭番地20を格納して節４の「ヘツ
ダ」、「ポインタ」を順次読出し、次に１番目の述
語に対応する語を読出す。この語は同じ述語名を
ヘツダ部に持つ節１へのアドレスを値として持
ち、記憶装置１００から節１に対応するコードを
読出す。節１のコードは制御部１１３の指示によ
つて、バツフアメモリＢ１０４に格納される。以
下第６図に示すステツプ１の処理を開始する。

ステツプ１では、バツフアポインタＡ１０３に
は節４の１番目の述語“P1（＊ｘ，＊ｙ）”に対
応するコードの格納先を指示するアドレス２２が
格納され、バツフアポインタＢ１０５には節１の
「ヘツダ」語の格納先番地を示す１２０が格納さ
れている。それぞれのアドレスに対応してバツフ
アメモリＡ１０２からは節４の述語名“P1”を
データ線２０３に出力し、バツフアメモリＢ１０
４からは節１の「ヘツダ」をデータ線２０４に出
力する。選択回路Ａ１１０は制御部１１３の選択
指示信号２１０でバツフアメモリＡ１０２の出力
を選択するように指示される。この結果、データ
線２０７には節４の述語名“P1”が出力される。
選択回路Ｂ１１１は制御部１１３の選択指示信号
２１１でバツフアメモリＢ１０４の出力を選択す
るように指示される。この結果、データ線２０８
には節１の「ヘツダ」が出力される。このヘツダ
に含まれる情報はコードの属性に係るものであ
り、それ自体が実行制御に影響を及ぼすものでは
なく、バツフアポインタＢ１０５を歩進して、次
の実行ステツプ状態となる。

第６図のステツプ２ではバツフアポインタ Ｂ１０５は節１の「ヘツダ」に続く「ポインタ」
を指示し、そは結果バツフアメモリＢ１０４はデ
ータ線２０４に「ポインタ」の値を出力する。こ
の「ポインタ」はヘツド部に同一の述語名を持つ
節へのリンク情報であるが、リンクの最終である
ときにはその値は“nu11”となつている。節４
のような問合わせ節では常に「ポインタ」は
“nu11”である。バツフアポインタＢ１０５は引
き続き歩進する。

ステツプ３ではバツフアポインタＢ１０５はバ
ツフアメモリＢ１０４の122番地を指示し、バツ
フアメモリＢ１０４の出力として節１の述語名
“P1”をデータ線２０４に出力する。ここで、バ
ツフアメモリＡ１０２の出力は節４の最初の述語
名であり、バツフアメモリＢ１０４の出力と同様
に“P1”である。選択回路Ａ１１０ではデータ
線２０３のデータを選択するので、節４の述語名
“P1”がデータ線２０７に出力される。選択回路
Ｂ１１１ではデータ線２０４のデータを選択する
ので、節１の述語名“P1”がデータ線２０８に
出力される。前記２つの選択回路１１０，１１１
の出力が比較器１１２への入力となつて、入力さ
れたデータが双方共に述語名“P1”であること
から、一致信号を信号線２０９を介して制御部１
１３に送る。制御部１１３ではこの比較結果によ
り、節４と節１の現在比較対象になつている語に
続く語を次ステツプにおける比較対象にするた
め、バツフアポインタＡ１０３、バツフアポイン
タＢ１０５をそれぞれ歩進する。

ステツプ４では、バツフアメモリＡ１０２の出
力は節４の第１の述語名“P1”に続く第１の引
数である“＊ｘ”となり、この“＊ｘ”が選択回
路Ａ１１０の出力となる。バツフアメモリＢ１０
４の出力は節１の述語名“P1”に続く第１の引
数の値“Ａ”となり、この“Ａ”が選択回路Ｂ１
１１の出力となる。

各々の出力はデータ線２０７，２０８を介して
比較器１１２に送られる。変数“＊ｘ”と“Ａ”
とは一致条件を満たしており、比較器１１２は信
号線２０９を介して一致信号を制御部１１３に送
る。制御部１１３ではスタツクの先頭０番目に変
数“＊ｘ”の語を確保して、その値を“Ａ”にす
る。この処理により、変数“＊ｘ”に“Ａ”がバ
インドされる。バツフアポインタＡ１０３および
バツフアポインタＢ１０５はそれぞれ歩進する。

ステツプ５では節４の変数“＊ｘ”に続く第２
の引数である変数“＊ｙ”がバツフアメモリＡ１
０２の出力となり選択回路Ａ１１０の出力とな
る。また節４の“Ａ”に続く第２の引数である変
数“＊ｚ”がバツフアメモリＢ１０４の出力とな
り、選択回路Ｂ１１１の出力となる。比較器１１
２では、変数“＊ｙ”と変数“＊ｚ”は一致条件
を満足しており、制御部１１３に信号線２０９を
介して一致信号を出力する。制御部１１３では、
スタツクの１番目の語を変数“＊ｙ”の語とし、
２番目の語を変数“＊ｚ”の語として格納する。
変数“＊ｙ”と変数“＊ｚ”が等しい値を持つべ
きことを示すために変数“＊ｚ”の語には変数
“＊ｙ”へのポインタ値を格納して、変数“＊ｚ”
を参照するときには、変数“＊ｙ”の値を参照す
ることにする。そしてバツフアポインタＡ１０
３、バツフアポインタＢ１０５を歩進させる。

前記の述語名及び述語内のすべての引数の一致
を検出した処理により、節４の第１述語と節１の
ヘツダ部の述語とは一致することが判明する。こ
れによつて制御は節１のボデイ部と、そのボデイ
部の述語名と同一の述語名をヘツド部に持つ節と
の一致検出に進む。

ステツプ６では節１のボデイ部の述語名はバツ
フアメモリＢ１０４の出力“P2”であり、制御
部１１３は“P2”をヘツド部に持つ節２へのア
ドレスを得る。

制御を述語名“P2”の一致検出に移す前に、
節４の２番目の述語名“P1”を指示するアドレ
スを制御部１１３のNEXTレジスタに格納する。
これは以降での述語“P2（Ｂ，Ｃ，＊ｚ）”の比
較処理で述語の一致を検出したとき制御を節４の
第２述語“P1（＊ｘ，＊ｘ）”の一致検出処理に
進めるためのものである。また、同時に、節１の
ボデイ部の述語名“P2”を示すアドレスを制御
部１１３のRETRYレジスタに格納する。これ
は、節１のボデイ部の述語“P2（Ｂ，Ｃ，＊ｚ）”
と一致検査対象の述語“P2（Ｂ，Ｄ，Ｅ）”をヘ
ツド部に持つ節との一致検査結果が不一致のとき
に、述語“P2（Ｂ，Ｃ，Ａ）”をヘツド部に持つ
節３との比較を改めて述語“P2（Ｂ，Ｃ，＊ｚ）”
から開始するためのものである。この不一致の処
理はステツプ７以後に示す。

ここで、NEXTレジスタ、RETRYレジスタ
に格納されるアドレスはそれぞれ記憶装置１００
に格納されている前記述語名“P1”、前記述語名
“P2”に対応するアドレス２５，１２５である。
各バツフアメモリ１０２，１０４，１０６，１０
８のアドレスと記憶装置１００のアドレスとの対
応づけは制御部１１３のバツフアメモリ管理機能
を利用して実現する。

ステツプ７では節２のコードの先頭にあるヘツ
ダーを参照する。節２はバツフアメモリに格納さ
れていないので記憶装置１００からバツフアメモ
リＣ１０６に読込む。バツフアメモリＣ１０６に
格納した後バツフアポインタＣ１０７の値は節２
のヘツダーを指示する150番地となる。

ステツプ８では節２のポインタを参照する。こ
のポインタの値は制御部１１３の内部レジスタで
あるLINKレジスタに保存する。これは、以下の
述語名“P2”に係る一致検査が不一致になつた
時にヘツド部に述語“P2（Ｂ，Ｃ，Ａ）”を持つ
節３との一致検査を開始するために、この節３へ
のアドレス情報を制御部１１３の中に退避するた
めのものであり、このステツプ８にLINKレジス
タを含んだ操作を示す。

ステツプ９では述語名“P2”の一致を検出す
る。続いて、バツフアポインタＣ１０７、バツフ
アポインタＢ１０５を歩進する。

ステツプ１０では述語名“P2”の第１引数が
両方共に“Ｂ”であることから一致が検出され
る。続くステツプ１１では節２の引数が“Ｄ”、
節１の引数が“Ｃ”であることから不一致とな
る。この結果は信号線２０９を介して比較器１１
２から制御部１１３に送られる。

制御部１１３ではヘツド部の述語名が“P2”
である他の節すなわち節３との比較を開始するた
め、ステツプ１２では節１の述語“P2（Ｂ，Ｃ，
＊ｚ）”に関する一致を改めて調べるために、以
前に対比しておいたRETRYレジスタの節１の述
語名“P2”へのアドレスに対応するバツフアメ
モリＢ１０４内のアドレスの値１２５をバツフア
ポインタＢ１０５に格納する。また、以前に退避
しておいたLINKレジスタの内容は節３へのアド
レスであり、節３は節１の述語“P2（Ｂ，Ｃ，＊
ｚ）”との比較対象となる。節３はどのバツフア
メモリにも格納されていないので節３のコードが
記憶装置１００からバス２０２を介してバツフア
メモリＤ１０８に格納される。

ステツプ１２からステツプ１７までにおいて節
１の述語“P2（Ｂ，Ｃ，＊ｚ）”と節３の述語
“P2（Ｂ，Ｃ，Ａ）”との一致が検出される。ステ
ツプ１７では変数“＊ｚ”に“Ａ”がバインドさ
れる。この結果、スタツク中の変数“＊ｚ”の領
域からポイントされている変数“＊ｙ”の領域に
“Ａ”が格納される。

以上の処理により、節４の第１述語“P1（＊
ｘ，＊ｙ）”に関する処理が終了して、次に節４
の第２述語である“P1（＊ｘ，＊ｘ）”の処理に
進む。第２述語の述語名は第１述語の述語名と同
様“P1”であるので節１との一致を調べる。節
１は既にバツフアメモリＢ１０４に格納されてい
るので記憶装置１００からの読出しは行う必要は
ない。ステツプ１８からステツプ２３までにおい
て、節１の述語“P1（Ａ，＊ｚ）”との一致が検
出される。

以後の処理では節１の述語“P2（Ｂ，Ｃ，＊
ｚ）”と節２の一致を調べ、不一致であることか
ら節３との一致を調べ、結果が一致することで、
節４の第２述語の処理が終了する。節４には続く
述語がないので、節４の処理全体が終了する。

比較器１１２は制御部１１３への制御信号を出
力する。この比較器１１２の機能は制御部１１３
の一部とも考えられる。第４図に示す実施例の説
明では、比較器１１２は選択回路Ａ１１０および
選択回路Ｂ１１１からの出力を同時に参照して比
較できることを説明するために制御部１１３とは
別に示してある。

〔発明の効果〕

以上の説明で明らかなように、本発明により、
プロログに代表される述語論理型言語の処理を高
速に実行することができる。

【図面の簡単な説明】

第１図はプロログのプログラム例を示す図、第
２図はこの例における内部形式を示す図、第３図
は第１図のプログラム例を内部形式に変換したと
きの記憶装置イメージを示す図、第４図は本発明
の装置の一実施例を示すブロツク図、第５図ａ，
ｂ，ｃ，ｄは第１図のプログラム例を処理するた
めに記憶装置からバツフアメモリに格納された内
部表現のイメージを示す図、第６図は第１図のプ
ログラム例を第４図に示した実施例によつて実行
するときの実行ステツプを示す図である。 １００……記憶装置、１０１……アドレスレジ
スタ、１０２……バツフアメモリＡ、１０３……
バツフアポインタＡ、１０４……バツフアメモリ
Ｂ、１０５……バツフアポインタＢ、１０６……
バツフアメモリＣ、１０７……バツフアポインタ
Ｃ、１０８……バツフアメモリＤ、１０９……バ
ツフアポインタＤ、１１０……選択回路Ａ、１１
１……選択回路Ｂ、１１２……比較器、１１３…
…制御部。

Claims (1)

【特許請求の範囲】
1. １ 述語名とその引数より成る述語の連らなりか
   ら成る節の集合として書き下す述語論理型言語を
   処理する装置において、前記節の内部表現を格納
   する記憶装置と、前記記憶装置から読み出された
   節の内部表現を一時的に格納する複数のバツフア
   メモリと、前記複数のバツフアメモリの各出力の
   うち１つを選択して出力とする第１の選択回路
   と、前記複数のバツフアメモリの各出力のうち１
   つを選択して出力とする第２の選択回路と、前記
   述語間の関係を次々にたどる道筋を保持するため
   のスタツク機構および内部レジスタおよびバツフ
   アメモリの管理機能および前記２つの選択回路で
   の選択指定機能および前記述語の一致を調べるた
   めの比較機能を含む制御装置とを備え、前記制御
   装置の制御の下に前記複数のバツフアメモリの各
   出力のうち１つを前記第１の選択回路で選択し前
   記複数のバツフアメモリの各出力のうちの他の１
   つを前記第２の選択回路で選択して前記２つの選
   択回路で選択されたデータを前記制御装置に送り
   前記の２つの選択回路で選択された２つのバツフ
   アメモリから読出しを同時に行うことにより互い
   の述語間の一致を検出できるようにしたことを特
   徴とする述語論理型言語処理装置。