JPS6214919B2 - - Google Patents
Info
- Publication number
- JPS6214919B2 JPS6214919B2 JP8552082A JP8552082A JPS6214919B2 JP S6214919 B2 JPS6214919 B2 JP S6214919B2 JP 8552082 A JP8552082 A JP 8552082A JP 8552082 A JP8552082 A JP 8552082A JP S6214919 B2 JPS6214919 B2 JP S6214919B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- signal
- memory
- outside
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 49
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明はメモリ回路に関するもので、連想メモ
リデバイスを構成する単位として用いるものであ
る。
リデバイスを構成する単位として用いるものであ
る。
連想メモリ（associative memory）または
CAM（content―addressable memory）と呼ば
れるものは、ある条件に合つたデータを読み出す
場合に、直接に条件を示す信号を与えるだけでそ
の条件に合つたデータが読み出されるようになつ
ているメモリである。普通のメモリを使用した場
合には、アドレスを出して読み出したデータが条
件に合つているかどうかを逐一調べることを、必
要なデータが得られるまで続けねばならず、非常
に煩雑な処理を伴つていた。その点、連想メモリ
はデータの内容でアクセスできるので、特定のデ
ータを捜す場合に極めて処理が簡単になる。しか
し、従来連想メモリには、磁気デイスク等回転メ
モリが用いられており、一般に半導体メモリに比
べてアクセス時間が遅く、より高速なものが望ま
れていた。
CAM（content―addressable memory）と呼ば
れるものは、ある条件に合つたデータを読み出す
場合に、直接に条件を示す信号を与えるだけでそ
の条件に合つたデータが読み出されるようになつ
ているメモリである。普通のメモリを使用した場
合には、アドレスを出して読み出したデータが条
件に合つているかどうかを逐一調べることを、必
要なデータが得られるまで続けねばならず、非常
に煩雑な処理を伴つていた。その点、連想メモリ
はデータの内容でアクセスできるので、特定のデ
ータを捜す場合に極めて処理が簡単になる。しか
し、従来連想メモリには、磁気デイスク等回転メ
モリが用いられており、一般に半導体メモリに比
べてアクセス時間が遅く、より高速なものが望ま
れていた。
本発明によるメモリ回路は、半導体回路で実現
することを容易にし、かつ書き込みや検索の手順
を簡潔にすることにより、高速の連想メモリを構
成できるようにすることを目的とするものであ
る。
することを容易にし、かつ書き込みや検索の手順
を簡潔にすることにより、高速の連想メモリを構
成できるようにすることを目的とするものであ
る。
すなわち本発明は、カスケードに接続される前
段からの入力データを取り込み後段へ出力し、か
つ回路外部へも出力するメモリと、上記メモリの
内容と外部バスのデータとを外部から入力される
演算情報を伝える信号に基づいて比較演算し、演
算情報の示す条件に合う場合には条件合致信号を
出力する演算器と、カスケードに接続される前段
からの入力データを取り込み後段へ出力し前記メ
モリの内容が有効なデータであることを表わす第
１のレジスタと、検索時に前記メモリのデータが
条件に合つていることを表わすフラグとして用い
回路外部へも出力している第２のレジスタと、カ
スケードに接続される後段からのシフト許可入力
信号が入力されている場合または前記第１のレジ
スタがセツトされていない場合に前段へシフト許
可出力信号を出し、上記シフト許可出力信号を出
している状態で外部から書き込み信号を受けた時
に前記メモリと前記第１のレジスタにデータを取
り込むための書き込み内部信号を出力し、また外
部から検索信号を受けた時に前記条件合致信号が
入力されておりかつ前記第１のレジスタがセツト
されている場合には上記第２のレジスタをセツト
するがそれ以外の場合にはリセツトし、外部から
データ抹消信号を受けた時で上記第２のレジスタ
がセツトされている場合には前記第１のレジスタ
と上記第２のレジスタをリセツトし前記メモリの
内容が有効なデータではないことを表示させる制
御回路とを有し、カスケードに接続することによ
り連想メモリデバイスを構成する単位となるよう
にして、所期の目的を達成したものである。
段からの入力データを取り込み後段へ出力し、か
つ回路外部へも出力するメモリと、上記メモリの
内容と外部バスのデータとを外部から入力される
演算情報を伝える信号に基づいて比較演算し、演
算情報の示す条件に合う場合には条件合致信号を
出力する演算器と、カスケードに接続される前段
からの入力データを取り込み後段へ出力し前記メ
モリの内容が有効なデータであることを表わす第
１のレジスタと、検索時に前記メモリのデータが
条件に合つていることを表わすフラグとして用い
回路外部へも出力している第２のレジスタと、カ
スケードに接続される後段からのシフト許可入力
信号が入力されている場合または前記第１のレジ
スタがセツトされていない場合に前段へシフト許
可出力信号を出し、上記シフト許可出力信号を出
している状態で外部から書き込み信号を受けた時
に前記メモリと前記第１のレジスタにデータを取
り込むための書き込み内部信号を出力し、また外
部から検索信号を受けた時に前記条件合致信号が
入力されておりかつ前記第１のレジスタがセツト
されている場合には上記第２のレジスタをセツト
するがそれ以外の場合にはリセツトし、外部から
データ抹消信号を受けた時で上記第２のレジスタ
がセツトされている場合には前記第１のレジスタ
と上記第２のレジスタをリセツトし前記メモリの
内容が有効なデータではないことを表示させる制
御回路とを有し、カスケードに接続することによ
り連想メモリデバイスを構成する単位となるよう
にして、所期の目的を達成したものである。
以下、本発明の一実施例を図面に基づいて説明
する。第１図は本発明の基本回路である。第２図
はこの基本回路をカスケードに接続し、かつ付加
回路を加え、連想メモリデバイスとして使えるよ
うにしたものである。
する。第１図は本発明の基本回路である。第２図
はこの基本回路をカスケードに接続し、かつ付加
回路を加え、連想メモリデバイスとして使えるよ
うにしたものである。
第１図において、メモリ１の内容は常に信号線
DOUT上に出ている。演算器２はこの信号線
DOUTとバスDBUSの情報とを信号線CONDで伝
えられる演算情報に基づいて演算し、条件に合つ
た場合には条件合致信号Ｓ１を制御回路５に出力
する。この演算情報には種々のものが考えられ
る。最も簡単なものとしては、いくつかのビツト
位置にマスクをして、それ以下のデータが一致す
るか否かを比較するような場合である。あるい
は、バスDBUS上のデータと信号線DOUT上のデ
ータとの大小関係を判定するというような場合も
ある。また、レジスタ３はメモリ１の内容がデー
タとして有効か否かを表わすフラグとして使われ
る。
DOUT上に出ている。演算器２はこの信号線
DOUTとバスDBUSの情報とを信号線CONDで伝
えられる演算情報に基づいて演算し、条件に合つ
た場合には条件合致信号Ｓ１を制御回路５に出力
する。この演算情報には種々のものが考えられ
る。最も簡単なものとしては、いくつかのビツト
位置にマスクをして、それ以下のデータが一致す
るか否かを比較するような場合である。あるい
は、バスDBUS上のデータと信号線DOUT上のデ
ータとの大小関係を判定するというような場合も
ある。また、レジスタ３はメモリ１の内容がデー
タとして有効か否かを表わすフラグとして使われ
る。
ある１つのメモリ回路の信号線DOUTは、第
２図のように、カスケードに接続した後段のメモ
リ回路に信号線DINとして入力される。全く同様
に、レジスタ３から出力される信号線AOUTは
信号線AINとして後段に、制御回路５から出力さ
れる信号SEOUTは信号SEINとして前段に入力
される。
２図のように、カスケードに接続した後段のメモ
リ回路に信号線DINとして入力される。全く同様
に、レジスタ３から出力される信号線AOUTは
信号線AINとして後段に、制御回路５から出力さ
れる信号SEOUTは信号SEINとして前段に入力
される。
このメモリ回路にデータを書き込む場合につい
て説明する。このメモリ回路に対してデータを書
き込むことは、データを前の段から後ろの段へシ
フトさせることに等しい。即ち、メモリ１の内容
が有効なデータであることをレジスタ３が示して
いる場合には、そのデータを後段へシフトさせ、
前段から新しいデータを取り込む。もしメモリ１
の内容がデータとして無効なら新しいデータを前
段から取り込むだけで、今現在のデータは後段へ
伝えない。ただし、レジスタ３がセツトされてい
る時でも後段からシフトしてもよいというシフト
許可入力SEINが入つていない場合は後段へデー
タをシフトすることはできない。こうすると、第
２図において、有効なデータの入つていないメモ
リ回路に新しくデータが前段からシフトされ、そ
れより以前の段のメモリ回路では一せいにデータ
のシフトが行なわれる。これによつて、最前段か
らデータが書き込まれ、既存のデータはシフトさ
れることで記憶位置が変わる。最前段では、信号
線DINには外部データバスEXDBUSが接続され、
信号線AINはシフト時にレジスタ３がセツトされ
るようにしておく。また最後段には信号SEINを
入力しないことでシフト不可を伝えておく。
て説明する。このメモリ回路に対してデータを書
き込むことは、データを前の段から後ろの段へシ
フトさせることに等しい。即ち、メモリ１の内容
が有効なデータであることをレジスタ３が示して
いる場合には、そのデータを後段へシフトさせ、
前段から新しいデータを取り込む。もしメモリ１
の内容がデータとして無効なら新しいデータを前
段から取り込むだけで、今現在のデータは後段へ
伝えない。ただし、レジスタ３がセツトされてい
る時でも後段からシフトしてもよいというシフト
許可入力SEINが入つていない場合は後段へデー
タをシフトすることはできない。こうすると、第
２図において、有効なデータの入つていないメモ
リ回路に新しくデータが前段からシフトされ、そ
れより以前の段のメモリ回路では一せいにデータ
のシフトが行なわれる。これによつて、最前段か
らデータが書き込まれ、既存のデータはシフトさ
れることで記憶位置が変わる。最前段では、信号
線DINには外部データバスEXDBUSが接続され、
信号線AINはシフト時にレジスタ３がセツトされ
るようにしておく。また最後段には信号SEINを
入力しないことでシフト不可を伝えておく。
このような動作をするために、第１図の回路は
次のような動きをする。制御回路５は、後段から
シフトしてもよいことを伝えるシフト許可入力信
号SEINが入つている場合と、メモリ１の内容が
データとして無効であることをレジスタ３が示し
ている場合には、前段へシフトしてもよいことを
伝えるシフト許可出力信号SEOUTを出力する。
外部から書き込みを促がす信号WRITEが制御回
路５に入力されると、制御回路５は自分自身が信
号SEOUTを出力している場合のみメモリ１とレ
ジスタ３へ前段からデータを取り込むことを促が
す内部信号SHを出力す。信号WRITEが制御回路
５に入力された時、データ検索時に用いるレジス
タ４をリセツトするようにしてもよい。レジスタ
３の内容は常に信号線AOUTに出ている。内部
信号SHが入力されると、メモリ１は信号線DIN
上の新しいデータを受け、レジスタ３も信号線
AIN上の新しいデータを受ける。これによつて記
憶されるべきデータとそのデータの有無効を示す
もうひとつのデータがシフトされる。以上がデー
タ書き込みの動作シーケンスである。
次のような動きをする。制御回路５は、後段から
シフトしてもよいことを伝えるシフト許可入力信
号SEINが入つている場合と、メモリ１の内容が
データとして無効であることをレジスタ３が示し
ている場合には、前段へシフトしてもよいことを
伝えるシフト許可出力信号SEOUTを出力する。
外部から書き込みを促がす信号WRITEが制御回
路５に入力されると、制御回路５は自分自身が信
号SEOUTを出力している場合のみメモリ１とレ
ジスタ３へ前段からデータを取り込むことを促が
す内部信号SHを出力す。信号WRITEが制御回路
５に入力された時、データ検索時に用いるレジス
タ４をリセツトするようにしてもよい。レジスタ
３の内容は常に信号線AOUTに出ている。内部
信号SHが入力されると、メモリ１は信号線DIN
上の新しいデータを受け、レジスタ３も信号線
AIN上の新しいデータを受ける。これによつて記
憶されるべきデータとそのデータの有無効を示す
もうひとつのデータがシフトされる。以上がデー
タ書き込みの動作シーケンスである。
次に、ある条件に当てはまるデータを検索する
場合について説明する。バスDBUS上にメモリ１
の内容と比較すべきデータをのせ、信号線COND
には演算するための情報をのせておいてから、デ
ータ検索を促す信号SRCHをこの回路に外部から
加える。制御回路５は、この信号SRCHを受ける
と、レジスタ３がセツトされておりかつ演算器２
から信号Ｓ１が入力されている場合には、レジス
タ４を信号Ｓ３によつてセツトし、それ以外の場
合には信号Ｓ４によつてリセツトする。こうして
外部からは、条件に合つたデータが存在したか否
かを、信号Ｓ５によつてレジスタ４がセツトされ
ているか否かを見ることで知ることができる。
場合について説明する。バスDBUS上にメモリ１
の内容と比較すべきデータをのせ、信号線COND
には演算するための情報をのせておいてから、デ
ータ検索を促す信号SRCHをこの回路に外部から
加える。制御回路５は、この信号SRCHを受ける
と、レジスタ３がセツトされておりかつ演算器２
から信号Ｓ１が入力されている場合には、レジス
タ４を信号Ｓ３によつてセツトし、それ以外の場
合には信号Ｓ４によつてリセツトする。こうして
外部からは、条件に合つたデータが存在したか否
かを、信号Ｓ５によつてレジスタ４がセツトされ
ているか否かを見ることで知ることができる。
データを抹消したい場合には、抹消したいデー
タを予め検索してレジスタ４をセツトしておいた
後、データ抹消を促がす信号DELを外部から加
える。制御回路５は、信号DELを受けると、レ
ジスタ４がセツトされているか否かを信号Ｓ５に
よつて知り、もしセツトされている場合には信号
Ｓ２によつてレジスタ３をリセツトする。レジス
タ３はメモリ１の内容がデータとして有効か否か
を示すものであるから、レジスタ３をリセツトし
たことによつてデータを抹消したことになる。
タを予め検索してレジスタ４をセツトしておいた
後、データ抹消を促がす信号DELを外部から加
える。制御回路５は、信号DELを受けると、レ
ジスタ４がセツトされているか否かを信号Ｓ５に
よつて知り、もしセツトされている場合には信号
Ｓ２によつてレジスタ３をリセツトする。レジス
タ３はメモリ１の内容がデータとして有効か否か
を示すものであるから、レジスタ３をリセツトし
たことによつてデータを抹消したことになる。
最後に、連想メモリとして用い、必要な条件に
あつたデータを読み出したい場合の操作について
述べる。データを読み出したい時は、先ず読み出
したい条件のデータを検索する。検索の結果は信
号Ｓ５によつて外部から知ることができる。第２
図の制御回路６では、各メモリから出力される信
号Ｓ５を見て、ある規準に従つてひとつのメモリ
回路を選び、マルチプレクサ７にセレクト信号
SLCTを出力することで、そのメモリ回路のデー
タを外部データバスEXDBUSに出力する。こう
すれば、必要なデータの内容を表わす条件を示せ
ば、条件に合つたデータを読み出せる。即ち連想
メモリになる。
あつたデータを読み出したい場合の操作について
述べる。データを読み出したい時は、先ず読み出
したい条件のデータを検索する。検索の結果は信
号Ｓ５によつて外部から知ることができる。第２
図の制御回路６では、各メモリから出力される信
号Ｓ５を見て、ある規準に従つてひとつのメモリ
回路を選び、マルチプレクサ７にセレクト信号
SLCTを出力することで、そのメモリ回路のデー
タを外部データバスEXDBUSに出力する。こう
すれば、必要なデータの内容を表わす条件を示せ
ば、条件に合つたデータを読み出せる。即ち連想
メモリになる。
以上本発明によれば、この回路を用いて連想メ
モリを構成することによつて次の効果が得られ
る。ひとつには、書き込みの時間が常に一定でか
つ速い。次に、複雑な条件の検索が容易にでき
る。さらに構成が簡潔でかつ繰り返しに向いた回
路なので半導体回路で実現しやすい。以上の点で
連想メモリ用の単位回路として適している。
モリを構成することによつて次の効果が得られ
る。ひとつには、書き込みの時間が常に一定でか
つ速い。次に、複雑な条件の検索が容易にでき
る。さらに構成が簡潔でかつ繰り返しに向いた回
路なので半導体回路で実現しやすい。以上の点で
連想メモリ用の単位回路として適している。
第１図は本発明の基本回路図、第２図は第１図
の基本回路を用いて連想メモリを構成した図であ
る。 １……メモリ、２……演算機、３，４……レジ
スタ、５……制御回路、６……外部の制御回路、
７……マルチプレクサ、Ｓ１……条件合致信号、
DIN，DOUT……メモリ１の信号線、DBUS……
バス、COND……演算情報信号線、AIN，AOUT
……レジスタ３の信号線、SEIN，SEOUT……
制御回路５のシフト許可入力信号およびシフト許
可出力信号、SH……内部信号、SRCH……デー
タ検索信号、DEL……データ抹消信号。
の基本回路を用いて連想メモリを構成した図であ
る。 １……メモリ、２……演算機、３，４……レジ
スタ、５……制御回路、６……外部の制御回路、
７……マルチプレクサ、Ｓ１……条件合致信号、
DIN，DOUT……メモリ１の信号線、DBUS……
バス、COND……演算情報信号線、AIN，AOUT
……レジスタ３の信号線、SEIN，SEOUT……
制御回路５のシフト許可入力信号およびシフト許
可出力信号、SH……内部信号、SRCH……デー
タ検索信号、DEL……データ抹消信号。
Claims (1)
- １ カスケードに接続される前段からの入力デー
タを取り込み後段へ出力し、かつ回路外部へも出
力するメモリと、上記メモリの内容と外部バスの
データとを外部から入力される演算情報を伝える
信号に基づいて比較演算し、演算情報の示す条件
に合う場合には条件合致信号を出力する演算器
と、カスケードに接続される前段からの入力デー
タを取り込み後段へ出力し前記メモリの内容が有
効なデータであることを表わす第１のレジスタ
と、検索時に前記メモリのデータが条件に合つて
いることを表わすフラグとして用い回路外部へも
出力している第２のレジスタと、カスケードに接
続される後段からのシフト許可入力信号が入力さ
れている場合または前記第１のレジスタがセツト
されていない場合に前段へシフト許可出力信号を
出し、上記シフト許可出力信号を出している状態
で外部から書き込み信号を受けた時に前記メモリ
と前記第１のレジスタにデータを取り込むための
書き込み内部信号を出力し、また外部から検索信
号を受けた時に前記条件合致信号が入力されてお
りかつ前記第１のレジスタがセツトされている場
合には上記第２のレジスタをセツトするがそれ以
外の場合にはリセツトし、外部からデータ抹消信
号を受けた時で上記第２のレジスタがセツトされ
ている場合には前記第１のレジスタと上記第２の
レジスタをリセツトし前記メモリの内容が有効な
データではないことを表示させる制御回路とを有
し、カスケードに接続することにより連想メモリ
デバイスを構成する単位となることを特徴とする
メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8552082A JPS58203696A (ja) | 1982-05-19 | 1982-05-19 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8552082A JPS58203696A (ja) | 1982-05-19 | 1982-05-19 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58203696A JPS58203696A (ja) | 1983-11-28 |
| JPS6214919B2 true JPS6214919B2 (ja) | 1987-04-04 |
Family
ID=13861178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8552082A Granted JPS58203696A (ja) | 1982-05-19 | 1982-05-19 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58203696A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01141911U (ja) * | 1988-03-24 | 1989-09-28 | ||
| JPH0256052U (ja) * | 1988-10-17 | 1990-04-23 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2547440Y2 (ja) * | 1989-04-25 | 1997-09-10 | ホシデン株式会社 | スイッチ |
-
1982
- 1982-05-19 JP JP8552082A patent/JPS58203696A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01141911U (ja) * | 1988-03-24 | 1989-09-28 | ||
| JPH0256052U (ja) * | 1988-10-17 | 1990-04-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58203696A (ja) | 1983-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0341897B1 (en) | Content addressable memory array architecture | |
| US4975873A (en) | Content addressable memory with flag storage to indicate memory state | |
| KR950007448B1 (ko) | 집적회로 메모리 시스템 | |
| EP0341899B1 (en) | Content addressable memory array | |
| EP0341896B1 (en) | Content addressable memory array | |
| US4975872A (en) | Dual port memory device with tag bit marking | |
| JPS58115673A (ja) | 記憶情報制御方式及び装置 | |
| JPS6214919B2 (ja) | ||
| JPH0362243A (ja) | 情報処理システムにおいてメモリアクセスを速くする装置 | |
| WO1991007754A1 (en) | Read-while-write-memory | |
| JPS6211426B2 (ja) | ||
| US5708842A (en) | Apparatus for changing coefficients utilized to perform a convolution operation having address generator which uses initial count number and up/down count inputs received from external | |
| JPS6327795B2 (ja) | ||
| JPH0315772B2 (ja) | ||
| JP3074897B2 (ja) | メモリ回路 | |
| JP2798492B2 (ja) | リストベクトル処理装置 | |
| JPS6245636B2 (ja) | ||
| JPS6047626B2 (ja) | デ−タ・バッファ制御方式 | |
| JPS626253B2 (ja) | ||
| JPS5856145A (ja) | デ−タ検索方式 | |
| GB1195569A (en) | Data Processing | |
| JPS58105487A (ja) | メモリ回路 | |
| JPH0550078B2 (ja) | ||
| JPS6310454B2 (ja) | ||
| JPS5841526B2 (ja) | チヤネル指令語先取りバツフア制御方式 |