JPS6327795B2

JPS6327795B2 -

Info

Publication number: JPS6327795B2
Application number: JP56084357A
Authority: JP
Inventors: Kanji Kubo; Tsuguo Momose
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-06-03
Filing date: 1981-06-03
Publication date: 1988-06-06
Also published as: JPS57200982A

Description

【発明の詳細な説明】本発明は記憶装置に関する。さらに詳細には記
憶装置に対するデータの読み出しと書込みとが競
合した場合、即ち読出すべきデータと書込みを受
けるデータの一部（又は全部）が一致し、時間的
に読出し動作が書込み動作より先行する場合の処
理方式に関する。

データの読出しと演算とをオーバラツプさせた
パイプライン方式のデータ処理装置では、演算結
果を記憶装置（例えばバツフア記憶装置）にスト
アし、次の演算にて前の演算でストアされたバツ
フア記憶装置内のデータの一部、又は全部を使用
するような場合、次の演算の為のデータの読出し
時間が前の演算によるデータの書込み時間より先
行することになる。この場合は次の演算の為のデ
ータの読出しが通常数サイクル遅らされることに
なり、パイプライン方式のデータ処理装置におけ
る性能低下の大きな要因となつている。

本発明の目的は記憶装置に関するデータの読出
しと書込みの競合によつて発生するデータの読出
しの遅延をなくす記憶装置を提供することにあ
る。

本発明は読出しアドレスと書込みアドレスとを
比較し、一致した場合は記憶装置より読出したデ
ータのうち書込みによつて変更を受ける部分のみ
を書込みデータと置き替えて読出しデータとする
ことにより、競合によるデータの読出しの遅延を
なくす。

図は本発明の一実施例を示すブロツク図であ
る。図において、１〜８はそれぞれバツフア記憶
部を構成するデータ部ユニツトで、各ユニツトは
１バイトのデータ巾を持つ複数のカラムからな
る。９は比較回路、１０〜１７はアンド回路、１
８〜２５は選択回路、２６〜３３は夫々データ部
ユニツト１〜８に書込むデータを供給する書込み
データ線であり、データ巾は夫々１バイトであ
る。３４，３５および３６は夫々、データ部ユニ
ツト１〜８に共通に供給される書込みタイミング
パルス、書込みアドレス、読出しアドレスであ
る。書込みアドレス３５および読出しアドレス３
６は上述した各データ部ユニツトのカラムを指定
する。３７〜４４は夫々データ部ユニツト１〜８
に対する書込み許可線である。４５〜５２は夫々
データ部ユニツト１〜８からの読出しデータが載
せられる読出しデータ線であり、データ巾は夫々
１バイトである。

バツフア記憶部に対する書込みは、線３４に書
込みタイミングパルスが、線３５に書込みアドレ
スが、線３７〜４４に書込み許可信号が与えられ
ることにより行なわれる。書込みタイミングパル
ス３４および書込みアドレス３５はデータ部ユニ
ツト１〜８に共通に与えられるが、書込み許可信
号はデータ部ユニツト１〜８の夫々に対して与え
られる。書込み許可信号は書込みを行なうユニツ
トに対するものが“１”であり、書込みを行なわ
ないユニツトに対するものが“０”である。即
ち、書込みアドレスで指定されるカラムであつ
て、書込み許可信号が“１”のデータ部ユニツト
に対して書込みデータ線２６〜３３上のデータが
書込まれる。従つて記憶部に対しては書込み許可
信号で示される１バイトから８バイトまでの任意
のバイト数が書込まれることになる。書込み許可
信号は実行される命令に応じて、オペランドアド
レスやオペレーシヨンコード等から作られる。

バツフア記憶部からの読出しは線３６に読出し
アドレスが与えられることにより行なわれる。読
出しは読出しアドレスで指定される各データ部ユ
ニツトのカラムから行なわれ、常に８バイト同時
に読出される。つまり、書込みは１〜８バイトの
任意のバイト数行なわれるのに対し、読出しは８
バイト同時に読出される。

比較回路９は書込みアドレス線３５と読出しア
ドレス線３６の両アドレスを比較し、一致してい
る時、出力線５３をオンにし、それ以外の時、オ
フにする。アンド回路１０〜１７にはこの比較回
路９の出力線５３が入力されると共に書込み許可
線３４〜４４が入力される。従つて、書込みアド
レスと読出しアドレスが一致した時、書込み許可
信号が“１”に対応するアンド回路１０〜１７が
開き、その出力線５４〜６１をンにする。即ち書
込みが行なわれるデータ部ユニツト１〜８に対応
するアンド回路１０〜１７が開く。選択回路１８
〜２５の夫々は対応のアンド回路１０〜１７の出
力線５４〜６１がオフの時、読出しデータ線４５
〜５２上の読出しデータを選択して出力線６２〜
６９に出力し、対応の出力線５４〜６１がオンの
時、書込みデータ線２６〜３３上の書込みデータ
を選択して出力線６２〜６９に出力する。

従つて、バツフア記憶部に対し、書込み動作と
読出し動作が同時に行なわれる場合、書込みアド
レスと読出しアドレスが一致しない場合は、それ
ぞれ、書込みは書込みアドレスで指定される位置
へ書込みが行なわれ、同時に読出しアドレスで指
定される位置から読出され、そのデータはそのま
ま出力線６２〜６９に読出しデータとして出力さ
れる。一方、書込みアドレスと読出しアドレスが
一致した場合、書込みと読出しはそのまま行なわ
れるけれども、読出しデータ線４５〜５２上に読
出された読出しデータのうち、書込み許可信号が
“１”に対応するデータ部ユニツトから読出され
た読出しデータは選択回路１８〜２５で阻止さ
れ、その代り、そのデータ部ユニツトに書込まれ
る書込みデータ線２６〜３３上の書込みデータが
選択されて読出しデータとして出力される。書込
み許可信号が“０”に対応するデータ部ユニツト
から読出された読出しデータはそのまま読出しデ
ータとして出力される。これにより、書込み動作
と読出し動作が同時に行なわれ、両アドレスが一
致した場合は、記憶部から読出されたデータのう
ち、書込み動作により変更される部分を演算の結
果として与えられる書込みデータで置き替えて読
出しデータとすることができる。

本発明により、同一のバイトに対する読出しと
書込みとが同時に発生した場合でも、変更されな
い部分は記憶部より読出し、変更された部分は書
込みデータを使うことにより、読出し動作を書込
み動作の完了を待つことなく行なうことができ
る。

パイプライン方式のデータ処理装置では、バツ
フア記憶に関するオペランドの読出しと書込みの
競合が問題になる。例えばストア命令が変更する
オペランドを後続のロード命令が読出す場合（オ
ペランド・ストア・コンペアと呼ばれる）及び可
変長オペランドを指定することができるSS形式
（ストレージオペランド間の演算を行なう形式）
の命令において第１オペランド（変更するオペラ
ンド）と第２オペランド（読出すオペランド）と
が重複している為に第１オペランドのストアが完
了する迄、第２オペランドの読出しが待たされる
場合（ワード・オーバーラツプと呼ばれる）等が
該当する。オペランド・ストア・コンペアやワー
ド・オーバーラツプを検出する為には多くの検出
回路を必要とし、これらを検出した場合、一般に
性能は低下する。本発明は上記オペランド・スト
ア・コンペアやワード・オーバーラツプの検出を
不要とし、その上、性能低下を生じさせないパイ
プライン方式のデータ処理装置を実現させ得る。

【図面の簡単な説明】

図は本発明の一実施例を示すブロツク図であ
る。１〜８……バツフア記憶部を構成するデータ部
ユニツト、９……比較回路、１０〜１７……アン
ド回路、１８〜２５……選択回路、３５……書込
みアドレス線、３６……読出しアドレス線、３７
〜４４……書込み許可線。

Claims

【特許請求の範囲】

１複数の記憶ユニツトで構成し、各ユニツトに
対し共通のアクセスアドレス与え、各ユニツトに
それぞれ接続され読出しデータを取出すことがで
きるデータ線と、各ユニツトに接続され当該ユニ
ツトに書込み動作を行うことを示す信号を伝える
書込み制御線であつていずれのユニツトに書込み
動作を行うかは実行される命令に応じて制御され
るものと、データを読出すために与えられる読出
しアドレスとデータを書込むために与えられる書
込みアドレスとを比較する比較回路と、前記各デ
ータ線に接続された選択回路であつて、前記比較
回路で一致が検出されかつ対応する前記書込み制
御線の信号が書込み動作を示していれば対応する
ユニツトに与えられる書込みデータを選択し、そ
うでないときは前記データ線のデータを選択する
ものとを有することを特徴とする記憶装置。