JPH0355645A - コントロールストレージの検査方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 外部装置から本体装置内のコントロールストレージに前
記本体装置の制御情報をロードする情報処理装置に於い
て、 ハードウエア量を削減することを目的とし、前記外部装
置から転送されてきたデータを受け取るレジスタと、前
記レジスタ内に格納されたデータを順次、指定されたア
ドレスに格納するコントロールストレージと、前記コン
トロールストレージに格納されたデータを順次読み取り
、前記レジスタ内のデータと排他的論理和を取り、前記
レジスタに格納する垂直パリティ作成手段を有し、外部
装置から前記コントロールストレージに制御情報をロー
ドする第１のコマンドと、前記ロードされた情報の垂直
パリティを作威する第２のコマンドを設け、第１のコマ
ンドが実行された後に、前記垂直パリティ作成手段によ
り第２のコマンドを実行する構戒とする。

〔産業上の利用分野〕

本発明は、情報処理装置本体内のコントロールストレー
ジ（以下ＣＳと略す）にマイクロプログラムを書き込む
シーケンスに関するものである。

〔従来の技術〕

近年、情報処理装置は、システムの巨大化、処理の複雑
化に伴い、マイクロプログラムで制御されることが一般
化している。従って、マイクロプログラムを保持するＣ
Ｓに書き込まれたデータの正当性を補償する事が重要と
なる。

前記マイクロプログラムは、サービスプロセッサ（以下
、ＳＶＰと略す）から、前記情報処理装置本体内のＣＳ
にロードされる。

以下、図面を参照して、従来例を説明する。

第２図は従来の技術を説明する為の図面である。

ｌはＳＶＰ，３はＣＳ書込みアドレスを保持するレジス
タ（ＣＳ−ＡＤＨレジスタ），５はＣＳの書込みデータ
を保持するレジスタ（ＣＳ−ＷＲＩＴＥ−ＤＡＴＡレジ
スタ）、７はＣＳ、９は排他的論理和を取るＥＯＲ回路
、１１はＣＳ制御部、１３はリードパリティを保持する
レジスタ（ＲＥＡＤ−ＰＴＹ−ＤＡＴＡレジスタ）、１
１０はＣＳからのデータのリードとパリティの作成を制
御する，リードオアパリティシーケンス制御部，１１ｌ
はＣＳへのデータの書込みを制御するライトシーケンス
制御部である。ＳＶＰ　１以外の装置、即ちＣＳ７の周
辺装置は、中央処理装置（以下、ＣＰＵと略す）の一部
を構戒するものである。

以下、動作を説明する。

ＣＳ７”にデータを書き込む場合、ＳＶＰＩ’はデータ
パスを使用し、ＣＳの書込み先アドレスと、書き込むデ
ータを、それぞれ、ＣＳ−ＡＤＲレジスタ３”とＣＳ−
ＷＲＩＴＥ−ＤＡＴＡレジスタ５゛にセットする。次い
で、ライト指示をＣＳ制御部１１“に発行する。

ライト指示さたＣＳ制御部１１゛は、ライトシーケンス
制御部１１１゛を起動する。起動されたライトシーケン
ス制？ＩＩＩ部１　１　１“は、ＣＳ一ＷＲＩＴＥ−Ｐ
ＬＵＳＥをオンにして、ＣＳ７′に、前記ＣＳ−ＡＤＲ
レジスタ３゛に記憶されたアドレスのメモリフ゛ロンク
に、ＣＳ−ＷＲＩＴＥ−ＤＡＴＡレジスタ５゜にセット
されているデータを書き込む。

前記書込みが終了すると、ライトシーケンス制御部１１
１“は、リードオアバリティシーケンス制御部１１０゛
を起動する。

前記起動されたリードオアパリティシーケンス制御部１
１０”は、ＣＳ−＾［）Ｒレジスタ３”がオール０なら
（即ち，第１回目の書込み）、セレクタ１５によって、
ＲＥＡＤ−ＰＴＹ−ＤＡＴＡレジスタ１３’　に、ＣＳ
７“から前記ＣＳ−ＡＤＨレジスタ３′に格納されたア
ドレスのデータをＣＳ７゜から読み出し、セットする。

それ以外なら、ＣＳ７゜から、前記ＣＳ−ＡＤＲレジス
タ３に格納されたアドレスのデータを読みだし、前記デ
ータとＲＥＡＤ−ＰＴＹ一ＤＡＴＡレジスタ１３”のデ
ータをＥＯＲ回路９”で、排他的論理和をとり、前記排
他的論理和の結果をＲＥＡＤ−ＰＴＹ−ＤＡＴＡレジス
タ１３”に格納する。

以上の動作を、ＣＳ７”のアドレス０から最大アドレス
迄繰り返すと、垂直パリティがＲＥＡＤ−ＰＴＹ−ＤＡ
ＴＡレジスタ１３゛にイ乍威される。

その後、作威された垂直パリティを、予め作成されいる
期待値と比較することによって、ＣＳ７゛のデータが正
しいかどうかをチェックする。

〔発明が解決する課題〕

前述した様に、垂直パリティの作成は、ＣＳの．書込み
と並行して行われている。

従って、垂直パリティ作成用のＲＥＡＤ−　ＰＴＹ−Ｄ
ＡＴＡレジスタ１３′が必要となる。

さて、近年の情報処理装置の集積化と処理の複雑化は目
を見張るものがある。従って、情報処理装置立ち上げ時
のマイクロプログラムロード時に垂直パリティ作成専用
のレジスタを設けることは、上述した集積化の障害とな
っていた。特に、情報処理装置のＣＰＵに於いて、レイ
アウト面積を少なくすることは、処理の複雑化の為のレ
イアウト面積確保の為には絶対欠かせない。

言うまでも無く、情報処理装置は年々小型しており、か
かる課題を解決することは、情報処理装置と情報化社会
には欠かせないものである。

よって、本発明の目的は、上記課題を悉く解決し、レイ
アウト面積が小さくてすむ制御記憶装置の垂直パリティ
作成方式を提供することである。

〔課題を解決する為の手段〕

上記課題を解決する為に、本発明は、外部装置ｌから本
体装置内のコントロールストレージ７に前記本体装置の
制御情報をロードする情報処理装置に於いて、前記外部
装置ｌから転送されてきたデータを受け取るレジスタ５
と、 前記レジスタ５内に格納されたデータを順次、指定され
たアドレスに格納するコントロールストレージ７と、 前記コントロールストレージ７に格納されたデータを順
次読み取り、前記レジスタ５内のデータと排他的論理和
を取り、前記レジスタ５に格納する垂直パリテイ作成手
段１１０を有し、外部装置（１）から前記コントロール
ストレージ７に制御情報をロードする第１のコマンドと
、前記ロードされた情報の垂直パリティを作威する第２
のコマンドを設け、 第１のコマンドが実行された後に、前記垂直パリティ作
成手段１１０により第２のコマンドを実行する構或とす
る。

〔作用］ 垂直パリティ作成手段１１０は垂直パリティを作成する
際に、コントロールストレージ７のデータ書込み用のレ
ジスタ５を使用するので、ハード量が削減できる。

〔実施例〕

第１図は、実施例を説明する為の図面である．１はＳＶ
Ｐ，３はＣＳ書込みアドレスを保持するレジスタ（ＣＳ
−ＡＤＨレジスタ）．５はＣＳの書込みデータを保持す
るレジスタ（ＣＳ−ＷＲＩＴＥ一ＤＡＴＡレジスタ）、
７はＣＳ、９は排他的論理和を取るＥＯＲ回路、１ｌは
ＣＳ制御部、１５はセレクタ、１ｌＯはＣＳからのデー
タのリードとパリティの作成を制御する．リードオアバ
リティシーケンス制御部，１１１はＣＳへのデータの書
込みを制御するライトシーケンス制御部である。ＳＶＰ
　１以外の装置、即ちＣＳ７の周辺装置は、中央処理装
置（以下、ＣＰＵと略す）の一部を構或するものである
。

以下、動作を説明する。

ＣＳ７にデータを書き込む場合、ＳＶＰ　１はデータパ
スを使用し、ＣＳの書込み先アドレスと書き込むデータ
を、それぞれＣＳ−ＡＤＨレジスタ３とＣＳ−ＷＲＩＴ
Ｅ−ＤＡＴＡレジスタ５にセットする。次いで、ライト
指示（第１のコマンド）をＣ　Ｓ　ｉｌｌ御部１１に発
行する。

ライト指示さたＣＳ制御部ｌ１は、ライトシーケンス制
御部１１１を起動する。起動されたライトシーケンス制
御部１１１は、ＣＳ−ＷＲＩＴＥ−ＰＬＵＳＥをオンに
して、ＣＳ７に、前記ＣＳ−ＡＤＨレジスタ３に記憶さ
れたアドレスのメモリブロックに、ＣＳＷＲ　ＩＴＥ−
ＤＡＴＡレジスタ５にセットされているデータを書き込
む。

ＣＳ７に対するライトが全ワード終了すると、ＳＶＰ　
１は、垂直パリティ作成指示をＣ　Ｓ　Ｉ！Ｈｉｌｌ部
１ｌに指示する（第２のコマンド）。

垂直パリティ作成指示されたＣＳ制御部は、リードオア
パリティシーケンス制御部１１０を起動する。起動され
たリードオアパリティシーケンス制御部１１０は、ＣＳ
−ＡＤＲレジスタ５とＣＳ一ＷＲ　ＩＴＥ−ＤＡＴＡレ
ジスタ７にオールＯをセットする。

その後、ＣＳ７の読みだしデータとＣＳ−ＷＲＩＴＥ−
ＤＡＴＡレジスタ５のデータをＥＯＲ　（排他的論理和
）し、ＣＳ−ＷＲＩＴＥ−ＤＡＴＡレジスタ５にセット
する。

その後、ＣＳ−ＡＤＲレジスタ３内のアドレスを＋エし
、ＥＯＲを最大アドレス迄繰り返すと、垂直パリティが
ＣＳ−ＷＲＩＴＥ−ＤＡＴＡレジスタに作威される。

作威された垂直パリティデータと期待値を比較すること
によって、ＣＳデータが正しいかどうかをチェックする
。

実施例では、ＣＳ−ＷＲＩＴＥ−ＤＡＴＡレジスタをＣ
Ｓ７の書込み用と垂直パリティ作成用に使用している。

上述した様に、書込みコマンド（第１のコマンド）と垂
直パリティ作成コマンド（第２のコマント゜）の２つの
コマンドを使用し、ＣＳ７にデータを書き込んだ後に、
垂直パリティ作成を行うが、データ書込みにかかる時間
は、ＳＶＰ　１の処理速度に応じた時間となり、垂直パ
リティ作成時間は、情報処理装置本体（ここではＣＰＵ
）の処理速度に応じたものである。従って、垂直パリテ
ィ作戊時間は、データ書込みにかかる時間に比べて、充
分短いものであり、処理が遅れることは問題に威らない
。

第１図では、ＣＳ７は一つであるが、中央処理装置内部
には、コントロールストレージ（ＣＳ）は複数個あり、
レジスタは複数個分減少するので、レイアウト面積は著
しく小さくなる。

以上、実施例に従って本発明を説明した。実施例では、
中央処理装置を例に説明したが、此れに限るものでは無
い。

本発明は、本発明の要旨に従い種々の変形が可能であり
、本発明はそれらを排除するものでは無い。

〔効果〕

上述した様に、ハード量を削減でき、レイアウト面積を
減少することができる。

【図面の簡単な説明】

第ｌ図は実施例の説明図、第２図は従来例の説明図であ
る。 １・・・ＳＶＰ ３・・・ＣＳ−ＡＤＲレジスタ ５・・・　ＣＳ−ＷＲ　ＩＴＥ−ＤＡＴＡレジスタ７・
・・ＣＳ ９・・・ＥＯＲ回路 １ｌ・・・ＣＳ制御部

Claims (1)

1. 【特許請求の範囲】 　外部装置（１）から本体装置内のコントロールストレ
   ージ（７）に前記本体装置の制御情報をロードする情報
   処理装置に於いて、 前記外部装置（１）から転送されてきたデータを受け取
   るレジスタ（５）と、 前記レジスタ（５）内に格納されたデータを順次、指定
   されたアドレスに格納するコントロールストレージ（７
   ）と、 前記コントロールストレージ（７）に格納されたデータ
   を順次読み取り、前記レジスタ（５）内のデータと排他
   的論理和を取り、前記レジスタ（５）に格納する垂直パ
   リティ作成手段（１１０）を有し、外部装置（１）から
   前記コントロールストレージ（７）に制御情報をロード
   する第１のコマンドと、前記ロードされた情報の垂直パ
   リティを作成する第２のコマンドを設け、 第１のコマンドが実行された後に、前記垂直パリティ作
   成手段（１１０）により第２のコマンドを実行すること
   を特徴とするコントロールストレージの検査方式。