JPH0474254A - マイクロプロセッサ診断方式 - Google Patents
マイクロプロセッサ診断方式Info
- Publication number
- JPH0474254A JPH0474254A JP2187661A JP18766190A JPH0474254A JP H0474254 A JPH0474254 A JP H0474254A JP 2187661 A JP2187661 A JP 2187661A JP 18766190 A JP18766190 A JP 18766190A JP H0474254 A JPH0474254 A JP H0474254A
- Authority
- JP
- Japan
- Prior art keywords
- diagnostic
- processor
- command
- processors
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 238000002405 diagnostic procedure Methods 0.000 claims description 4
- 230000010365 information processing Effects 0.000 claims description 2
- 230000014759 maintenance of location Effects 0.000 abstract 1
- 238000003860 storage Methods 0.000 abstract 1
- 238000003745 diagnosis Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサ診断方式に関する。
従来この種のｎ個のプロセッサを有する情報処理システ
ムでのマイクロプロセッサ内ＣＳの診断方式は、診断プ
ロセッサによりプロセッサ（＃Ｏ）が選択され、診断プ
ロセッサによりｃｓを次々にアドレスを更新しながら読
み出してｃｓの診断をしてゆき、プロセッサ（＃０）の
診断が終わと診断プロセッサはプロセッサ（＃１）を選
択し、プロセッサ（＃１）のＣＳの診断を行う。
ムでのマイクロプロセッサ内ＣＳの診断方式は、診断プ
ロセッサによりプロセッサ（＃Ｏ）が選択され、診断プ
ロセッサによりｃｓを次々にアドレスを更新しながら読
み出してｃｓの診断をしてゆき、プロセッサ（＃０）の
診断が終わと診断プロセッサはプロセッサ（＃１）を選
択し、プロセッサ（＃１）のＣＳの診断を行う。
以下同様にプロセッサ（＃ｎ）までの診断を繰り返すと
いうものであった。
いうものであった。
上述した従来のマイクロプロセッサ診断方式は診断プロ
セッサにより複数プロセッサ内・ＣＳの診断を同時に行
う事が出来ず、プロセッサ毎に順番にＣＳの診断を行う
為、全マイクロプロセッサの診断に要する時間は、プロ
セッサ数に比例して増加するという欠点がある。
セッサにより複数プロセッサ内・ＣＳの診断を同時に行
う事が出来ず、プロセッサ毎に順番にＣＳの診断を行う
為、全マイクロプロセッサの診断に要する時間は、プロ
セッサ数に比例して増加するという欠点がある。
本発明のマイクロプロセッサ診断方式は、複数プロセッ
サに各々マイクロプログラムを格納する為のＣＳと、前
記ＣＳに対しアドレスを送出する為のＣＳアドレス発生
回路と、ＣＳ制御に必要な信号を送出するＣＳ制御信号
生成回路と、自プロセッサが診断プロセッサにより選択
された事を示す選択レジスタと診断バス経由で診断プロ
セッサより送出される診断コマンドを受け取る為のコマ
ンドレジスタを有し、診断プロセッサはプロセッサに対
し診断コマンドを発生する為の診断コマンド発生回路を
有し、前記診断プロセッサにより全プロセッサ選択コマ
ンドを発行しその後の診断コマンドにより全てのプロセ
ッサ内の前記ＣＳを同時に診断する。
サに各々マイクロプログラムを格納する為のＣＳと、前
記ＣＳに対しアドレスを送出する為のＣＳアドレス発生
回路と、ＣＳ制御に必要な信号を送出するＣＳ制御信号
生成回路と、自プロセッサが診断プロセッサにより選択
された事を示す選択レジスタと診断バス経由で診断プロ
セッサより送出される診断コマンドを受け取る為のコマ
ンドレジスタを有し、診断プロセッサはプロセッサに対
し診断コマンドを発生する為の診断コマンド発生回路を
有し、前記診断プロセッサにより全プロセッサ選択コマ
ンドを発行しその後の診断コマンドにより全てのプロセ
ッサ内の前記ＣＳを同時に診断する。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例のブロック図である。
マルチプロセッシング動作を２台のプロセッサで実現す
る場合について説明する。
る場合について説明する。
主記憶１とシステムを診断する為のプロセッサである診
断プロセッサ２とプロセッサ（＃０）３とプロセッサ（
＃１）４とがシステムバス５に接続されている。また診
断プロセッサ２とプロセッサ（＃Ｏ）３とプロセッサ（
＃１）４は診断バス６に接続されている。
断プロセッサ２とプロセッサ（＃０）３とプロセッサ（
＃１）４とがシステムバス５に接続されている。また診
断プロセッサ２とプロセッサ（＃Ｏ）３とプロセッサ（
＃１）４は診断バス６に接続されている。
６に接続されている。
診断プロセッサ２によるプロセッサ＃ （０） ３及び
プロセッサ（＃１）４内のＣＳ７及びＣ３８の診断は以
下の様に行われる。
プロセッサ（＃１）４内のＣＳ７及びＣ３８の診断は以
下の様に行われる。
まず診断プロセッサ２内の診断コマンド発生回路２１に
より全プロセッサ選択コマンドを発行する。
より全プロセッサ選択コマンドを発行する。
全プロセッサ選択コマンドが発行されるとプロセッサ（
＃Ｏ）３内の選択レジスタ（＃０）１９及びプロセッサ
（＃１）４内の選択レジスタ（＃１）２０が共に“ＯＮ
″となり、両プロセッサ共、自プロセッサが選択されて
いると認識する。
＃Ｏ）３内の選択レジスタ（＃０）１９及びプロセッサ
（＃１）４内の選択レジスタ（＃１）２０が共に“ＯＮ
″となり、両プロセッサ共、自プロセッサが選択されて
いると認識する。
次に診断プロセッサ２によりＣ３７，８読み出し命令が
発行され、各プロセッサ内のコマンドレジスタ（＃０）
１７及びコマンドレジスタ（＃１）１８にセットされ、
ＣＳの読み出し及び書き込み時のアドレスを発生させる
ＣＳアドレス発生回路（＃Ｏ）９とＣＳアドレス発生回
路（＃１）１０とＣＳ７，８の読み出し及び書き込み時
に制御信号を生成するＣＳ制御信号生成回路（＃０）１
１とＣＳ制御信号生成回路（＃１）１２のリソースとな
る。
発行され、各プロセッサ内のコマンドレジスタ（＃０）
１７及びコマンドレジスタ（＃１）１８にセットされ、
ＣＳの読み出し及び書き込み時のアドレスを発生させる
ＣＳアドレス発生回路（＃Ｏ）９とＣＳアドレス発生回
路（＃１）１０とＣＳ７，８の読み出し及び書き込み時
に制御信号を生成するＣＳ制御信号生成回路（＃０）１
１とＣＳ制御信号生成回路（＃１）１２のリソースとな
る。
ＣＳアドレス発生回Ｉ！ｒ （＃Ｏ）９．Ｃ５７ドレス
（＃１）１０及びＣＳ制御信号生成回路（＃０）、（＃
１）１１．１２によりＣ３７，８の読み出しが行なわれ
読み出しデータは各々エラーチエツク回路（＃Ｏ）、（
＃１）１３．１４によりエラーの有無をチエツクされ、
エラーがあればエラーレジスタ（＃Ｏ）、（＃１）１５
．１６に登録される。
（＃１）１０及びＣＳ制御信号生成回路（＃０）、（＃
１）１１．１２によりＣ３７，８の読み出しが行なわれ
読み出しデータは各々エラーチエツク回路（＃Ｏ）、（
＃１）１３．１４によりエラーの有無をチエツクされ、
エラーがあればエラーレジスタ（＃Ｏ）、（＃１）１５
．１６に登録される。
以下同様に診断プロセッサ２によりＣｓ読み出し命令が
発行され、Ｃｓアドレス発生回路（＃ｏ）、（＃１）９
．１０によりアドレスを更新し、同じ動作が繰り返され
る。
発行され、Ｃｓアドレス発生回路（＃ｏ）、（＃１）９
．１０によりアドレスを更新し、同じ動作が繰り返され
る。
全てのＣＳ７，８のワードの読み出しが終了すると診断
プロセッサ２により全プロセッサ選択コマンドを発行し
、プロセッサ（＃Ｏ）、（＃１）３．４内の選択レジス
タ（＃Ｏ）、（＃１）１．９．２０共にＯＦ Ｆ ”と
して診断動作を終了する。
プロセッサ２により全プロセッサ選択コマンドを発行し
、プロセッサ（＃Ｏ）、（＃１）３．４内の選択レジス
タ（＃Ｏ）、（＃１）１．９．２０共にＯＦ Ｆ ”と
して診断動作を終了する。
以上説明した様に本発明は、診断プロセッサの発行する
全プロセッサ選択コマンドにより、複数プロセッサ内に
ある選択レジスタをセットし、診断プロセッサ内の診断
コマンド発生回路により、全プロセッサ内のＣＳを同時
に診断出来る為、ＣＳ診断に要する時間を短縮出来ると
いう効果がある。
全プロセッサ選択コマンドにより、複数プロセッサ内に
ある選択レジスタをセットし、診断プロセッサ内の診断
コマンド発生回路により、全プロセッサ内のＣＳを同時
に診断出来る為、ＣＳ診断に要する時間を短縮出来ると
いう効果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・主記憶、２・・・診断プロセッサ、３・・・プ
ロセッサ（＃０）−４・・・プロセッサ（＃１）、５・
・・システムバス、６・・・診断バス、７・・・ＣＳ（
＃０）、８・・・Ｃ３（＃１）、９・・・ＣＳアドレス
発生回路（＃Ｏ）、１０・・・ＣＳアドレス発生回路（
＃１）、１１・・・ＣＳ制御信号生成回路＃０．１２・
・・ＣＳ制御信号生成回路（＃１）、１３・・・エラー
チエツク回Ａ’Ｊ（＃０ン、１４・・・エラーチエツク
回路（＃１）、１５・・・エラーレジスタ（＃０）１６
・・・エラーレジスタ（＃１）、１７・・・コマンドレ
ジスタ（＃Ｏ）、１８・・・コマンドレジスタ（＃１）
、１９・・・選択レジスタ（＃Ｏ）、２０・・・選択レ
ジスタ（＃１）、２１・・・診断コマンド発生回路。
ロセッサ（＃０）−４・・・プロセッサ（＃１）、５・
・・システムバス、６・・・診断バス、７・・・ＣＳ（
＃０）、８・・・Ｃ３（＃１）、９・・・ＣＳアドレス
発生回路（＃Ｏ）、１０・・・ＣＳアドレス発生回路（
＃１）、１１・・・ＣＳ制御信号生成回路＃０．１２・
・・ＣＳ制御信号生成回路（＃１）、１３・・・エラー
チエツク回Ａ’Ｊ（＃０ン、１４・・・エラーチエツク
回路（＃１）、１５・・・エラーレジスタ（＃０）１６
・・・エラーレジスタ（＃１）、１７・・・コマンドレ
ジスタ（＃Ｏ）、１８・・・コマンドレジスタ（＃１）
、１９・・・選択レジスタ（＃Ｏ）、２０・・・選択レ
ジスタ（＃１）、２１・・・診断コマンド発生回路。
Claims (1)
- 【特許請求の範囲】 １、複数プロセッサと前記複数プロセッサを診断する為
の診断プロセッサと主記憶及び前記複数プロセッサと前
記診断プロセッサとを接続する診断バス及び前記複数プ
ロセッサと前記診断プロセッサと前記主記憶とを接続す
るシステムバスにより構成されるマルチプロセッシング
動作の可能な情報処理システムのマイクロプロセッサ診
断方式に於いて、前記複数プロセッサは各々マイクロプ
ログラムを格納する為の制御記憶（以下ＣＳという）と
前記ＣＳに対しアドレスを送出する為のＣＳアドレス発
生回路と、ＣＳ制御に必要な信号を送出するＣＳ制御信
号生成回路と、自プロセッサが前記診断プロセッサによ
り選択された事を示す選択レジスタと、前記診断バス経
由で前記診断プロセッサより送出される診断コマンドを
受け取る為のコマンドレジスタとを含むことを特徴とす
るマイクロプロセッサ診断方式。 ２、診断プロセッサは各プロセッサに対し診断コマンド
を発生する為の診断コマンド発生回路を有し、前記診断
プロセッサにより全プロセッサ選択コマンドを発行し、
その後の前記診断コマンドにより全てのプロセッサ内の
前記ＣＳを同時に診断する請求項１記載のマイクロプロ
セッサ診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187661A JPH0474254A (ja) | 1990-07-16 | 1990-07-16 | マイクロプロセッサ診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187661A JPH0474254A (ja) | 1990-07-16 | 1990-07-16 | マイクロプロセッサ診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474254A true JPH0474254A (ja) | 1992-03-09 |
Family
ID=16209971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187661A Pending JPH0474254A (ja) | 1990-07-16 | 1990-07-16 | マイクロプロセッサ診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474254A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002340406A (ja) * | 2001-05-18 | 2002-11-27 | Noritz Corp | 給湯配管構造 |
| JP2008164554A (ja) * | 2007-01-01 | 2008-07-17 | Kyushu Institute Of Technology | レドックス応答性発光プローブ及びそれを用いる検出方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50129146A (ja) * | 1974-03-30 | 1975-10-13 | ||
| JPS5851357A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | マルチプロセサ・システム |
| JPS5895458A (ja) * | 1981-12-01 | 1983-06-07 | Nec Corp | マルチプロセツサの試験方式 |
-
1990
- 1990-07-16 JP JP2187661A patent/JPH0474254A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50129146A (ja) * | 1974-03-30 | 1975-10-13 | ||
| JPS5851357A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | マルチプロセサ・システム |
| JPS5895458A (ja) * | 1981-12-01 | 1983-06-07 | Nec Corp | マルチプロセツサの試験方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002340406A (ja) * | 2001-05-18 | 2002-11-27 | Noritz Corp | 給湯配管構造 |
| JP2008164554A (ja) * | 2007-01-01 | 2008-07-17 | Kyushu Institute Of Technology | レドックス応答性発光プローブ及びそれを用いる検出方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0474254A (ja) | マイクロプロセッサ診断方式 | |
| JPH11232211A (ja) | Ｄｍａ制御装置及びｄｍａ制御方法 | |
| JP2580558B2 (ja) | インタフェース装置 | |
| JPS58107977A (ja) | 記憶装置へのアクセス方式 | |
| JP3130798B2 (ja) | バス転送装置 | |
| JP2600376B2 (ja) | メモリ制御装置 | |
| JP2890426B2 (ja) | 情報処理装置 | |
| JPS6341098B2 (ja) | ||
| JPS5931800B2 (ja) | 制御メモリ診断方式 | |
| JP2876606B2 (ja) | 情報処理装置 | |
| JP2821176B2 (ja) | 情報処理装置 | |
| JPS62192824A (ja) | 処理装置アクセス方式 | |
| JPH03142536A (ja) | 記憶装置の診断方式 | |
| JPS6292042A (ja) | 記憶装置 | |
| JPS62143151A (ja) | 共有メモリの診断方式 | |
| JPH01297746A (ja) | メモリ診断方式 | |
| JPS6260033A (ja) | マイクロプロセツサ制御方式 | |
| JPS59191656A (ja) | メモリｉｃシミュレ−タ | |
| JPS62293452A (ja) | メモリｉｃ診断回路 | |
| JPH07110790A (ja) | メモリ診断装置 | |
| JPS61128320A (ja) | 磁気デイスク制御装置 | |
| JPS6221139B2 (ja) | ||
| JPH04332997A (ja) | 障害処理システム | |
| JPS6326416B2 (ja) | ||
| JPS5880751A (ja) | デ−タ処理装置 |