JPS59191656A - メモリｉｃシミュレ−タ - Google Patents
メモリｉｃシミュレ−タInfo
- Publication number
- JPS59191656A JPS59191656A JP58065827A JP6582783A JPS59191656A JP S59191656 A JPS59191656 A JP S59191656A JP 58065827 A JP58065827 A JP 58065827A JP 6582783 A JP6582783 A JP 6582783A JP S59191656 A JPS59191656 A JP S59191656A
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- JP
- Japan
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- memory
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- data
- write
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリＩＣのシミュレータに関する。
集積回路を多数用いた論理装置を開発する場合、設計・
製造上の誤りを発見するために実際の装置を動かす前か
らシミュレータを用いて論理の検証を行なうことが一般
的に行なわれる。現在ある論（２） 環シミュレータは、大型計算機上でソフトウェアによっ
て実現されているものがほとんどである。
製造上の誤りを発見するために実際の装置を動かす前か
らシミュレータを用いて論理の検証を行なうことが一般
的に行なわれる。現在ある論（２） 環シミュレータは、大型計算機上でソフトウェアによっ
て実現されているものがほとんどである。
しかし、ソフトウェアでは処理時間がかかりすぎるので
装置の規模が大きくなると、シミュレーション時間が厖
大なものとなり実用性が乏しくなってしまう。そこでハ
ードウェアの助けを得てシミュレーション時間を早くす
るハードウェアシミュレータが近年提案される様になっ
た。特に装置を構成するＩＣ（集積回路）をシミュレー
ション単位にしたハードウェアシミュレータが有効であ
るハードウェアシミュレータによって通常の組合せ回路
による論理系のシミーレーションは高速化されるが内部
に状態を持つメモリ系のシミュレーションはハードウェ
アシミュレータによっても次の２点で問題が多い。
装置の規模が大きくなると、シミュレーション時間が厖
大なものとなり実用性が乏しくなってしまう。そこでハ
ードウェアの助けを得てシミュレーション時間を早くす
るハードウェアシミュレータが近年提案される様になっ
た。特に装置を構成するＩＣ（集積回路）をシミュレー
ション単位にしたハードウェアシミュレータが有効であ
るハードウェアシミュレータによって通常の組合せ回路
による論理系のシミーレーションは高速化されるが内部
に状態を持つメモリ系のシミュレーションはハードウェ
アシミュレータによっても次の２点で問題が多い。
第１点は、内部状態の容量が大きい、特に大型計算機を
シミュレーション対象とすると数メガバイトの容量にも
なり、ハードウェアシミュレータに実際と同じＩＣを用
いるのは容積が大きくなりすぎる。また、第２点はメモ
ＩＪＩｃは、特定の入（３） カピン（チップセレクト、ライトイネプル等）が変化し
た時のみ有効なメモリサイクルとなり、他の入力ビン例
えばアドレス等が変化しても、メモＩＪＩｃは動作を行
なわないが、通常の論理系のＩＣと同じ扱いを行なうと
、そのつどシミーレーションを行なうので効率が低下し
てしまう。
シミュレーション対象とすると数メガバイトの容量にも
なり、ハードウェアシミュレータに実際と同じＩＣを用
いるのは容積が大きくなりすぎる。また、第２点はメモ
ＩＪＩｃは、特定の入（３） カピン（チップセレクト、ライトイネプル等）が変化し
た時のみ有効なメモリサイクルとなり、他の入力ビン例
えばアドレス等が変化しても、メモＩＪＩｃは動作を行
なわないが、通常の論理系のＩＣと同じ扱いを行なうと
、そのつどシミーレーションを行なうので効率が低下し
てしまう。
本発明の目的は、この様な従来の欠点を除去せしめ、メ
モリＩＣの論理シミュレーションを高速に行なうメモリ
ＩＣシミュレータを提供することにある。
モリＩＣの論理シミュレーションを高速に行なうメモリ
ＩＣシミュレータを提供することにある。
本発明のメモリＩＣシミュレータによれば、シミュレー
ション対象のメモリＩＣの入力ビンに相当する信号線の
信号が変化した時、メモＩＪＩＣを特定するためのＩＣ
番号とメモリＩＣのメモリアドレスを入力し親計算機の
主記憶の前記ＩＣごとに定められた領域への直接メモリ
アクセス（ＤＭＡと以下記す）アドレスを得るアドレス
変換メモリと、前記入力されたＩＣ番号で示された位置
にメモＩＪＩｃの制御信号部を入力し記憶する状態メモ
リと、状態メモリに記憶されていた以前の状態と（４） 入力した制御信号部の状態を比較しメモリアクセスを検
出する検出器と、検出したメモリアクセスが書込みアク
セスであればメモＩＪＩｃの書込みデータを保持する書
込みレジスタと、検出器がメモリアクセスを検出すると
親計算器の主記憶に対し前記変換メモリの出力であるＤ
ＭＡアドレスを用いて直接メモリアクセスを行ない、も
し書込みアクセスであれば書込みレジスタの内容を書込
み又読み出しアクセスであればデータを取出すマス９７
９−４ｚス装置と、前記マスクアクセス装置が取出した
データを記憶しメモリＩＣへ読出しデータとして、出力
する読出しレジスタとを有し、シミュレーション対象の
メモＩＪＩｃの記憶データを親計算機の主記憶の領域を
中いて複数のメモＩＪＩｃをシミーレーションするメモ
リＩＣシミュレータが得られる。
ション対象のメモリＩＣの入力ビンに相当する信号線の
信号が変化した時、メモＩＪＩＣを特定するためのＩＣ
番号とメモリＩＣのメモリアドレスを入力し親計算機の
主記憶の前記ＩＣごとに定められた領域への直接メモリ
アクセス（ＤＭＡと以下記す）アドレスを得るアドレス
変換メモリと、前記入力されたＩＣ番号で示された位置
にメモＩＪＩｃの制御信号部を入力し記憶する状態メモ
リと、状態メモリに記憶されていた以前の状態と（４） 入力した制御信号部の状態を比較しメモリアクセスを検
出する検出器と、検出したメモリアクセスが書込みアク
セスであればメモＩＪＩｃの書込みデータを保持する書
込みレジスタと、検出器がメモリアクセスを検出すると
親計算器の主記憶に対し前記変換メモリの出力であるＤ
ＭＡアドレスを用いて直接メモリアクセスを行ない、も
し書込みアクセスであれば書込みレジスタの内容を書込
み又読み出しアクセスであればデータを取出すマス９７
９−４ｚス装置と、前記マスクアクセス装置が取出した
データを記憶しメモリＩＣへ読出しデータとして、出力
する読出しレジスタとを有し、シミュレーション対象の
メモＩＪＩｃの記憶データを親計算機の主記憶の領域を
中いて複数のメモＩＪＩｃをシミーレーションするメモ
リＩＣシミュレータが得られる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示すメモリＩｃシミュレー
タのブロック図である。１はアドレス変（５） 換器、２は状態メモリ、３は検出器、４は書込みレジス
タ、５は読み出しレジスタ、６はマスクアクセス装置、
７は親計算機の主記憶を示す。アドレス変換器１はＩＣ
番号１０１とメモリＩＣのアドレス部１０２を入力しＤ
ＭＡアドレス１０６を出す。
タのブロック図である。１はアドレス変（５） 換器、２は状態メモリ、３は検出器、４は書込みレジス
タ、５は読み出しレジスタ、６はマスクアクセス装置、
７は親計算機の主記憶を示す。アドレス変換器１はＩＣ
番号１０１とメモリＩＣのアドレス部１０２を入力しＤ
ＭＡアドレス１０６を出す。
状態メモリ２はメモＩＪＩＣの制御信号部１０３を入力
しＩＣ番号１０１で示されるメモリ位置に記憶し又、記
憶されていた以前の状態１０７を出力する。
しＩＣ番号１０１で示されるメモリ位置に記憶し又、記
憶されていた以前の状態１０７を出力する。
検出器３は、以前の状態１０７と、入力した制御信号部
１０３を比較しメモリアクセスを検出し、書き込みアク
セス検出信号１０８あるいは読み出しアクセス検出信号
１０９を出す。書込みレジスタ４は書き込みアクセス検
出信号１０８を受けると、メモリＩＣの書込みデータ１
０４を入力し保持し、書込み出力データ１１０を出す。
１０３を比較しメモリアクセスを検出し、書き込みアク
セス検出信号１０８あるいは読み出しアクセス検出信号
１０９を出す。書込みレジスタ４は書き込みアクセス検
出信号１０８を受けると、メモリＩＣの書込みデータ１
０４を入力し保持し、書込み出力データ１１０を出す。
マスクアクセス装置６は書き込みアクセス検出信号１０
８あるいは読み出しアクセス検出信号１０９を入力する
と、ＤＭＡアドレス１０６を用いて、親計算機の主記憶
７へ直接アクセス１１２を行なう、書込みアクセス検出
信号１０８が出される時は、書込み出力データ１１０を
直（６） 接アクセス１１２に出し主記憶７のＤＭＡアドレス１０
６で示される位置へ１−込む、又読み出しアクセス検出
信号１０９が出された時は、主記憶７からデータを読み
出し、読み出しデータ１１１を出す。読み出しレジスタ
５は読み出しアクセス検出信号１０９が出されると、マ
スクアクセス装ｆ＃６の読み出しデータ１１１を入力し
、保持し、読み出し出力１０５をメモリＩＣへ出す。
８あるいは読み出しアクセス検出信号１０９を入力する
と、ＤＭＡアドレス１０６を用いて、親計算機の主記憶
７へ直接アクセス１１２を行なう、書込みアクセス検出
信号１０８が出される時は、書込み出力データ１１０を
直（６） 接アクセス１１２に出し主記憶７のＤＭＡアドレス１０
６で示される位置へ１−込む、又読み出しアクセス検出
信号１０９が出された時は、主記憶７からデータを読み
出し、読み出しデータ１１１を出す。読み出しレジスタ
５は読み出しアクセス検出信号１０９が出されると、マ
スクアクセス装ｆ＃６の読み出しデータ１１１を入力し
、保持し、読み出し出力１０５をメモリＩＣへ出す。
第２図は第１図に示すアドレス変換器１の構成例を示す
ブロック図である。２０はアドレスレジスタ、２１は変
換メモリ、２２はレジスタラッチである。
ブロック図である。２０はアドレスレジスタ、２１は変
換メモリ、２２はレジスタラッチである。
アドレスレジスタ２０はＩＣ番号１０１とメモリＩＣの
アドレス部１０２を入力し保持し、変換アドレス２０１
と、オフセット２０３に分けて出力する。変換メモリ２
１は変換アドレス２０１をアドレスとして入力し変換ア
ドレス２０１で示される記憶位置からセグメントアドレ
ス２０２を出す。レジスタラッチ２２はセグメントアド
レス２０２とオフセット２０３ヲ入力し、ＤＭＡアドレ
ス１０６を出力する。
アドレス部１０２を入力し保持し、変換アドレス２０１
と、オフセット２０３に分けて出力する。変換メモリ２
１は変換アドレス２０１をアドレスとして入力し変換ア
ドレス２０１で示される記憶位置からセグメントアドレ
ス２０２を出す。レジスタラッチ２２はセグメントアド
レス２０２とオフセット２０３ヲ入力し、ＤＭＡアドレ
ス１０６を出力する。
第３図は第１図に示す状態メモリ２の構成例を示すブロ
ック図である。３１はメモリ、３２はレジスタである。
ック図である。３１はメモリ、３２はレジスタである。
メモリ３１はＩＣ番号１０１で示される記憶位置から以
前の状態値を読み出しリードデータ３０１を出す、又メ
モＩＪＩｃの制御信号部１０３を入力し新しい状態とし
て書込みを行なう。レジスタ３２はリードデータ３０１
を入力し保持し、以前の状態１０７を出力する。
前の状態値を読み出しリードデータ３０１を出す、又メ
モＩＪＩｃの制御信号部１０３を入力し新しい状態とし
て書込みを行なう。レジスタ３２はリードデータ３０１
を入力し保持し、以前の状態１０７を出力する。
第４図は第１図に示す検出器３の構成例を示すブロック
図である。４１はアドレスバッファ、４２はＲＯＭデー
コーダである。アドレスバッファ４１は以前の状態１０
７とメモＩＪＩｃの制御信号部１０３を入力し、合わせ
てＲ，０Ｍデコーダ４２のアドレス４０１を出す。ＲＯ
Ｍデコーダ４２はあらかじめメモＩＪＩＣの動作に対応
して書込みを行なわれているもので、アドレス４０１で
示されたメモリ位置から書込みアクセス検出信号１０８
と読み出しアクセス検出信号１０９を読み出す。第４図
の例では、図中に示すとおり以前の状態１０７が１００
“であり制御信号部１０３が１１１“であることを示す
、この時、アドレス４０１は’ ００１１“が出され、
ＲＯＭデコーダ４２はゝ００１１“で示されるアドレス
から読み出してライトアクセス検出信号１０８に１１“
を出している。この例ではメモＩＪＩｃの制御信号部が
１チツプセレクト、ライトイネーブル“の２つの信号か
らなるものとし一〇いる。
図である。４１はアドレスバッファ、４２はＲＯＭデー
コーダである。アドレスバッファ４１は以前の状態１０
７とメモＩＪＩｃの制御信号部１０３を入力し、合わせ
てＲ，０Ｍデコーダ４２のアドレス４０１を出す。ＲＯ
Ｍデコーダ４２はあらかじめメモＩＪＩＣの動作に対応
して書込みを行なわれているもので、アドレス４０１で
示されたメモリ位置から書込みアクセス検出信号１０８
と読み出しアクセス検出信号１０９を読み出す。第４図
の例では、図中に示すとおり以前の状態１０７が１００
“であり制御信号部１０３が１１１“であることを示す
、この時、アドレス４０１は’ ００１１“が出され、
ＲＯＭデコーダ４２はゝ００１１“で示されるアドレス
から読み出してライトアクセス検出信号１０８に１１“
を出している。この例ではメモＩＪＩｃの制御信号部が
１チツプセレクト、ライトイネーブル“の２つの信号か
らなるものとし一〇いる。
第５図は第１図に示す書込みレジスタ４の構成例を示す
ブロック図である。５０はレジスタでありライトアクセ
ス検出信号１０８を入力すると書込みデータ１０４を入
力し記憶し書込み出力データ１１０を出す。
ブロック図である。５０はレジスタでありライトアクセ
ス検出信号１０８を入力すると書込みデータ１０４を入
力し記憶し書込み出力データ１１０を出す。
第６図は第１図に示す読み出しレジスタ５の構成例を示
すブロック図である。６０はレジスタでありリードアク
セス検出信号１０９を入力すると読み出しデータ１１１
を入力し保持し読み出し出力１０５をメモリＩＣへ出す
。
すブロック図である。６０はレジスタでありリードアク
セス検出信号１０９を入力すると読み出しデータ１１１
を入力し保持し読み出し出力１０５をメモリＩＣへ出す
。
第７図は第１図に示すマスクアクセス装置６の構成例を
示すブロック図である。７１はアドレスバッファ、７２
は制御回路、７３はデータトランシーバである。アドレ
スバッファ７１はＤＭＡアドレス１０６を入力し、ＤＭ
Ａスタート７１０を受けると、（９） 直接アクセス１１２ヘアドレス７０１を出す。制御回路
７２はライトアクセス検出信号１０８あるいはリードア
クセス検出信号１０９を入力するとＤＭＡスタート７１
０を出し直接アクセス１１２へＤＭＡアクセス７０２を
出す。データトランシーバ７３はライトアクセス検出信
号１０８を入力すると直接アクセス１１２のデータ７０
３へ出力データ１１０の内容を出力し、それ以外の時は
データ７０３の内容を読み出しデータ１１１へ出力する
。
示すブロック図である。７１はアドレスバッファ、７２
は制御回路、７３はデータトランシーバである。アドレ
スバッファ７１はＤＭＡアドレス１０６を入力し、ＤＭ
Ａスタート７１０を受けると、（９） 直接アクセス１１２ヘアドレス７０１を出す。制御回路
７２はライトアクセス検出信号１０８あるいはリードア
クセス検出信号１０９を入力するとＤＭＡスタート７１
０を出し直接アクセス１１２へＤＭＡアクセス７０２を
出す。データトランシーバ７３はライトアクセス検出信
号１０８を入力すると直接アクセス１１２のデータ７０
３へ出力データ１１０の内容を出力し、それ以外の時は
データ７０３の内容を読み出しデータ１１１へ出力する
。
本発明のメモリＩＣシミュレータによればシミュレーシ
ョン対象のメモＩＪＩｃの入力ピンに相当する信号線の
信号が変化した時、メモＩＪＩｃを特定するためのＩＣ
番号とメモＩＪＩｃのメモリアドレス部を入力しＤＭＡ
アドレスを得るアドレス変換メモリと、メモリＩＣの制
御信号部を入力し記憶する状態メモリと、状態メモリに
記憶されていた以前の状態と入力した制御信号部の状態
を比較しメモリアクセスを検出する検出器と、検出した
メモリアクセスが書込みアクセスであればメモリＩＣの
書込みデータを保持する書込みレジスタと、（１０） 検出器がメモリアクセスを検出すると親計算器の主記憶
に対しＤＭＡアドレスを用いて直接メモリアクセスを行
ないもし書き込みアクセスであれば書き込みレジスタの
内容を書き込み又読み出しアクセスであればデータを取
出すマスクアクセス装置と、マスクアクセス装置が取出
したデータを記憶しメモリＩＣへ読出しデータとして出
力する胱出しレジスタとを有し、シミュレーション対象
のメモＩＪＩｃの記憶データを親計算機の主記憶の領域
を用いて複数のメモリＩＣをシミュレーションすること
を可能とする。
ョン対象のメモＩＪＩｃの入力ピンに相当する信号線の
信号が変化した時、メモＩＪＩｃを特定するためのＩＣ
番号とメモＩＪＩｃのメモリアドレス部を入力しＤＭＡ
アドレスを得るアドレス変換メモリと、メモリＩＣの制
御信号部を入力し記憶する状態メモリと、状態メモリに
記憶されていた以前の状態と入力した制御信号部の状態
を比較しメモリアクセスを検出する検出器と、検出した
メモリアクセスが書込みアクセスであればメモリＩＣの
書込みデータを保持する書込みレジスタと、（１０） 検出器がメモリアクセスを検出すると親計算器の主記憶
に対しＤＭＡアドレスを用いて直接メモリアクセスを行
ないもし書き込みアクセスであれば書き込みレジスタの
内容を書き込み又読み出しアクセスであればデータを取
出すマスクアクセス装置と、マスクアクセス装置が取出
したデータを記憶しメモリＩＣへ読出しデータとして出
力する胱出しレジスタとを有し、シミュレーション対象
のメモＩＪＩｃの記憶データを親計算機の主記憶の領域
を用いて複数のメモリＩＣをシミュレーションすること
を可能とする。
第１図は本発明の一実施例を示すメモＩＪＩｃシミュレ
ータのブロック図、第２図は゛ｒドレス変換器ｌの一実
施例を示すブロック図、第３図は状態メモリ２の一実施
例を示すブロック図、第４図は検出器３の一実施例を示
すブロック図、第５図は誓き込みレジスタ４の一実施例
を示すブロック図、第６図は耽み出しレジスタ５の一実
施例を示すブ（１１） ロック図、菓７圀はマスクアクセス装置６の一実施例を
示すブロック図である。 図１において、 １・・・アドレス変換器、２・・・状態メモリ、３・・
・検出器、４・・・省き込みレジスタ、５・・・読み出
しレジスタ、６・・、マスクアクセス装置、２０・・・
アドレスレジスタ、２１・・・変換メモリ、２２・・・
レジスタラッチ、３１・・・メモリ、３２ 、５０ 、
６Ｑ・・・レジスタ、４］ 、 ７１・・・アドレスバ
ッファ、４２・・・ＲＯＭデコーダ、７２・・・制御回
路、７３・・データトランシーバをそれぞれ示す。 （１２） ３００− 更Ｚ図 Ｎ５図 薯ｑ−図 １１ 蔦６図 Ｍ７図
ータのブロック図、第２図は゛ｒドレス変換器ｌの一実
施例を示すブロック図、第３図は状態メモリ２の一実施
例を示すブロック図、第４図は検出器３の一実施例を示
すブロック図、第５図は誓き込みレジスタ４の一実施例
を示すブロック図、第６図は耽み出しレジスタ５の一実
施例を示すブ（１１） ロック図、菓７圀はマスクアクセス装置６の一実施例を
示すブロック図である。 図１において、 １・・・アドレス変換器、２・・・状態メモリ、３・・
・検出器、４・・・省き込みレジスタ、５・・・読み出
しレジスタ、６・・、マスクアクセス装置、２０・・・
アドレスレジスタ、２１・・・変換メモリ、２２・・・
レジスタラッチ、３１・・・メモリ、３２ 、５０ 、
６Ｑ・・・レジスタ、４］ 、 ７１・・・アドレスバ
ッファ、４２・・・ＲＯＭデコーダ、７２・・・制御回
路、７３・・データトランシーバをそれぞれ示す。 （１２） ３００− 更Ｚ図 Ｎ５図 薯ｑ−図 １１ 蔦６図 Ｍ７図
Claims (1)
- 【特許請求の範囲】 複数のメモリＩＣをシミュレートする装置であって、シ
ミュレーション対象のメモリＩＣの入力ビンに相当する
信号線の信号が変化した時、前記メモリＩＣ’を特定す
るためのＩＣ’番号と前記メモリＩＣのメモリアドレス
部を入力し、親計算機の主記憶の前記ＩＣごとに定めら
れた領域への直接メモリアクセスアドレスを得るアドレ
ス変換メモリと、入力された前記ＩＣ番号で示される位
置に前記メモＩＪＩｃの制御信号部を入力し記憶する状
態メモリと、前記状態メモリに記憶されていた以前の状
態と前記入力した制御信号部の状態を比較しメモリアク
セスを検出する検出器と、前記検出器が書込みアクセス
を検出した時前記メモリＩＣの書込みデータを保持する
書込みレジスタと、前記検出器が前記メモリアクセスを
検出すると、前（１） 記載計算機の前記主記憶に対し讐前記直接メモリアクセ
スアドレスを用いて、直接メモリアクセスを行ない、前
記メモリアクセスが前記書込みアクセスであれば前記書
込みレジスタの内容を書込む、又は、前記メモリアクセ
スが読み出しアクセスであればデータを取出すマスクア
クセス装置と、前記マスクアクセス装置が取出したデー
タを記憶し前記メモリＩＣへ読出しデータとして出力す
る読み出しレジスタとを有し、シミュレーション対象の
メモＩＪＩｃの記憶データを親計算機の主記憶の領域を
用いて複数のメモＩＪＩＣをシミュレーションすること
を特徴とするメモリＩＣシミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065827A JPS59191656A (ja) | 1983-04-14 | 1983-04-14 | メモリｉｃシミュレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065827A JPS59191656A (ja) | 1983-04-14 | 1983-04-14 | メモリｉｃシミュレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191656A true JPS59191656A (ja) | 1984-10-30 |
| JPH0443310B2 JPH0443310B2 (ja) | 1992-07-16 |
Family
ID=13298244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065827A Granted JPS59191656A (ja) | 1983-04-14 | 1983-04-14 | メモリｉｃシミュレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251933A (ja) * | 1986-04-22 | 1987-11-02 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多重ポ−ト・メモリ・アレイのシミユレ−シヨン方法 |
| JPS63177229A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | メモリｉｃシミユレ−タ |
-
1983
- 1983-04-14 JP JP58065827A patent/JPS59191656A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251933A (ja) * | 1986-04-22 | 1987-11-02 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多重ポ−ト・メモリ・アレイのシミユレ−シヨン方法 |
| JPS63177229A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | メモリｉｃシミユレ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0443310B2 (ja) | 1992-07-16 |
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