JPS626498A - メモリ評価装置 - Google Patents
メモリ評価装置Info
- Publication number
- JPS626498A JPS626498A JP60143759A JP14375985A JPS626498A JP S626498 A JPS626498 A JP S626498A JP 60143759 A JP60143759 A JP 60143759A JP 14375985 A JP14375985 A JP 14375985A JP S626498 A JPS626498 A JP S626498A
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- JP
- Japan
- Prior art keywords
- memory
- test
- signal
- pattern
- pattern signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明け、製造したメモリが正常に動作するか否かを
検査するためのメモリ評価装置に関する。
検査するためのメモリ評価装置に関する。
一般に、この種のメモリ評価装置における不良解析メモ
リ部の周辺回路は、例えば第２図に示すように構成され
ている。第２図において、１１ｎノ！タ一ン発生器で、
この７４タ一ン発生器１１から出力されるテストパター
ン信号ＴＰは、ドライバ１２を介して試験メモリ１３ｔ
ｌＣ供給されてテストパターンデータが書き込まれる。
リ部の周辺回路は、例えば第２図に示すように構成され
ている。第２図において、１１ｎノ！タ一ン発生器で、
この７４タ一ン発生器１１から出力されるテストパター
ン信号ＴＰは、ドライバ１２を介して試験メモリ１３ｔ
ｌＣ供給されてテストパターンデータが書き込まれる。
この試験メモリ１３かり読み出されたテストパターンデ
ータＴＤは、コンパレータ１４に供給てれる。このコン
パレータ１４には、上記パターン発生器１１から出力さ
れる期待値ノ４’ターン信号ＫＰが供給されておシ、こ
の期待値パターン信号ＫＰと上記試験メモリ１３から読
み出されたテストパターンデータＴＤとが比較される。
ータＴＤは、コンパレータ１４に供給てれる。このコン
パレータ１４には、上記パターン発生器１１から出力さ
れる期待値ノ４’ターン信号ＫＰが供給されておシ、こ
の期待値パターン信号ＫＰと上記試験メモリ１３から読
み出されたテストパターンデータＴＤとが比較される。
上記コンパレータ１４の比較出力は、フェイルパターン
信号ＦＰとして不良解析メモリ１５に供給される。そし
て、このフエイルノ９ターン信号ＦＰが上記パターン発
生器１ノから出力されるテスト・ヤターン信号ＴＰＫ基
づく不良解析メモリ１５の所定のアドレスに記憶嘔れる
。なお、１６けテストプロセッサ、１７はｒ−タノ々ス
であシ、上記各機器はそれぞれテストプロセッサ１６に
よりｒ−タバス１７を介して制御される□上記のような
構成において、通常は試験メモリ１３のアドレスおよび
ｆ−夕空間と不良解析メモリ１５のアドレスおよびｆ−
夕空間は同じに設定されるか、あるいは不良解析メモリ
１５の方が大きく設定されておシ、テストノ！ターン信
号ＴＰが書き込まれた試験メモリ１３から出力されるテ
ストツヤターンガータＴＤと期待値パターン信号ＫＰと
が不一致の場合、不良解析メモリ１５の同じアドレスへ
７エイルノ（ターン信号ＦＰとしてのｒ−タ＠１”が書
き込まれるようになっている。
信号ＦＰとして不良解析メモリ１５に供給される。そし
て、このフエイルノ９ターン信号ＦＰが上記パターン発
生器１ノから出力されるテスト・ヤターン信号ＴＰＫ基
づく不良解析メモリ１５の所定のアドレスに記憶嘔れる
。なお、１６けテストプロセッサ、１７はｒ−タノ々ス
であシ、上記各機器はそれぞれテストプロセッサ１６に
よりｒ−タバス１７を介して制御される□上記のような
構成において、通常は試験メモリ１３のアドレスおよび
ｆ−夕空間と不良解析メモリ１５のアドレスおよびｆ−
夕空間は同じに設定されるか、あるいは不良解析メモリ
１５の方が大きく設定されておシ、テストノ！ターン信
号ＴＰが書き込まれた試験メモリ１３から出力されるテ
ストツヤターンガータＴＤと期待値パターン信号ＫＰと
が不一致の場合、不良解析メモリ１５の同じアドレスへ
７エイルノ（ターン信号ＦＰとしてのｒ−タ＠１”が書
き込まれるようになっている。
ところで、一般のメモリ評価装置においては、不良解析
メモリ１５ヘフ工イルノ母ターン信号ＦＰを書き込むた
めのフォーマットは、試験メモリＩ３のアドレスやデー
タ構成にかかわらずハードウェアによって決定されてい
る。また、読み出しも同様にして決められている。具体
的には、不良解析メモリ１５のアドレスは、テストピン
によって割り付けられておシ、また亀このアドレスは順
番に割り付けられている。このため、アドレスやデータ
構成の異なる穐々のメモリを一つの評価装置でテストす
ると不具合が生ずる。％に、多ビツト構成（この場合メ
モリ評価装置には多ピンのコンパレータが必要となる）
のメモリにおいて、不良解析メモリ１５の記憶内容を読
み出し、外部装置に試験メモリ１３の物理アドレスと対
応したフェイル・ビット・マツプを作成する場合には、
アドレスの変換が必要となり、この変換には長時間を必
要とする。
メモリ１５ヘフ工イルノ母ターン信号ＦＰを書き込むた
めのフォーマットは、試験メモリＩ３のアドレスやデー
タ構成にかかわらずハードウェアによって決定されてい
る。また、読み出しも同様にして決められている。具体
的には、不良解析メモリ１５のアドレスは、テストピン
によって割り付けられておシ、また亀このアドレスは順
番に割り付けられている。このため、アドレスやデータ
構成の異なる穐々のメモリを一つの評価装置でテストす
ると不具合が生ずる。％に、多ビツト構成（この場合メ
モリ評価装置には多ピンのコンパレータが必要となる）
のメモリにおいて、不良解析メモリ１５の記憶内容を読
み出し、外部装置に試験メモリ１３の物理アドレスと対
応したフェイル・ビット・マツプを作成する場合には、
アドレスの変換が必要となり、この変換には長時間を必
要とする。
近年、メモリ内部のセル配置が複雑になっており、且つ
記憶容量も増加しているため、上記フェイル・ビット・
マツプの作成時間がますます長くなっている。
記憶容量も増加しているため、上記フェイル・ビット・
マツプの作成時間がますます長くなっている。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、試験メモリの種類にかかわら
ず高速、且つ容品に不良解析メモリへのフェイル・リー
ン信号の書き込みおよび読み出しができるメモリ評価装
置を提供することである。
その目的とするところは、試験メモリの種類にかかわら
ず高速、且つ容品に不良解析メモリへのフェイル・リー
ン信号の書き込みおよび読み出しができるメモリ評価装
置を提供することである。
すなわち、この発明においては、上記の目的を達成する
ためＫ、・ｆターン発生器から出力されるテストノ臂タ
ーン信号と外部からの制御信号とに基づいて不良解析メ
モリのアドレスを設定するスクランブラを設け、このス
クランブラにより試験メモリのアドレスやデータ構成に
応じた不良解析メモリにおけるフエイルノ９ターン信号
の記憶アドレスを設定するようにしているＯ〔発明の実
施例〕 以下、この発明の一実施例について図面を参照して説明
する。第１図において、前記第２図と同一構成部には同
じ符号を付してその詳細な説明は省略する。すなわち、
Ａ’ターン発生器１１から出力されるテストパターン信
号ＴＰおよび外部あるいはテストプロセッサ１６からの
制御信号ＣＳが供給され、不良解析メモリ１５のデータ
記憶アドレスを設定するスクランブラ１８を設けたもの
である。
ためＫ、・ｆターン発生器から出力されるテストノ臂タ
ーン信号と外部からの制御信号とに基づいて不良解析メ
モリのアドレスを設定するスクランブラを設け、このス
クランブラにより試験メモリのアドレスやデータ構成に
応じた不良解析メモリにおけるフエイルノ９ターン信号
の記憶アドレスを設定するようにしているＯ〔発明の実
施例〕 以下、この発明の一実施例について図面を参照して説明
する。第１図において、前記第２図と同一構成部には同
じ符号を付してその詳細な説明は省略する。すなわち、
Ａ’ターン発生器１１から出力されるテストパターン信
号ＴＰおよび外部あるいはテストプロセッサ１６からの
制御信号ＣＳが供給され、不良解析メモリ１５のデータ
記憶アドレスを設定するスクランブラ１８を設けたもの
である。
上記のような構成において、テストプロセッサ１６は、
予め設定されたグロダラムに従って、データバス１７を
介して各機器をコントロールする。上記テストプロセッ
サ１６の制御により、ノ々ターン発生器１１から所定の
テストパターン信号ＴＰが発生されると、このテストパ
ターン信号ＴＰＦｉドライバ１２を介して試験メモリ１
３に書き込まれる０次に、この試験メモリ１３かう読み
出されたテスト・！ターンデータＴＤと上記・９タ一ン
発生器１１から出力される期待値・臂ターン信号ＫＰと
がコンパレータ１４により比較される。コ／ノやレータ
１４の比較出力は、フェイルパターン信号ＦＰとして不
良解析メモリ１５に供給される。この不良解析メモリ１
５には、前記スクランブラＩ８から出力される演算パタ
ーン信号ＣＰが供給されている。上記スクランブラ１８
は、上記試験メモリ１３の物理アドレスと上記不良解析
メモリ１５のアドレスおよびデータの配列が対応するよ
うに、テストツクターン信号ＴＰと制御信号Ｃ８とに基
づいて不良解析メモリ１５のアドレスやデータの位置を
決定するものである。従って、不良解析メモリ７５には
上記試験メモリ１３と同じ配列でフェイルパターン信号
が記憶される〇こ のような構成によれば、外部から供給される制御信号Ｃ
８，あるいはテストゾロセッサ１６に設定されたグロダ
ラムに基１゛↓このテストゾロセッサ１６から出力され
る制御信号Ｃ８により、試験メモリ１３のアドレスおよ
びデータの配列に対応させて不良解析メモリ１５のアド
レス、データの位置を決定できる・従って・試験メモリ
の種類にかかわらず適用可能であり１高速且つ容易に不
良解析メモリ１５へのデータの書き込み、あるいは読み
出しができろ◇〔発明の効果〕 以上説明したようＫこの発明によれば、試験メモリの種
類にかかわらず高速、且つ容易に不良解析メモリへのフ
ェイルパターン信号の書き込みおよび読み出しができる
メモリ評価装置が得られる。
予め設定されたグロダラムに従って、データバス１７を
介して各機器をコントロールする。上記テストプロセッ
サ１６の制御により、ノ々ターン発生器１１から所定の
テストパターン信号ＴＰが発生されると、このテストパ
ターン信号ＴＰＦｉドライバ１２を介して試験メモリ１
３に書き込まれる０次に、この試験メモリ１３かう読み
出されたテスト・！ターンデータＴＤと上記・９タ一ン
発生器１１から出力される期待値・臂ターン信号ＫＰと
がコンパレータ１４により比較される。コ／ノやレータ
１４の比較出力は、フェイルパターン信号ＦＰとして不
良解析メモリ１５に供給される。この不良解析メモリ１
５には、前記スクランブラＩ８から出力される演算パタ
ーン信号ＣＰが供給されている。上記スクランブラ１８
は、上記試験メモリ１３の物理アドレスと上記不良解析
メモリ１５のアドレスおよびデータの配列が対応するよ
うに、テストツクターン信号ＴＰと制御信号Ｃ８とに基
づいて不良解析メモリ１５のアドレスやデータの位置を
決定するものである。従って、不良解析メモリ７５には
上記試験メモリ１３と同じ配列でフェイルパターン信号
が記憶される〇こ のような構成によれば、外部から供給される制御信号Ｃ
８，あるいはテストゾロセッサ１６に設定されたグロダ
ラムに基１゛↓このテストゾロセッサ１６から出力され
る制御信号Ｃ８により、試験メモリ１３のアドレスおよ
びデータの配列に対応させて不良解析メモリ１５のアド
レス、データの位置を決定できる・従って・試験メモリ
の種類にかかわらず適用可能であり１高速且つ容易に不
良解析メモリ１５へのデータの書き込み、あるいは読み
出しができろ◇〔発明の効果〕 以上説明したようＫこの発明によれば、試験メモリの種
類にかかわらず高速、且つ容易に不良解析メモリへのフ
ェイルパターン信号の書き込みおよび読み出しができる
メモリ評価装置が得られる。
第１図はこの発明の一実施例に係わるメモリ評価装置に
ついて説明するためのブロック図、第２図は従来のメモ
リ評価装置について説明する念めのブロック図である。 １１・・りぐターン発生器（ｉ４４タ一ン生手段）、１
３・・・試験メモリ、１４・・・コンパレータ（比較ト
ノ母ターン信号、ＫＰ・・・期待値パターン信号、ｃｐ
・・・演算パターン信号、ＣＳ・・・制御信号。
ついて説明するためのブロック図、第２図は従来のメモ
リ評価装置について説明する念めのブロック図である。 １１・・りぐターン発生器（ｉ４４タ一ン生手段）、１
３・・・試験メモリ、１４・・・コンパレータ（比較ト
ノ母ターン信号、ＫＰ・・・期待値パターン信号、ｃｐ
・・・演算パターン信号、ＣＳ・・・制御信号。
Claims (3)
- （１）テストパターン信号およびこのテストパターン信
号が試験メモリに入力された際の試験メモリからの読み
出し出力の期待値パターン信号を出力するパターン発生
手段と、このパターン発生手段から出力される期待値パ
ターン信号と試験メモリへ上記テストパターン信号が入
力された際の読み出し出力とを比較する比較手段と、上
記パターン発生手段から出力されるテストパターン信号
と外部からの制御信号とに基づいてアドレスの設定を行
なうアドレス設定手段と、このアドレス設定手段から出
力される演算パターン信号によりアドレスが設定され上
記比較手段の出力が記憶される不良解析用の記憶手段と
を具備することを特徴とするメモリ評価装置。 - （２）前記比較手段は、コンパレータから成ることを特
徴とする特許請求の範囲第１項記載のメモリ評価装置。 - （３）前記アドレス設定手段は、スクランブラから成る
ことを特徴とする特許請求の範囲第１項記載のメモリ評
価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143759A JPS626498A (ja) | 1985-06-29 | 1985-06-29 | メモリ評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143759A JPS626498A (ja) | 1985-06-29 | 1985-06-29 | メモリ評価装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS626498A true JPS626498A (ja) | 1987-01-13 |
Family
ID=15346361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60143759A Pending JPS626498A (ja) | 1985-06-29 | 1985-06-29 | メモリ評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS626498A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449200A (en) * | 1987-06-08 | 1989-02-23 | Teradyne Inc | Automatic memory tester |
| US5392294A (en) * | 1991-03-08 | 1995-02-21 | International Business Machines Corporation | Diagnostic tool and method for locating the origin of parasitic bit faults in a memory array |
| JP2007133712A (ja) * | 2005-11-11 | 2007-05-31 | Hitachi Ltd | ディスクアレイ装置 |
-
1985
- 1985-06-29 JP JP60143759A patent/JPS626498A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449200A (en) * | 1987-06-08 | 1989-02-23 | Teradyne Inc | Automatic memory tester |
| US5392294A (en) * | 1991-03-08 | 1995-02-21 | International Business Machines Corporation | Diagnostic tool and method for locating the origin of parasitic bit faults in a memory array |
| JP2007133712A (ja) * | 2005-11-11 | 2007-05-31 | Hitachi Ltd | ディスクアレイ装置 |
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