JPH0443310B2 - - Google Patents
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- JPH0443310B2 JPH0443310B2 JP58065827A JP6582783A JPH0443310B2 JP H0443310 B2 JPH0443310 B2 JP H0443310B2 JP 58065827 A JP58065827 A JP 58065827A JP 6582783 A JP6582783 A JP 6582783A JP H0443310 B2 JPH0443310 B2 JP H0443310B2
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- Japan
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- 230000015654 memory Effects 0.000 claims description 105
- 238000001514 detection method Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 14
- 238000004088 simulation Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はメモリICのシミユレータに関する。
集積回路を多数用いた論理装置を開発する場
合、設計・製造上の誤りを発見するために実際の
装置を動かす前からシミユレータを用いて論理の
検証を行なうことが一般的に行なわれる。現在あ
る論理シミユレータは、大型計算機上でソフトウ
エアによつて実現されているものがほとんどであ
る。しかし、ソフトウエアでは処理時間がかかり
すぎるので装置の規模が大きくなると、シミユレ
ーシヨン時間が厖大なものとなり実用性が乏しく
なつてしまう。そこでハードウエアの助けを得て
シミユレーシヨン時間を早くするハードウエアシ
ミユレータが近年提案される様になつた。特に装
置を構成するIC（集積回路）をシミユレーシヨン
単位にしたハードウエアシミユレータが有効であ
るハードウエアシミユレータによつて通常の組合
せ回路による論理系のシミユレーシヨンは高速化
されるが内部に状態を持つメモリ系のシミユレー
シヨンはハードウエアシミユレータによつても次
の２点で問題が多い。
合、設計・製造上の誤りを発見するために実際の
装置を動かす前からシミユレータを用いて論理の
検証を行なうことが一般的に行なわれる。現在あ
る論理シミユレータは、大型計算機上でソフトウ
エアによつて実現されているものがほとんどであ
る。しかし、ソフトウエアでは処理時間がかかり
すぎるので装置の規模が大きくなると、シミユレ
ーシヨン時間が厖大なものとなり実用性が乏しく
なつてしまう。そこでハードウエアの助けを得て
シミユレーシヨン時間を早くするハードウエアシ
ミユレータが近年提案される様になつた。特に装
置を構成するIC（集積回路）をシミユレーシヨン
単位にしたハードウエアシミユレータが有効であ
るハードウエアシミユレータによつて通常の組合
せ回路による論理系のシミユレーシヨンは高速化
されるが内部に状態を持つメモリ系のシミユレー
シヨンはハードウエアシミユレータによつても次
の２点で問題が多い。
第１点は、内部状態の容量が大きい、特に大型
計算機をシミユレーシヨン対象とすると数メガバ
イトの容量にもなり、ハードウエアシミユレータ
に実際と同じICを用いるのは容積が大きくなり
すぎる。また、第２点はメモリICは、特定の入
力ピン（チツプセレクト、ライトイネブル等）が
変化した時のみ有効なメモリサイクルとなり、他
の入力ピン例えばアドレス等が変化しても、メモ
リICは動作を行なわないが、通常の論理系のIC
と同じ扱いを行なうと、そのつどシミユレーシヨ
ンを行なうので効率が低下してしまう。
計算機をシミユレーシヨン対象とすると数メガバ
イトの容量にもなり、ハードウエアシミユレータ
に実際と同じICを用いるのは容積が大きくなり
すぎる。また、第２点はメモリICは、特定の入
力ピン（チツプセレクト、ライトイネブル等）が
変化した時のみ有効なメモリサイクルとなり、他
の入力ピン例えばアドレス等が変化しても、メモ
リICは動作を行なわないが、通常の論理系のIC
と同じ扱いを行なうと、そのつどシミユレーシヨ
ンを行なうので効率が低下してしまう。
本発明の目的は、この様な従来の欠点を除去せ
しめ、メモリICの論理シミユレーシヨンを高速
に行なうメモリICシミユレータを提供すること
にある。
しめ、メモリICの論理シミユレーシヨンを高速
に行なうメモリICシミユレータを提供すること
にある。
本発明のメモリICシミユレータによれば、シ
ミユレーシヨン対象のメモリICの入力ピンに相
当する信号線の信号が変化した時、メモリICを
特定するためのIC番号とメモリICのメモリアド
レスを入力し親計算機の主記憶の前記ICごとに
定められた領域への直接メモリアクセス（DMA
と以下記す）アドレスを得るアドレス変換メモリ
と、前記入力されたIC番号で示された位置にメ
モリICの制御信号部を入力し記憶する状態メモ
リと、状態メモリに記憶されていた以前の状態と
入力した制御信号部の状態を比較しメモリアクセ
スを検出する検出器と、検出したメモリアクセス
が書込みアクセスであればメモリICの書込みデ
ータを保持する書込みレジスタと、検出器がメモ
リアクセスを検出すると親計算器の主記憶に対し
前記変換メモリの出力であるDMAアドレスを用
いて直接メモリアクセスを行ない、もし書込みア
クセスであれば書込みレジスタの内容を書込み又
読み出しアクセスであればデータを取出すマスタ
アクセス装置と、前記マスタアクセス装置が取出
したデータを記憶しメモリICへ読出しデータと
して、出力する読出しレジスタとを有し、シミユ
レーシヨン対象のメモリICの記憶データを親計
算機の主記憶の領域を用いて複数のメモリICを
シミユレーシヨンするメモリICシミユレータが
得られる。
ミユレーシヨン対象のメモリICの入力ピンに相
当する信号線の信号が変化した時、メモリICを
特定するためのIC番号とメモリICのメモリアド
レスを入力し親計算機の主記憶の前記ICごとに
定められた領域への直接メモリアクセス（DMA
と以下記す）アドレスを得るアドレス変換メモリ
と、前記入力されたIC番号で示された位置にメ
モリICの制御信号部を入力し記憶する状態メモ
リと、状態メモリに記憶されていた以前の状態と
入力した制御信号部の状態を比較しメモリアクセ
スを検出する検出器と、検出したメモリアクセス
が書込みアクセスであればメモリICの書込みデ
ータを保持する書込みレジスタと、検出器がメモ
リアクセスを検出すると親計算器の主記憶に対し
前記変換メモリの出力であるDMAアドレスを用
いて直接メモリアクセスを行ない、もし書込みア
クセスであれば書込みレジスタの内容を書込み又
読み出しアクセスであればデータを取出すマスタ
アクセス装置と、前記マスタアクセス装置が取出
したデータを記憶しメモリICへ読出しデータと
して、出力する読出しレジスタとを有し、シミユ
レーシヨン対象のメモリICの記憶データを親計
算機の主記憶の領域を用いて複数のメモリICを
シミユレーシヨンするメモリICシミユレータが
得られる。
次に本発明の実施例について図面を参照して説
明する。
明する。
第１図は本発明の一実施例を示すメモリICシ
ミユレータのブロツク図である。１はアドレス変
換器、２は状態メモリ、３は検出器、４は書込み
レジスタ、５は読み出しレジスタ、６はマスタア
クセス装置、７は親計算機の主記憶を示す。アド
レス変換器１はIC番号１０１とメモリICのアド
レス部１０２を入力しDMAアドレス１０６を出
す。状態メモリ２はメモリICの制御信号部１０
３を入力しIC番号１０１で示されるメモリ位置
に記憶し又、記憶されていた以前の状態１０７を
出力する。検出器３は、以前の状態１０７と、入
力した制御信号部１０３を比較しメモリアクセス
を検出し、書き込みアクセス検出信号１０８ある
いは読み出しアクセス検出信号１０９を出す。書
込みレジスタ４は書き込みアクセス検出信号１０
８を受けると、メモリICの書込みデータ１０４
を入力し保持し、書込み出力データ１１０を出
す。マスタアクセス装置６は書き込みアクセス検
出信号１０８あるいは読み出しアクセス検出信号
１０９を入力すると、DMAアドレス１０６を用
いて、親計算機の主記憶７へ直接アクセス１１２
を行なう、書込みアクセス検出信号１０８が出さ
れる時は、書込み出力データ１１０を直接アクセ
ス１１２に出し主記憶７のDMAアドレス１０６
で示される位置へ書込む、又読み出しアクセス検
出信号１０９が出された時は、主記憶７からデー
タを読み出し、読み出しデータ１１１を出す。読
み出しレジスタ５は読み出しアクセス検出信号１
０９が出されると、マスタアクセス装置６の読み
出しデータ１１１を入力し、保持し、読み出し出
力１０５をメモリICへ出す。
ミユレータのブロツク図である。１はアドレス変
換器、２は状態メモリ、３は検出器、４は書込み
レジスタ、５は読み出しレジスタ、６はマスタア
クセス装置、７は親計算機の主記憶を示す。アド
レス変換器１はIC番号１０１とメモリICのアド
レス部１０２を入力しDMAアドレス１０６を出
す。状態メモリ２はメモリICの制御信号部１０
３を入力しIC番号１０１で示されるメモリ位置
に記憶し又、記憶されていた以前の状態１０７を
出力する。検出器３は、以前の状態１０７と、入
力した制御信号部１０３を比較しメモリアクセス
を検出し、書き込みアクセス検出信号１０８ある
いは読み出しアクセス検出信号１０９を出す。書
込みレジスタ４は書き込みアクセス検出信号１０
８を受けると、メモリICの書込みデータ１０４
を入力し保持し、書込み出力データ１１０を出
す。マスタアクセス装置６は書き込みアクセス検
出信号１０８あるいは読み出しアクセス検出信号
１０９を入力すると、DMAアドレス１０６を用
いて、親計算機の主記憶７へ直接アクセス１１２
を行なう、書込みアクセス検出信号１０８が出さ
れる時は、書込み出力データ１１０を直接アクセ
ス１１２に出し主記憶７のDMAアドレス１０６
で示される位置へ書込む、又読み出しアクセス検
出信号１０９が出された時は、主記憶７からデー
タを読み出し、読み出しデータ１１１を出す。読
み出しレジスタ５は読み出しアクセス検出信号１
０９が出されると、マスタアクセス装置６の読み
出しデータ１１１を入力し、保持し、読み出し出
力１０５をメモリICへ出す。
第２図は第１図に示すアドレス変換器１の構成
例を示すブロツク図である。２０はアドレスレジ
スタ、２１は変換メモリ、２２はレジスタラツチ
である。アドレスレジスタ２０はIC番号１０１
とメモリICのアドレス部１０２を入力し保持し、
変換アドレス２０１と、オフセツト２０３に分け
て出力する。変換メモリ２１は変換アドレス２０
１をアドレスとして入力し変換アドレス２０１で
示される記憶位置からセグメントアドレス２０２
を出す。レジスタラツチ２２はセグメントアドレ
ス２０２とオフセツト２０３を入力し、DMAア
ドレス１０６を出力する。
例を示すブロツク図である。２０はアドレスレジ
スタ、２１は変換メモリ、２２はレジスタラツチ
である。アドレスレジスタ２０はIC番号１０１
とメモリICのアドレス部１０２を入力し保持し、
変換アドレス２０１と、オフセツト２０３に分け
て出力する。変換メモリ２１は変換アドレス２０
１をアドレスとして入力し変換アドレス２０１で
示される記憶位置からセグメントアドレス２０２
を出す。レジスタラツチ２２はセグメントアドレ
ス２０２とオフセツト２０３を入力し、DMAア
ドレス１０６を出力する。
第３図は第１図に示す状態メモリ２の構成例を
示すブロツク図である。３１はメモリ、３２はレ
ジスタである。メモリ３１はIC番号１０１で示
される記憶位置から以前の状態値を読み出しリー
ドデータ３０１を出す、又メモリICの制御信号
部１０３を入力し新しい状態として書込みを行な
う。レジスタ３２はリードデータ３０１を入力し
保持し、以前の状態１０７を出力する。
示すブロツク図である。３１はメモリ、３２はレ
ジスタである。メモリ３１はIC番号１０１で示
される記憶位置から以前の状態値を読み出しリー
ドデータ３０１を出す、又メモリICの制御信号
部１０３を入力し新しい状態として書込みを行な
う。レジスタ３２はリードデータ３０１を入力し
保持し、以前の状態１０７を出力する。
第４図は第１図に示す検出器３の構成例を示す
ブロツク図である。４１はアドレスバツフア、４
２はROMデーコーダである。アドレスバツフア
４１は以前の状態１０７とメモリICの制御信号
部１０３を入力し、合わせてROMデコーダ４２
のアドレス４０１を出す。ROMデコーダ４２は
あらかじめメモリICの動作に対応して書込みを
行なわれているもので、アドレス４０１で示され
たメモリ位置から書込みアクセス検出信号１０８
と読み出しアクセス検出信号１０９を読み出す。
第４図の例では、図中に示すとおり以前の状態１
０７が“00”であり制御信号部１０３が“11”で
あることを示す、この時、アドレス４０１は
“0011”が出され、ROMデコーダ４２は“0011”
で示されるアドレスから読み出してライトアクセ
ス検出信号１０８に“１”を出している。この例
ではメモリICの制御信号部が“チツプセレクト、
ライトイネーブル”の２つの信号からなるものと
している。
ブロツク図である。４１はアドレスバツフア、４
２はROMデーコーダである。アドレスバツフア
４１は以前の状態１０７とメモリICの制御信号
部１０３を入力し、合わせてROMデコーダ４２
のアドレス４０１を出す。ROMデコーダ４２は
あらかじめメモリICの動作に対応して書込みを
行なわれているもので、アドレス４０１で示され
たメモリ位置から書込みアクセス検出信号１０８
と読み出しアクセス検出信号１０９を読み出す。
第４図の例では、図中に示すとおり以前の状態１
０７が“00”であり制御信号部１０３が“11”で
あることを示す、この時、アドレス４０１は
“0011”が出され、ROMデコーダ４２は“0011”
で示されるアドレスから読み出してライトアクセ
ス検出信号１０８に“１”を出している。この例
ではメモリICの制御信号部が“チツプセレクト、
ライトイネーブル”の２つの信号からなるものと
している。
第５図は第１図に示す書込みレジスタ４の構成
例を示すブロツク図である。５０はレジスタであ
りライトアクセス検出信号１０８を入力すると書
込みデータ１０４を入力し記憶し書込み出力デー
タ１１０を出す。
例を示すブロツク図である。５０はレジスタであ
りライトアクセス検出信号１０８を入力すると書
込みデータ１０４を入力し記憶し書込み出力デー
タ１１０を出す。
第６図は第１図に示す読み出しレジスタ５の構
成例を示すブロツク図である。６０はレジスタで
ありリードアクセス検出信号１０９を入力すると
読み出しデータ１１１を入力し保持し読み出し出
力１０５をメモリICへ出す。
成例を示すブロツク図である。６０はレジスタで
ありリードアクセス検出信号１０９を入力すると
読み出しデータ１１１を入力し保持し読み出し出
力１０５をメモリICへ出す。
第７図は第１図に示すマスタアクセス装置６の
構成例を示すブロツク図である。７１はアドレス
バツフア、７２は制御回路、７３はデータトラン
シーバである。アドレスバツフア７１はDMAア
ドレス１０６を入力し、DMAスタート７１０を
受けると、直接アクセス１１２へアドレス７０１
を出す。制御回路７２はライトアクセス検出信号
１０８あるいはリードアクセス検出信号１０９を
入力するとDMAスタート７１０を出し直接アク
セス１１２へDMAアクセス７０２を出す。デー
タトランシーバ７３はライトアクセス検出信号１
０８を入力すると直接アクセス１１２のデータ７
０３へ出力データ１１０の内容を出力し、それ以
外の時はデータ７０３の内容を読み出しデータ１
１１へ出力する。
構成例を示すブロツク図である。７１はアドレス
バツフア、７２は制御回路、７３はデータトラン
シーバである。アドレスバツフア７１はDMAア
ドレス１０６を入力し、DMAスタート７１０を
受けると、直接アクセス１１２へアドレス７０１
を出す。制御回路７２はライトアクセス検出信号
１０８あるいはリードアクセス検出信号１０９を
入力するとDMAスタート７１０を出し直接アク
セス１１２へDMAアクセス７０２を出す。デー
タトランシーバ７３はライトアクセス検出信号１
０８を入力すると直接アクセス１１２のデータ７
０３へ出力データ１１０の内容を出力し、それ以
外の時はデータ７０３の内容を読み出しデータ１
１１へ出力する。
本発明のメモリICシミユレータによればシミ
ユレーシヨン対象のメモリICの入力ピンに相当
する信号線の信号が変化した時、メモリICを特
定するためのIC番号とメモリICのメモリアドレ
ス部を入力しDMAアドレスを得るアドレス変換
メモリと、メモリICの制御信号部を入力し記憶
する状態メモリと、状態メモリに記憶されていた
以前の状態と入力した制御信号部の状態を比較し
メモリアクセスを検出する検出器と、検出したメ
モリアクセスが書込みアクセスであればメモリ
ICの書込みデータを保持する書込みレジスタと、
検出器がメモリアクセスを検出すると親計算器の
主記憶に対しDMAアドレスを用いて直接メモリ
アクセスを行ないもし書き込みアクセスであれば
書き込みレジスタの内容を書き込み又読み出しア
クセスであればデータを取出すマスタアクセス装
置と、マスタアクセス装置が取出したデータを記
憶しメモリICへ読出しデータとして出力する読
出しレジスタとを有し、シミユレーシヨン対象の
メモリICの記憶データを親計算機の主記憶の領
域を用いて複数のメモリICをシミユレーシヨン
することを可能とする。
ユレーシヨン対象のメモリICの入力ピンに相当
する信号線の信号が変化した時、メモリICを特
定するためのIC番号とメモリICのメモリアドレ
ス部を入力しDMAアドレスを得るアドレス変換
メモリと、メモリICの制御信号部を入力し記憶
する状態メモリと、状態メモリに記憶されていた
以前の状態と入力した制御信号部の状態を比較し
メモリアクセスを検出する検出器と、検出したメ
モリアクセスが書込みアクセスであればメモリ
ICの書込みデータを保持する書込みレジスタと、
検出器がメモリアクセスを検出すると親計算器の
主記憶に対しDMAアドレスを用いて直接メモリ
アクセスを行ないもし書き込みアクセスであれば
書き込みレジスタの内容を書き込み又読み出しア
クセスであればデータを取出すマスタアクセス装
置と、マスタアクセス装置が取出したデータを記
憶しメモリICへ読出しデータとして出力する読
出しレジスタとを有し、シミユレーシヨン対象の
メモリICの記憶データを親計算機の主記憶の領
域を用いて複数のメモリICをシミユレーシヨン
することを可能とする。
第１図は本発明の一実施例を示すメモリICシ
ミユレータのブロツク図、第２図はアドレス変換
器１の一実施例を示すブロツク図、第３図は状態
メモリ２の一実施例を示すブロツク図、第４図は
検出器３の一実施例を示すブロツク図、第５図は
書き込みレジスタ４の一実施例を示すブロツク
図、第６図は読み出しレジスタ５の一実施例を示
すブロツク図、第７図はマスタアクセス装置６の
一実施例を示すブロツク図である。 図において、１……アドレス変換器、２……状
態メモリ、３……検出器、４……書き込みレジス
タ、５……読み出しレジスタ、６……マスタアク
セス装置、２０……アドレスレジスタ、２１……
変換メモリ、２２……レジスタラツチ、３１……
メモリ、３２、５０、６０……レジスタ、４１，
７１……アドレスバツフア、４２……ROMデコ
ーダ、７２……制御回路、７３……データトラン
シーバをそれぞれ示す。
ミユレータのブロツク図、第２図はアドレス変換
器１の一実施例を示すブロツク図、第３図は状態
メモリ２の一実施例を示すブロツク図、第４図は
検出器３の一実施例を示すブロツク図、第５図は
書き込みレジスタ４の一実施例を示すブロツク
図、第６図は読み出しレジスタ５の一実施例を示
すブロツク図、第７図はマスタアクセス装置６の
一実施例を示すブロツク図である。 図において、１……アドレス変換器、２……状
態メモリ、３……検出器、４……書き込みレジス
タ、５……読み出しレジスタ、６……マスタアク
セス装置、２０……アドレスレジスタ、２１……
変換メモリ、２２……レジスタラツチ、３１……
メモリ、３２、５０、６０……レジスタ、４１，
７１……アドレスバツフア、４２……ROMデコ
ーダ、７２……制御回路、７３……データトラン
シーバをそれぞれ示す。
Claims (1)
- １ 複数のメモリICをシミユレートする装置で
あつて、シミユレーシヨン対象のメモリICの入
力ピンに相当する信号線の信号が変化した時、前
記メモリICを特定するためのIC番号と前記メモ
リICのメモリアドレス部を入力し、親計算機の
主記憶の前記ICごとに定められた領域への直接
メモリアクセスアドレスを得るアドレス変換メモ
リと、入力された前記IC番号で示される位置に
前記メモリICの制御信号部を入力し記憶する状
態メモリと、前記状態メモリに記憶されていた以
前の状態と前記入力した制御信号部の状態を比較
しメモリアクセスを検出する検出器と、前記検出
器が書込みアクセスを検出した時前記メモリIC
の書込みデータを保持する書込みレジスタと、前
記検出器が前記メモリアクセスを検出すると、前
記親計算機の前記主記憶に対し、前記直接メモリ
アクセスアドレスを用いて、直接メモリアクセス
を行ない、前記メモリアクセスが前記書込みアク
セスであれば前記書込みレジスタの内容を書込
む、又は、前記メモリアクセスが読み出しアクセ
スであればデータを取出すマスタアクセス装置
と、前記マスタアクセス装置が取出したデータを
記憶し前記メモリICへ読出しデータとして出力
する読み出しレジスタとを有し、シミユレーシヨ
ン対象のメモリICの記憶データを親計算機の主
記憶の領域を用いて複数のメモリICをシミユレ
ーシヨンすることを特徴とするメモリICシミユ
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065827A JPS59191656A (ja) | 1983-04-14 | 1983-04-14 | メモリｉｃシミュレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065827A JPS59191656A (ja) | 1983-04-14 | 1983-04-14 | メモリｉｃシミュレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191656A JPS59191656A (ja) | 1984-10-30 |
| JPH0443310B2 true JPH0443310B2 (ja) | 1992-07-16 |
Family
ID=13298244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065827A Granted JPS59191656A (ja) | 1983-04-14 | 1983-04-14 | メモリｉｃシミュレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191656A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4862347A (en) * | 1986-04-22 | 1989-08-29 | International Business Machine Corporation | System for simulating memory arrays in a logic simulation machine |
| JPS63177229A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | メモリｉｃシミユレ−タ |
-
1983
- 1983-04-14 JP JP58065827A patent/JPS59191656A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59191656A (ja) | 1984-10-30 |
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