JPS63177229A - メモリｉｃシミユレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリＩＣシミュレータに関する。

〔技術環境〕

近年の牛導体集積回路の高密度化、高集積化に伴い、開
発期間、コストの面から実際の回路を動作させる前の論
理の検証作業が必要不可決なものになってきている。

〔共通的技術〕

一般に、論理シミュレーシ曹ンはソフトウエアによ１実
現していたが、検証回路の大規模化、複雑化に伴い論理
シミュレーシ四ンに要する時間をソフトウェア処理と比
較して飛躍的に短縮させるハードウェア・シミュレータ
が考案され、一部実用化されている。内部に状態をもつ
メモリのシミュレーシ箇ンも実用化されつつあシ、対象
のメモ＋７　Ｉ　Ｃの記憶データを主記憶の領域を用い
て複数のメモリＩＣをシミ晶し−ジ曹ンすることが可能
である。

〔従来の技術〕

従来の技術としては、例えば特公昭５９−１９１６５６
号公報に示されているようにメモリＩＣシミュレータが
ある。前記メモリＩＣシミ、レータは、−世代前の制御
信号と現在の制御信号とを比較しメモリ　Ｉ　Ｃの動作
を決定している。

〔発明が解決しようとする問題点〕

上述した従来のメモリＩＣ・シミュレータは、最近では
様々なメモリが開発されているのでその動作は非常に複
雑であり、また、内部状態の容址は非常に大きなものと
な１世代前の制御信号と現在の制御信号だけでは正確な
シミュレーシヨンをすることが困難であるという欠点が
あった。

またダイナミプク型メモリでは行アドレス・列アドレス
を別々なストローブで人力するため、対応することが困
難であるという欠点があった。

〔問題点を解決するための手段〕

本発明のメモリＩＣシミュレータは、シミュレーション
対象のメモリの制御ピンに相当する信号線の信号が変化
した時、入力アドレス１行アドレスストローブ、列アド
レスストローク、アトリビ、−ト信号から行アドレスを
生成する行・列アドレス生成器と、前記行アドレス、列
アドレス及び前記メモリを特定するためのＩＣ番号から
主記憶の前記ＩＣ毎に定められた実アドレスを生成する
実アドレス生成器と、前記ＩＣ毎に内部状態番号を記憶
しておく状態遷移メモリと、前記メモリが書き込み創作
、読み出し動作を行う際書き込みデータ、読み出しデー
タを保持するデータレジスタと、前記内部状態番号、前
記アトリビュート価号及び前記行アドレスストローブ、
列アドレスストローブ、制御信号から新たな内部状態番
号を得、前記状態遷移メモリへ格納し、前記メモリＩＣ
の動作を決定し、動作が書な込み動作を含む時、前記主
記憶に対し前記実アドレスを用いて前記データレジスタ
の値を書き込み、動作が読み出し動作を含む時、前記主
記憶に対し前記実アドレスを用いて前記データレジスタ
へ値を読みだし、前記メモリへ出力する動作管理装置と
を含んで構成される。

〔実施例〕

次に、本発明の実施例について、図面を参照して詳細に
説明する。

第１図は本発明の一実施例を示すプロ呼り図である。

１１は行列アドレス生成器、１２は冥アドレス生成器、
１３は状態遷移メモリ、１４はデータレジスタ、１５は
動作管理装置、１６は主記憶である。

行０列アドレス生成器１１は人力アドレス１０２゜行ア
ドレスストローブ１０４１列アドレスストローブ１０５
．アトリビエート信号１０３を入力し、行アドレス１０
８．列アドレス１０９を出力する。

実アドレス生成器１２ｔ！ＩＣ番号１０１９行アドレス
１０８９列アドレス１０９を人力し、実アドレス１１３
を出力する。状態遷移メモリ１３は以前の内部状態番号
１１５を出力し、動作管理装置１５が出力する内部状態
番号１１４を新たな内部状態番号としてＩＣ番号１０１
を示される位置に記憶する。データレジスタ１４ｒｔ、
データの伝達方向を管理し、書き込み動作信号１１０を
受けとるとデータ１０７を人力し保持しデータ１１２を
出力し、読み込み動作信号１１１を受けとるとデータ１
１２を人力・保持しデータ１０７を出力する。動作管理
装置１５ｒｊ、実アドレス１１３．アトリビュート信号
１０３０行アドレスストローブ１０４、列アドレススト
ローブ１０５．制御信号１０６を入力すると状態メモす
１３から以前の内部状態番号１１５を読み出し、行アド
レスストローク１０４１列アドレスストローブ１０５．
制御信号１０６、以前の内部状態番号１１５から、メモ
リＩ　Ｃの動作を決定し、新たな内部状態番号１１４を
状態メモリ１３へ出力し動作が読み出し動作、あるいは
書き込み動作を含む場合、主記憶１６ヘアクセス１１６
を行う、新たな内部状態が書き込み動作を含む場合、書
き込み動作番号１１０を出力し、データ１１２をアクセ
ス１１６へ出力し、主記憶１６の実アドレス１１３で示
される位置へ書き込む、ｉｌＴたな内部状態が読み出し
動作を含む場合読み出し動作信号１１１を出力し、主記
憶１６の実アドレス１１３で示される位置からデータを
読み出し、データ１１２をデータレジスタ４へ出力する
。

第２図は第１図に示す行列アドレス生成器１１の構成例
を示すブロック図である。２１は行列アドレスラリチ；
ントローラ、２２は行アドレスラ呼チ、２３は列アドレ
スラ呼チである。行列アドレスラッチコントローラ２１
は行アドレスストローブ１０４９列アドレスストローブ
１０５．アトリビエート信号１０３を入力し、行アドレ
スラッチコントロール２０１ＪＩｊアドレスラツチコン
トロール２０２を出力する０行アドレスラッチ２２は入
力アドレス１０２と行アドレスラッチコントロール２０
１を入力し、行アドレス１０８を出力する０列アドレス
ラッチ２３ｒｔ人カアドレス１０２と列アドレスラッチ
コントロール２０２を入力し、列アドレス１０９を出力
する。

第３図は第１図に示す実アドレス生成器１２の構成例を
示すブロック図である。３１ｒｊメモリアドレス生成器
、３２は変換メモ９．３３ｒｊ加算器である。メモリア
ドレス生成器３１は行アドレス１０８、列アドレス１０
９を人力し、メモリアドレス３０２を出力する。変換メ
モリ３２ｒｊＩＣ香号１０２を人力し、主記憶上の定め
られた領域の先頭アドレス３０１を出力する。加算器３
３ｄメモリアドレス３０２と先頭アドレス３０１を入力
し、実アドレス１１３を出力する。

第４図は第１図に示す状態遷移メモリ１３の構成例を示
すブロック図である。４１ｒｉメモリ、４２は出力レジ
スタである。メモリ４１ｒｉＩＣ香号１０１で示される
記憶位置から以前の内部状態番号を読みだし、データ４
０１を出力する。また動作管理装置１５から出力される
新たな内部状態番号を書き込む。出力レジスタ４２はデ
ータ４０１を入力・保持し、以前の内部状態番号１１５
を出力する。

第５図は第１図に示すレジスタ１４の構成例を示すブロ
ック図である。５１ｒ！レジスタである。

レジスタ５１は書き込み動作信号１１０を受けとるとデ
ータ１０７を人力・保持しデータ１１２を出力し、読み
出し動作信号１１１を受けとるとデータ１１２を入力・
保持し、データ１０７を出力する。

第６図は第１図に示す動作管理装置の構成例を示すブロ
ック図でおる。６１ｒｊアドレスバツフア。

６２１’ｊ状ａアドレスバツフア、６３ｒｉデ一タバツ
フアコントロール回路、　６４ｒｉ状態遷移テーブル。

６５ｄ双方向性データバツフア、６６はコントロール回
路である。アドレスバッファ６１ｔ：を実アドレス１１
３を人力し、アクセス検出６０５を受けとると主記憶１
６ヘアドレス６０６を出力する。

状態アドレスバッファ６２ｒｔ以前の内部状態番号１１
５、制御信号１０６．ア）　ＩＪビュート信号１０３、
行アドレスストローブ１０４９列アドレスストローブ１
０５を人力し状態遷移テーブルアドレス６０１を出力す
る。データバッファコントロール回路６３はアトリピ、
−ト信号１０３を入力し、データバッファコントロール
信号６０２を出力する。状態遷移テーブル６４ｒｉ状態
遷移テーブルアドレス６０１を入力し、書き込み動作信
号６０３と耽み出し動作信号６０４及び新たな内部状態
番号１１４を出力する。双方向性データバッファ６５ｔ
ｔデータバツフアコントロール信号６０２を人力し、書
き込み動作信号を受は取るとデータ１１２を入力・保持
しアクセスデータ６０８へ出力し、読み出し動作信号６
０４を受けとるとアクセスデータ６０８を入力・保持し
、データ１１２を出力する。コントロール回路６６ｒｉ
沓き込み動作信号ｉ０３と読み出し動作信号６０４を入
力するとアクセス検出６０５を出力し、主記憶へアクセ
ス６０７を出力する。

〔発明の効果〕

本発明のメモリＩＣシミ、レータはシミ、レーシシ四ン
対象のメモリの制御ピンに相当する信号線の信号が変化
したとき入力アドレス９行アドレスストローブ、列アド
レスストローブ、アトリビュート信号から行アドレス、
列アドレスを生成する行列アドレス生成器と、行アドレ
ス、列アドレス及びメモリＩＣを特定するためのＩＣ番
号から主記憶のＩＣ毎に定められた実アドレスを生成す
る実アドレス生成器と、ＩＣ毎に内部状態番号を記憶し
ておく状態遷移メモリとメモリＩＣが書き込み動作、読
み出し動作を行う際書き込みデータ。

読み出しデータを保持するデータレジスタと、内部状態
番号、アトリビュート信号及び行アドレスストローブ、
列アドレスストローブ、制御信号から新たな内部状態番
号を得、状態遷移メモリへ格納し、メモリＩ　Ｃの動作
を決定し、動作が書き込み動作を含む時、主記憶に対し
実アドレスを用いてデータレジスタの値を書き込み、動
作が読み出し動作を含む時主記憶に対し実アドレスを用
いてデータレジスタへ値を読みだし、メモリＩＣへ出力
する動作管理装置とを備えることにより、シミュレーシ
ョン対象のメモリＩＣの記憶データを主記憶の領域を用
いて複雑な内部状態を持つ複数のメそりＩＣを正確にシ
ミュレーションすることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す行列アドレス生成器の一例を示すブロック
図、第３図は実アドレス生成器の一例を示す７′ロック
図、第４図は状態遷移メモリの一例を示すブロック図、
第５図はデータレジスタの一例を示すブロック図、第６
図は動作管理装置の一例を示すブロック図である。 １１・・・・・・行列アドレス生成器、１２・・・・・
・実アドレス生成器、１３・・・・・・状態遷移メモリ
、１４・・・・・・データレジスタ、１５・・・・・・
動作管理装置、１６・・・・・・主記憶、２１・・・・
・・行列アドレスラッチコントローラ、２２−・・・・
・行アドレスストロ、２３・・・・・・列アドレスラッ
チ、３１・・・・・・メモリアドレス生成器、３２・・
・・・・変換メモリ、３３・・・・・・加算器、４１・
・・・・・メモリ、４２・・・・・・出力レジスタ、５
１・・・・・・レジスタ、６１・・・・・・アドレスバ
ッファ、６２・・・・・・状態アドレスバッファ、６３
・・・・・・データパーｖ　７７コントロ一ル回路、６
４・・・・・・状態遷移テーブル、６５・・・・・・双
方向性データバッファ、６６−・・・・・コントロール
回路、１０１・・・・−Ｉ　Ｃ番号、１０２・・・・・
・入力アドレス、１０３・・・・・・アトリビュート信
号、１Ｇ４・・・・・・行アドレスストロ−７，１０５
・・・・・・列アドレスストロ−７，１０７・・・・・
・ｙ−一タ、１０８・・・・・・行アドレス、１０９・
・・・・・列アドレス、１１Ｇ・・・・・・書き込み動
作信号、１１．１・・・・・・読み出し動作信号、１１
２・・・・・・データ、１１３・・・・・・実アドレス
、１１４・・・・・・新たな内部状態番号、１１５・・
・・・・以前の内部状態番号、１１６・・・・・・アク
セス、２０１・・・・・・行アドレスラッチコントロー
ル、２０２・・・・・・列アドレスラッチコントロール
、３０１・・・・・・先頭アドレス、３０２−・・・・
・メモリア、ドレス、４０１・・・・・・データ、６０
１・・・・・・状態遷移テーブルアドレス、６０２・・
・・・・データバッファコントロール信号、６０３・・
・・・・書き込み動作信号、６０４・・・・・・読み出
し動作信号、６０５・・・・・・アクセス検出、６０６
・・・・・・アドレス、華　Ｉ　図 第　２　回 茅　３　　面 茅　４　図 第　５　間 ／ｌ乙 第　Ｊｌ！Ｉ

Claims (1)

【特許請求の範囲】
1. シミュレーション対象のメモリの制御ピンに相当する信
   号線の信号が変化した時入力アドレス、行アドレススト
   ローブ、列アドレスストローブ、アトリビュート信号か
   ら行アドレス、列アドレスを生成する行列アドレス生成
   器と、前記行アドレス、列アドレス及び前記メモリＩＣ
   を特定するためのＩＣ番号から主記憶の前記ＩＣ毎に定
   められた実アドレスを生成する実アドレス生成器と、前
   記ＩＣ毎に内部状態番号を記憶しておく状態遷移メモリ
   と、前記メモリＩＣが書き込み動作、読み出し動作を行
   う際書き込みデータ、読み出しデータを保持するデータ
   レジスタと、前記内部状態番号、前記アトリビュート信
   号及び前記行アドレスストローブ、列アドレスストロー
   ブ、制御信号から新たな内部状態番号を得、前記状態遷
   移メモリへ格納し前記メモリＩＣの動作を決定し動作が
   書き込み動作を含む時前記主記憶に対し前記実アドレス
   を用いて前記データレジスタの値を書き込み動作が読み
   出し動作を含む時前記主記憶に対し前記実アドレスを用
   いて前記データレジスタへ値を読み出し前記メモリＩＣ
   へ出力する動作管理装置とを含むことを特徴とするメモ
   リＩＣシミュレータ。