JPS6244843A - シミユレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロプロセッサ、ゲートアレイ等の論理
回路のシミュレーションを行う装置に関する。

（従来技術とその問題点） 論理回路の開発において、設計、製造上の誤シを発見す
るだめに、実際の装置を作動させて検査するのに先だっ
て論理シミュレーションを行って論理の検査を行うこと
が一般的となっている。装置の規模が大きくなるとソフ
トウェアによるシミュレーションでは時間がかかりすぎ
るから、近年ハードウェアによ多処理を高速化すること
が行われつつある。シミュレーション処理には、１シミ
ユレーシヨンサイクりを装置の１クロツクに対応させる
第１の方式、１シミユレーシヨンサイクりを１つの素子
の遅れにとる第２の方式、それぞれの素子にその整数倍
の遅延を与える第３の方式等が考えられる。シミュレー
ション処理をハードウェア化する場合、ハードウェアの
規模に対する処理性能及び処理容量を考える必要がある
。上記第１の方式は、１シミユレーシヨンサイクルが対
象論理回路の１クロツクに対応することや、各素子の遅
延の処理が不要となること等の理由でシミュレージユ回
数が少なく、高速なシミュレーションが実現される利点
がある。しかし、従来のこの方式ではシミュレーション
対象の論理回路を構成する各論理素子は高々１回しかシ
ミュレーションされないので、フィードバックがある素
子や１回のクロック内に２回以上の状態変化のある素子
は、シミュレーションができない欠点がある。一方上記
第２あるいは第３の方式は論理回路の素子の遅延をモデ
ル化できるので上述の欠点は解決されるが、１回のシミ
ュレーションサイクルが細かくなるので処理性能が悪く
なるという欠点がある。

そこで、本発明の目的は、この様な従来の欠点を除去し
、上記第１、第２及び第３の方式を同一のハードウェア
で実現し、処理効率の高いシミュレータの提供にある。

（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段は
、複数のプロセッサをホストプロセッサで指令し並列に
論理シミュレーションを行うシミュレータであって：前
記それぞれのプロセッサは；分担するシミュレーション
対象の論理素子の毎シミュレーションサイクルの現在の
論理状態値と次のシミュレーションサイクルの論理状態
値とを記憶する第１及び第２の状態メモリと、論理状態
の変化を示す第１及び第２のイベントメモリと、前記そ
れぞれ分担する論理素子を配線の順番の深さにレベル分
けし、前記レベルの区切りを示すレベルフラグを記憶す
るレベルメモリと、前記分担する論理素子の状態変化を
示すイベントを入力し前記イベントに含まれる前記論理
素子の素子番号。

入力番号及び状態メモリ選択ビットを用いて前記対応す
る第１又は第２の状態メモリを更新し、さらに前記対応
する第１又は第２のイベントメモリにイベントフラグを
セットするイベントセット回路と、イベント取出し回路
とを備え；このイベント取出し回路は、毎シミュレーシ
ョンサイクルごとに前記第１又は第２の状態メモリ及び
イベントメモリを交互にアクセスし同時に前記レベルメ
モリをアクセスし、前記分担する論理素子の論理状態値
及び前記イベントフラグを順番に取出しもし前記イベン
トフラグがセットされている時前記論理状態値を用いて
論理演算を行い、もし前記レベルメモリから前記レベル
フラグを読み出した時は前記順番にアクセスする作業を
中断し前記ホストにレベル終了を伝達し、前記ホストか
らレベル開始指令を入力すると前記中断した作業を再開
しもし前記ホストから次のシミュレーションサイクルの
開始指令が来ると前記アクセスしていた第１又は第２の
状態メモリ及びイベントメモリの役割を入れ換えて前記
イベント取出しを最初から繰返すことを特徴とする。

（実施例） 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例の構成を示すプロツり図であ
る。第１図のシミュレータは、ホストプロセッサの指令
を受けてそれぞれ並列に論理シミュレーションを行う複
数のプロセッサの内の１つであるプロセッサ１、そのホ
ストプロセッサ２、第１．第２の状態メモリ１０，１１
、第１．第２のイベント取出！Ｊ１２１１３、レベルメ
モリ１４、入力イベント１５、イベントセット回路１６
、イベント取出し回路１７を含み構成される。

イベントセット回路１６は、イベント入力線１０１よシ
イベント１５を入力するとイベント１５に含まれる情報
により第１あるいは第２の状態メモリ１０あるいは１１
の対応する論理素子の状態値を更新するだめのアクセス
１０２あるいはアクセス１０３を行う。同時に対応する
第１．第２のイベントメモリ１２．１３のいずれかへア
クセス１０４あるいは１０５を行いイベントフラグをセ
ットする。

イベント取出し回路１７は、現在の論理状態とイベント
を記憶する第１あるいは第２の状態メモリ１０あるいは
１１と第１あるいは第２のイベントメモリ１２あるいは
１３へ順番にアクセス１０６あるいは１０７とアクセス
１０８あるいは１０９を行う。もし、イベントメモリ１
２あるいは１３からイベントを検出すると状態メモリ１
０あるいは１１からアクセスした論理状態値を用いて論
理演算を行う。又イベント取出し回路１７は、同時にレ
ベルメモリ１４ヘアクセス１１０を行い、レベルの区切
シを調べる。もしレベルフラグが立っている時は上述の
イベント取出し作業を中断しホストプロセッサ２ヘレベ
ル終了１１１を出す。イベント取出し回路１７は、ホス
トプロセッサ２からレベルスタート１１２を入力すると
再びイベント取出し作業を再開する。もし、ホストプロ
セッサ２よシサイクルスタート１１３を入力すると、次
のシミュレーションサイクりを開始するために第１．第
２の状態メモリ１０．１１とイベントメモリ１２．１３
の使い方を入れ換えて再び最初からイベント取出し作業
を始める。

第２図はイベントを入力した場合における第１図実施例
の作動を示す図であり、イベント１５として、２つのイ
ベント２０１，２０２を入力した場合である。イベント
２０１は、イベントに含まれる情報によル第１の状態メ
モリ１０の素子番号Ａ１、入力番号Ｐ１が論理位取１〃
に変えることを示している。一方イベント２０２は、第
２の状態メモリ１１の素子番号Ａ２、入力番号Ｐ２が論
理値気１〃に変わることを示している。

イベントセット回路１６は、イベント２０１を入力する
とアクセス１０及びアクセス１ｏ４を行い、状態メモリ
１０のロケーションＡ１の入力番号Ｐ１に対する状態値
を１１１に変更し、同時にイベントメモリ１２のロケー
ションＡ１のイベントフラグをセットする。又、イベン
ト２０２を入力するとイベントセット回路１６は、状態
メモリ１１のロケーションム２の入力番号Ｐ２に対する
状態値を隻１１に変更し同時にイベントメモリ１３のロ
ケーショｙＡ２のイベントフラグをセットする。

一方イベント取出し回路１７は、ロケーションム０をア
クセスしている場合を示している。イベント取出し回路
１７はロケーションＡＯに対する状態メモリ１０へのア
クセス１０６、イベントメモリ１２へのアクセス１０Ｂ
、レベルメモリ１４へのアクセス１１０を行う。この時
、ロケーションＡＯは、レベル１に属し、ロケーション
Ａ１゜Ａ２はレベル１＋１に属するものとする。

従って、レベル取出し回路１７がレベル１のロケーショ
ンＡＯに対応するアクセス１０４によシイベントメモリ
１２のフラグを調べこの場合町〃（イベント有シとする
）であるのでイベントメモリ１２のフラグを気Ｏ〃とし
くイベント無し）同時に状態メモリ１０へアクセス１０
６により論理状態値を取出し、論理演算を行う。この場
合％１０１０＃を示している。又、レベルメモリ１４へ
のアクセス１１０にヨシロケーションＡＯに対するレベ
ルフラグは１０１　（レベルの区切シでない）であるの
で続くロケーションからのイベント取出しを続行するこ
とになる。イベント２０１゜２０２を入力した結果、前
述のように第１の状態メモリ１０のロケーションＡ１が
更新されイベントフラグがセットされている。同様に第
２の状態メモリ１１のロケーションＡ２が更新され、イ
ベントフラグがセットされている。

この状態でイベント取出し回路１７はレベル１＋１のイ
ベント取出しを続けていくト、ロケーションＡ１でイベ
ントを検出し、状態メモリ１０のロケーションＡ１の更
新された状態量’１１１１〃を用いて論理演算を行う。

しかし、ロケーションＡ２については第２の状態メモリ
１１が更新され第２のイベントメモリ１３にイベントが
セットされているので現在のシミュレーションサイクル
では、論理演算が行われず、次のシミュレーションサイ
クルで第１．第２の状態メモリ１０．１１および第１．
第２のイベントメモリ１２．１３の役割を入れ換えるの
で次のシミュレーションサイクルでロケーションＡ２に
対応する論理素子の論理演算が行われることになる。従
って、ロケーションＡ１の更新の結果、先に述べたシミ
ュレーション方式の第１の方式が実現される。又ロケー
ションＡ２への更新のやり方により先に述べたシミュレ
ーション方式の第２あるいは第３の方式が実現されるこ
とになる。つまシ、第１の方式では、現在の論理状態変
化にともなうイベントが現在実行中のシミュレーション
サイクルの配給の深さのレベルの深い素子へただちに波
及させ、次レベル以後の論理シミュレーションは更新後
のデータを用いて行う。これを実現するために、レベル
メモリ１４を用いて各レベルの区切りで全プロセッサを
同期させる。又第１．第２の方式では、現在の論理状態
変化にともなうイベントは、次のシミュレーションサイ
クルのシミュレーションニ使用シ、現在の各論理素子の
シミュレーションは変更前の論理状態値を用いて行う必
要がある。そのために状態メモリｌＯおよび１１、さら
にイベントメモリ１２および１３のそれぞれ２組ずつを
持たせ、毎シミュレーションサイクルととＫその役割を
反対圧することにより実現される。

（発明の効果） 本発明によれば、以上に説明したように、１回のシミュ
レーションサイクル内に各論理素子の状純変化を論理素
子の配給の深さに従って次々に波及させ、それぞれ状態
変化後の論理値を用いて論理シミュレーションを行う前
述の第１の方式及び、各論理素子の状態変化は、次のシ
ミュレーションサイクルで論理演算を行い、現在のシミ
ュレーションサイクルの状１Ｍ値は保存して各論理素子
の論理シミュレーションを行う前述の第２．第３の方式
を同時に実現することが可能となり、適用範囲が広く、
シかも効率の良いシミュレータが提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図はイベントを入力した時の第１図実施例の動作を示
す図である。 ｌ・・・プロセッサ、２・・・ホストプロセッサ、１０
１１１・・・状態メモリ、１２，１３・・・イベントメ
モリ、１４・・・レベルメモリ、１５，２０１，２０２
・・・イベント、１６・・・イベントセット回路、１７
・・・イベント取出し回路。 第１図 １ら

Claims (1)

【特許請求の範囲】
1. 複数のプロセッサをホストプロセッサで指令し並列に論
   理シミュレーションを行うシミュレータにおいて：前記
   それぞれのプロセッサは；分担するシミュレーション対
   象の論理素子の毎シミュレーションサイクルの現在の論
   理状態値と次のシミュレーションサイクルの論理状態値
   とを記憶する第１及び第２の状態メモリと、論理状態の
   変化を示す第１及び第２のイベントメモリと、前記それ
   ぞれ分担する論理素子を配線の順番の深さにレベル分け
   し、前記レベルの区切りを示すレベルフラグを記憶する
   レベルメモリと、前記分担する論理素子の状態変化を示
   すイベントを入力し前記イベントに含まれる前記論理素
   子の素子番号、入力番号及び状態メモリ選択ビットを用
   いて前記対応する第１又は第２の状態メモリを更新し、
   さらに前記対応する第１又は第２のイベントメモリにイ
   ベントフラグをセットするイベントセット回路と、イベ
   ント取出し回路とを備え；このイベント取出し回路は、
   毎シミュレーションサイクルごとに前記第１又は第２の
   状態メモリ及びイベントメモリを交互にアクセスし同時
   に前記レベルメモリをアクセスし、前記分担する論理素
   子の論理状態値及び前記イベントフラグを順番に取出し
   もし前記イベントフラグがセットされている時前記論理
   状態値を用いて論理演算を行い、もし前記レベルメモリ
   から前記レベルフラグを読み出した時は前記順番にアク
   セスする作業を中断し前記ホストにレベル終了を伝達し
   、前記ホストからレベル開始指令を入力すると前記中断
   した作業を再開しもし前記ホストから次のシミュレーシ
   ョンサイクルの開始指令が来ると前記アクセスしていた
   第１又は第２の状態メモリ及びイベントメモリの役割を
   入れ換えて前記イベント取出しを最初から繰返すことを
   特徴とするシミュレータ。