JPS58178532A - 配線径路発見装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、配線径路発見装置、更に詳しくは、マクロ径
路の導入と細部径路の分割並列処理によって極めて短時
間で配線径路を発見しうる装置に関するものである。

ブＵント基板や−Ｌ　８　Ｉ等のレイアウト設計におい
ては、結線すべき部品ビン間あるいけゲート間の配線径
路を決定する配線設計か設計期間短縮の上で大きな問題
となっている。このため、配線径路を決定する様々なア
ルゴリズムが提案されている０代表的なものとして迷路
法〔文献シー・ワイ・ジー：１アン　アルゴリズムフォ
ーパスコ４１　’７　！１ンズアンドイッツアプリケー
ションズ“、アイ・アール・イー　トランザクシ旨ン、
イー・シー１０゜１９６１　（Ｃ，Ｙ、　Ｌｅｅ：　’
　Ａｎ　ａｌｇｏｒｉｔｈｍ　ｆｏｒ　ｐａｔｈｅｏｎ
ａ＠ｅｔｉｏｎｓ　ａｎｄ　ｉｔｓ　ａｐｐＨｃａｔｉ
ｏｎａ”、　ＩＲＥＴｅムｍｓ、、ＩＣ−１０，１９６
１））や線分探索法〔ディー・ニー・ハイタワー：１７
ソリユーシヨントウーラインルーテインクフロプレムズ
オンザコンテイニエアスプレーン“、グロシーディング
シックススディー・ニーワークショップ、１９６９（Ｄ
、　Ａ、　Ｈｊ　ｇｈ　ｔｏｗｎ　ｒ　：ゝＡｓｏｌｕ
ｔｉｏｎ　ｔｏ　　ｌｉｎｅｒｏｕｔｉｎｇ　　ｐｒｏ
ｂｌｅｍｓ　　ｏｎ　　ｔｈｅ　ｃｏｎｔｉｎｕｏｕｓ
　ｐｌａｎｅ　　。

Ｐｒｏｃ、　６ｔｈ　ＤＡ　Ｗｏｒｋｓｈｏｐ、　１９
６９））　　などがある。

迷路法では、基板あるいはチップをセルマトリックスで
表現し、次のような手法で径路探索を行う。まず、結線
の障害となる既存の配線や配線禁止領域に対応するセル
には、あらかじめ適当な値を書き込んでおく。始点Ｓか
ら終点Ｔへ径路を探索する場合ＫＦｉ、まず始点８に隣
接する全ての空きセル（値が０のセル）に値１を書き込
む。次に値１を持つセルに隣接した全ての空きセルに値
２を書き込む。この操作を２．３．４．　　と続けて終
点セルＴに到達すれば、ＳからＴへ径路が存在すること
になる。このとき径路は、セルに書き込まれた値を終点
Ｔから逆にたどって決定する。この迷路法は、優れた径
路探索能力を特長としている。一方、線分探索法は、Ｓ
及びＴ点から次々と線分を延ばしていって交点を求める
方法である。

まず８点（およびＴ点）から水平と垂直方向に、障害に
ぶつ力〉るまで延ばして得られる線分をレベル０の線分
とする。次に、しばル０の線分から直交線分を同様に延
ばしてしはル１の線分とする。

この操作をレベル２．３．４　　と繰り返し、８点とＴ
点から次々と線分を延ばしてゆき、もしＳと〒から引か
れた各レベルの線分が交差すれば径路がみつかったこと
Ｋなる。

迷路法、１ｗ分探索法は、それぞ、れ優れた特長を持っ
ており、これらを計算機プログラムとして実現したもの
を用いて配線設計を行うことが多くなっている。しかし
ながら、これらの方法では１、いずれも、基板サイズや
チップサイズが大きくなるにつれ、計算手数や所要スば
一スが極めて増大するため、一般の計算機を用いた場合
には、大規模回路の配線設計が困難となる０例えば、迷
路法では、基板サイズの２乗に比例して計算時間とメモ
リ量が増加する。また、線分探索法において（、基板サ
イズが大きくなり径路の折曲りが増えるにつれ迷路性以
上のメモリが必要となる。一方、配線径路決定処理の大
半をハードウェアで処理することＫより処理時間の短縮
を図ることができることが知られている。例えば、特殊
なメモリセルをプリント基板やＬ８Ｉチップの配線格子
に対応させて基盤目状に並べて得られる配線径路決定装
置がある（公開特許公報昭和、５３−４９９７１配線径
路決定装置）。

この装置は第１図に示す如く、セル１と、Ｘアドレスデ
コード回路２と、Ｙアドレスデコード回路３と、入力状
態判定回路４と、シーケンス制御回路５と、出力ＯＲ回
路６．７と、出力状態判定回路８と、クロック信号制御
回路９．１０と、フェイズ切換え回路１５．１６．１７
から成り、迷路法におけるセルマトリックスの各セルに
特殊な機能を持たせて、自己セル内の値に応じて隣接す
る空きセルに適当な値を書き込める様構成したものであ
る。計算機を用いた場合には、径路探索を一歩進めるた
めに、探索の最前列にあるセルについて１つずつ隣接セ
ルをみてゆかなければならないが、この装置ではそれら
を同時に行うことができる丸め計算時間を短縮すること
ができる。しかしながら、この装置も、配線格子数に伴
って処理時間が増加する次点を有しており、超高集積回
路等の極めて大規模な回路の配線設計には適さない。

本発明の目的は、マクロ径路の導入と細部径路の分割並
列処理によって、大規模回路の配線設計も極めて短時間
で行える様な配線径路発見装置を提供するところにある
。

本発明の配線径路発見装置は、レジスタを介して結合し
ているマクロメモリセルを格子状に配置したマクロメモ
リセル群と、このマクロメモリセル群を制御する制御回
路とから成り、前記マクロメモリセルはメモリと、配線
径路決定装置と制御回路とから構成され、前記マクロメ
モリセル群制御用の制御回路は前記マクロメモリセル内
のメモリと配線径路決定装置と制御回路とに接続し、さ
らに前記マクロメモリセル内の制御回路は前記レジスタ
と、前記メモリと前記配線径路決定装置とＫＩＩ続した
構成となっている。

従来の配線径路探索手法の欠点は、いずれもプリント基
板やＬ８Ｉチップを１つの大きな配線格子領域と考えて
径路を探索するところにある。そこで本発明では、配線
格子領域を幾つかのマクロ格子に分割して、次のような
手法で配線径路の探索を行う。

まず、蘭−格子゛領域を第２図の如く幾つかのマクロ格
子に分割する。第２図において、１１は配線格子、１２
はマクロ格子である。また、各隣接マクロ格子間で既配
線等で占有されていない配線格子の個数をマクロ格子間
の空きチャネル容置として定義する。配線径路を探索す
るときＫは、まず結線すべき格子点を含むマクロ格子（
一方を始点マクロ格子Ｓ１他方を終点マクロ格子Ｔとす
る）間で、できる限り空きチャネルの多いところを通る
ようなマクロ径路（第２図１３）を求める。このような
最短径路は、各隣接マクロ格子Ｖ。

Ｗ間で既に使用されている格子数を重みＣ（ｓ＋、ｉｓ
）と定めておけば、よく知られた次のアルゴリズムで求
めることができる。

即ち、各マクロ格子Ｖについて　　２−１１、Ｋよって
ｆ（＠）、　７（１）、　、、、を計算すれば、７”’
（ｖ）　ｌｌ１−ｒクロ格子８からＶへの最短距離にな
る。但しｎｉｉマクロ格子の総数、町、ｇｌＪｚ　　・
ｇｌＪｚはνに隣接するマクロ格子である。また、 ＋　（：、（ｌｌｌｋｚ、ν）のとき によってＧ（６）、　Ｇ（１１，０（り、　　を求めれ
ば、Ｇ（Ｓ）（、、は。

始点マクロ格子Ｓからνへの最短径路において・νの１
つ手前のマクロ格子となる。従って、マクロ径路は、 ν。（８）　ｅ　’Ｈ＊　’２＊−・＊　’１（−Ｔ）
但し’ｔ−１−”’（ｖりなるマクロ格子列として決定
される。

このようにしてマクロ径路を定めた後、マクロ径路上の
各隣接マクロ格子ν、−１とｖ７（ｉ＝ｌ。

２、　・ｔ）の間で既配線、禁止領域等で閉塞状態にな
い配線格子を任意に選んで結線に用いる格子として割当
てれば、求める配線径路は、マクロ径路上の各マクロ格
子内における配線格子し４ルの径路から決定することが
できる。

本手法によれば、従来大きな手間を要していた配線格子
しはルの径路決定をマクロ格子単位で並列処理すること
ができる。従って、大規模な基板、チップにおいてとく
に能率良く配線径路を発見することができる。なお、こ
こでは、マクロ格子間のチャネル容量重みとして、既に
閉塞状態にある配線格子数を用いているが、これは、空
きチャネルが多いほど小さくなる値ならば例でもよい。

また、マクロ格子間で用いる配線格子も前述のように空
いているものを任意に選んでもよいし、あるいは各マク
ロ格子でマクロ格子辺上の全ての２点間に配線径路があ
るか否かをあらかじめ求めておき、それを吃とに決定し
てもよい。但し、この場合には新しく配線径路が決定す
るたびに、それらのデータの更新が必要となる。

以下では、実施例を示す図面を参照して本発明について
説明する。第３図は、本装置の一実施例である。レジス
タ２２を介してマクロメモリセル２１がアレイ状に結合
している。マクロメモリセル群制御用の制御回路は回路
２３．２４．２５゜２６から構成している。２３は、マ
クロメモリセル内のメモリにアクセスする回路で、各マ
クロメモリセル内のメモリに接続して、メモリの任意の
場所の値を書き換えたり、あるいは任意の場所に格納さ
れている値を読み出すものである。２４は、マクロメモ
リセル内の配線径路決定装置に接続し、２３と同様にこ
の装置のメモリにデータを出し入れする回路である。２
３．２４はともに、専用回路を構成してもよいが、本実
施例ではマイクロプロセッサを用いた。２５ｉｊ同期回
路であり、制御回路２６にクロック信号を供給する。２
６は、各マクロメモリセル２１と回路２３．２４に接続
し、これらの回路を制御する回路である。また、２７は
本装置の外部データ入出力端子であり、適当なインター
フェースを通じて計算機に接続する。

マクロメモリセル２１は、前述のマクロ格子１２に対応
するものであり、そのブロック図を第４図に示す。３１
はメモリで制御回路３２に接続すると共に端子Ｍを通じ
てアクセス回路２３にも接続する。このメモリ３１には
、マクロ格子各辺のチャネル容量重み（（１）式のＣ（
ν、ｌｌ＋ｋ））、始点マクロ格子からこのマクロ格子
へ至るマクロ径路に沿って、各マクロ格子間チャネル容
量型みを加算した値（（１）式のｆ”（ＩＪ）　）及び
マクロ径路上でこのマクロ格子の１つ手前のマクロセル
の方向（（２）式のＧ”（１１）　Ｋ対応）などが格納
される。３３は配線径路決定装置であり、マクロメモリ
セルの制御回路３２に接続すると共に端子Ａを通じて装
置全体の制御回路にも接続する。配線径路決定装置は、
マクロ格子内の任意の２点間で配線径路を決定できれば
よいので、本実施例では前述のメモリセルを用いた配線
径路決定装置を利用した。３４は同期回路で、制御回路
３２及び配線径路決定装置３３にクロック信号を供給す
るものである。制御回路３２＃ｉ、メモリ３１．配線径
路決定装置３３．端子Ｕ、Ｄ、Ｌ、Ｒを通じて上下左右
のレジスタ（第３図の２２）、端子Ｃを通じて装置全体
の制御回路（第３図の２６）Ｋそれぞれ接続し、以下に
示す３つの動作の制御を行う、この制御回路３２は、マ
イクロプロセッサを用いた。

以下で、マクロメモリセルの３つの動作について説明す
る。

（１）　　マクロ径路探索モードＩ マクロメモリセル２１内のメモリ３１には、始点セルか
ら、このマクロ格子に至るマクロ径路に沿りて、各マク
ロ格子間のチャネル容量重みを加算して得られる値（以
後、マク口径路長とよぶ）及びマクロ格子各辺のチャネ
ル容量重みが格納されている。マクロメモリセルの制御
回路３２は、端子Ｃを通じて制御回路２６からマクロ径
路探索モードＩの動作指令信号を受けると、まずマク口
径路長とマクロ格子１２のある一辺のチャネル容量重み
とをメモリ３１から、読み出してこれらを加算してその
結果をこの辺の方向にあるレジスタ２２に格納する。更
にこの操作を上下左右の方向のレジスタについて実行す
る。この動作は、（１）式％式％） （２）マクロ径路探索モードｌ マクロメモリセルの制御回路３２ｔｉ、端子Ｃを通じて
制御回路２６からマクロ径路探索モード璽の動作指令信
号を受けとると、端子（Ｊ、Ｄ、Ｌ。

Ｒに接続するレジスタから順次値を読み込んでそれらの
比較を行いぎ最も小さい値とその方向を求める。次に、
この値と、メモリ３１から読み出したマク口径路長とを
比較し、より小さい方を新たなマク口径路長としてメモ
リ３１へ格納する。このとき、外部のレジスタ２２から
読み込んだ値の方が小さければ、その方向を同じくメモ
リ３１へ格納する。この動作は（１）及び（２）式の演
算に対応するものである。

（３）径路探索モード マクロメモリセルの制御回路３２ｔｉ、端子Ｃを通じて
制御回路２６から径路探索モードの動作指令信号を受け
とると、マクロメモリセル内の配線径路決定装置の起動
信号を出して、配線径路決定装置３３を起動させる。こ
のとき、配線径路決定装置には、端子ムを通じて、あら
かじめ初期データが設定されている。

以上が、マクロメモリセルの３つの動作モードに関する
説明である０次に、本装置全体の動作について説明する
０本装置の動作は、初期化フェーズ、マクロ径路決定フ
ェーズ、細部径路決定７エーズの３つのフェーズに分け
ることができるので。

以下フェーズ毎に動作を説明する。

（１）　　初期化７エーズ 各マクロメモリセル内の配線径路決定装置及びメモリを
初期化するために１外部データ人出方端子（第３図２７
）からデータを久方すると、制御回路２６は、マクロメ
モリセル内のメモリアクセス回路３２を通して各マクロ
メモリセル内のメモリ３１の初期値の書き込みを行う、
更に、マクロメモリセル内配線径路決定装置へのデータ
読み書き回路２４を通して各マクロメモリセル内の配線
径路決定装置へ初期データを設定する。このとき、マク
口径路長としては、始点マクロセルでは０を、それ以外
のマクロセルでは、メモリに入る蝦大の値をセットする
。

（２）マクロ径路決定フェーズ 本装置のマクロメモリセルを市松模様にＡ、８２つのグ
ループに分け、各グループのマクロメモリセルを次の様
に動作させる。

■二Ａグループをマクロ径路探索モードｌ■二Ｂグルー
プをマクロ径路探索モード［■：Ｂグループをマクロ径
路探索モード１■：Ａグループをマクロ径路探索モード
璽この４ステツプを繰り返し行うことＫより、始点マク
ロ格子から、各マクロ格子へのマクロ径路を求めること
ができる。繰り返しは、マクロ径路探索モード■におい
て、マク口径路長の更新があった回数をカウントしてお
き、１サイクル内で、とのマクロメモリセルでも変更が
なければ打ち切ればよい。

（３）細部径路決定フェーズ 本フェーズでは、まず始点マクロ格子から終点マクロ格
子へ散るマクロ径路を定める。本装置制御回路２１１、
まず終点マクロ格子に対応するマクロメモリセルのメモ
リ３１から端子Ｍを通して、マクロ径路においてこのセ
ルの一つ手前になるマクロメモリセルの方向を読み出す
０次に、このマクロメモリセルに対応する配線格子領域
の四辺のうち、読み出した方向の辺で閉塞状態にない格
子点を、配線径路決定装置３３４Ｃセツトされたデータ
から取り出す、そのような格子点が無いときには、配線
径路は無いものとして動作を終了する。

次に１その格子点を、配線径路探索の始点格子点として
配線径路決定装置３３にセットする。更に、このマクロ
メモリセルの制御回路３２に１端一７ｃから径路探索モ
ードの動作指示を与える。また、この格子点を、今求め
た方向にあるマクロメモリセルの配線径路決定装置に１
径路探索の終点格子点としてセットする。以上の動作を
、マクロ径路上の各マクロメモリセルについて、マクロ
径路を逆にたどりながら繰り返してゆく。決定された細
部径路は、マクロ径路を同様にたどりながら、マクロメ
モリセル内配線径路決定装置へのデータ読み書き回路を
通じて読み出すことによって得られる。

以上、本装置の動作を説明した。従来の配線径路決定装
置は、プリント基板やＬ８Ｉチップを一つの大きな配線
格子領域とみなして細部径路を決定していたことから、
大きな処理時間を要した。

そこで、本装置では、配線領域を大きくいくつかのマク
ロ格子に分割し、まずマクロ格子単位でのマクロ径路を
定め、その後細部径路を各マクロ格子内で求めるように
構成する。これにより、細部径路の決定は、各マクロ格
子で並列処理することが可能となり、処理時間を大巾に
削減することができる。例えば、配線格子数が１０００
Ｘ１０００の基板のとき、従来の配線径路決定装置では
およそ１０００ｖ”２の演算が必要となる。しかし、こ
の基板をｌ０ＸＩＯのマクロ格子（ｌマクロ格子は１０
０×１００の配線格子）Ｋ分割して本装置を用いれば、
マクロ径路決定［１００、細部径路決定におよそｉ　ｏ
　ｏ　＋　、合計１００（％／Ｔ＋１）の演算で配線径
路を決定することができ約８３チの時間短縮ができる。

なお、本発明の実施例では、マクロメモリセル内配線径
路決定装置として、メモリセルアレイを用いた４のを例
として示したが、これは、他のタイプの配線径路決定装
置でもよい０例えば、配線のパターンに限定を加えて高
速に配線径路を決定する装置を用いることもできる。ま
た、マクロ径路上の互いに隣接するマクロ格子間でどの
配線格子を割当てるかは、本実施例のように未使用格子
を任意に選ぶのもよいし、あるいは、各マクロ格子で、
マクロ格子辺上の全ての２点間に配線径路があるか否か
を予め求めておき、それをもとに決定することもできる
。但し、この場合には、新しく配線径路が決定する九び
に、データの更新が必要となる。

【図面の簡単な説明】

第４図は、従来の配線径路決定装置のブロック図、第２
図は、配線格子とマクロセルとマクロ径路の関係を示す
図、第３図は、本装置の−・実施例を示すブロック図、
第４図Ｉｆｉ、第３図中のマクロメモリセル２１の実施
例を示すブロック図である。 図において １１　配線格子、１２　マクロ格子、１３　マクロ径ｉ
、２トマクロメモリセル、２２　レジスタ、２３　メモ
リアクセス回路、２４・マクロメモリセル内配線径路決
定装置へのデータ読み書き回路、２５　・同期回路、２
６・制御回路、２７・外部データ入出力端子、３１・・
メモリ、３２制御回路、３３・・・メモリセルアレイ配
線径路探索装置、３４　同期回路 第１記 オ　２　目 １ オ　３　閏

Claims (1)

【特許請求の範囲】
1. レジスタを介して結合しているマクロメモリセルを格子
   状に配置したマクロメモリセル群と、このマクロメモリ
   セル群を制御する制御回路とから成り、前記マクロメモ
   リセルはメモリと、配線径路決定装置と制御回路とから
   構成され、前記マクロメモリセル群制御用の制御回路は
   前記マクロメモリセル内のメモリと配線径路決定装置と
   制御回路とに接続し、さらに前記マクロメモ□・リセル
   内の制御回路は前記レジスタと前記メモリと前記配線径
   路決定装置とに接続していることを特徴とした配線径路
   発見装置。