JP2845032B2 - 論理シミュレーション装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路シミュレーシ
ョン装置、特に、イベント駆動式の論理シミュレーショ
ン装置に関する。

【０００２】

【従来の技術】従来、論理回路のシミュレーションは、
汎用機等でソフトウェア的に行われるものが主流であっ
た。しかし、扱う回路規模の増大に汎用機の性能が追い
付かなくなり、ソフトウェア処理に比較して４桁以上の
高速化が必要となってきた。

【０００３】このため、論理回路のシミュレーションを
行う為の専用ハードウェアが開発されるようになってき
た。この専用ハードウェアによる論理シミュレーション
装置は、複数の処理単位に負荷を分散し、演算の種類を
標準的なゲートとフリップフロップだけに限定して、高
速性を追及している。

【０００４】

【発明が解決しようとする課題】この従来の専用ハード
ウェアによる論理シミュレーション装置は、演算の種類
を標準的なもの、例えば、４入力１出力の標準ゲートだ
けに限定している。従って、扱える回路はゲートレベル
のものに限定され、機能レベルの回路のシミュレーショ
ンは不可能であった。

【０００５】また、機能レベルのシミュレーションをソ
フトウェアで実現したものは、シミュレーション速度が
遅く、速やかな論理検証を行うことができなかった。

【０００６】

【課題を解決するための手段】本発明の装置は、論理回
路を、ゲートやメモリ等の機能を表すノードとノード間
の接続情報とでモデル化し、ノードの出力変化をイベン
トとして次のノードに伝えて論理回路のシミュレーショ
ンを行う論理シミュレーション装置において、ノードの
入力情報を記憶する入力メモリと、ノードの出力情報を
記憶する出力メモリと、ノードの接続情報を記憶する接
続メモリと、ノードと入力メモリのアドレス値の関係を
記憶する索引メモリと、イベントが伝播したノードの情
報を記憶するイベントメモリと、その他のノード情報等
を記憶するデータメモリと、入力イベントを解析して検
索部と更新部に指令を出す入力制御部と、イベントメモ
リを読み出してシミュレーションの実行指令を出す実行
制御部と、発生したイベントの合成をイベント合成部に
指令する出力制御部と、入力イベントを格納する入力メ
モリのアドレスを索引メモリの情報から決定する検索部
と、入力イベントを入力メモリの検索部から渡されるア
ドレス位置に、イベント情報をイベントメモリに記録す
る更新部と、入力メモリからシミュレーション対象ノー
ドの入力イベントを読み出し、演算部に与える入力ベク
タを合成する入力合成部と、入力合成部から与えられる
入力ベクタとデータメモリからのノード情報を用いてノ
ードの演算を行う演算部と、演算部から与えられるノー
ドの演算結果を、出力メモリに保持されている以前のノ
ードの出力と比較して、イベント発生の有無を決定し、
かつ出力メモリを更新するイベント発生部と、接続メモ
リからノードの接続情報を読み出し、イベント発生部か
ら受け取ったイベントを接続先のノードへ転送する形式
に変換するイベント合成部と、入力イベントを受け取
り、入力制御部へ転送する入力インターフェース部と、
イベント合成部から受け取ったイベントを接続先へ転送
する出力インターフェイス部とで構成される。

【０００７】

【実施例】次に、本発明の実施例について図面を用いて
説明する。

【０００８】図１は本発明の一実施例を示す図である。

【０００９】図１において、索引メモリ２１，イベント
メモリ２２，入力メモリ２３，出力メモリ２４，接続メ
モリ２５，データメモリ２６は、それぞれ、ノードと入
力メモリ２３のアドレス値の関係，イベントが伝播した
ノードの情報，ノードの入力情報，ノードの出力情報，
ノードの接続情報，その他のノード情報を記憶する。

【００１０】検索部１１は、入力イベントを格納する入
力メモリ２３のアドレスを決定し、更新部１２は、イベ
ントメモリ２２と入力メモリ２３の内容を更新する。入
力合成部１３は、演算部１４に与える入力ベクタを合成
し、演算部１４は、ノードの演算を行う。イベント発生
部１５は、ノードの新出力値と旧出力値を比較し、イベ
ント発生の有無を決定する。イベント合成部１６は、ノ
ードの出力値とノードノ接続先情報を合成して通信手段
（図示省略）へ送る。

【００１１】入力制御部２は、入力イベントを解析し、
検索部１１と更新部１２を制御する。実行制御部３は、
イベントメモリ２２の情報を基にシミュレーションする
ノードを決定し、入力合成部１３、演算部１４、イベン
ト発生部１５を制御する。出力制御部４は、イベト合成
部１６を制御し、シミュレーションで発生したイベント
の合成を行う。

【００１２】入力インターフェース部１は、外部から入
力イベントを受け取り、入力制御部２へ転送する。出力
インターフェース部５は、イベント合成部１６から受け
取ったイベントを接続先へ転送する。入力端子３１、出
力端子３２は、この装置をネットワーク等の通信手段に
接続するためのものである。

【００１３】この装置を単独で使用する場合は、入力イ
ンターフェース部１と、出力インターフェース部５の間
に、イベントを転送するための接続が必要である。この
図１では、この装置を図２の処理単位４２として使用す
るので、接続を省いてある。

【００１４】図２は本発明の他の実施例を示す図であ
る。

【００１５】図２において、ネットワーク４１は、各処
理単位間を相互に接続し、情報を転送する。処理単位４
２は、図１に示したシミュレーション装置全体をあらわ
す。マスタプロセッサ４３は、各処理単位４２へ指令を
出し、同期をとる。また、ホストマシン４４との通信を
受け持つ。ホストマシン４４は、論理回路モデルの作
成、各処理単位へのモデルデータの転送、シミュレーシ
ョン結果の収集および編集作業を受け持つ。

【００１６】次に、論理回路のシミュレーション例を、
図３を使用して説明する。図３に示す回路は、入力端子
５１に入力される不規則なパルスの立上りエッジを検出
するためのものである。リセット入力端子５２は、２つ
のフリップフロップ５６と５７をリセットするためのも
のである。入力端子５３には、クロック信号を入力す
る。ゲート５４は、フリップフロップ５６への入力をつ
くり、ゲート５５は、フリップフロップ５７への入力を
つくる。出力端子５９は、検出した立上りエッジに対応
したパルスを出力する端子であり、出力端子５８は、フ
リップフロップ５６の動作を監視するためのものであ
る。

【００１７】この回路をモデル化すると、回路の構成要
素５１〜５９がノード、その間の配線がネットに分解さ
れ、ノードの実現する機能、入力数、出力数、その他の
情報はデータメモリ２６に、ネット情報は接続メモリ２
５にそれぞれ格納される。また、ノードに割り振られた
入力メモリ２３のアドレスを索引メモリ２１に格納す
る。

【００１８】図４は、この回路に与える入力パタンと、
その出力パタンである。６１は入力端子５３へのクロッ
ク、６２は入力端子５１へのパルス、６３は入力端子５
２へのリセット信号の各入力パタンである。また、６４
は出力端子５８、６５は出力端子５９の出力パタンであ
る。ここでは、入力パタンはマスタプロセッサ４３から
処理単位４２にイベントとして送られ、出力パタンは、
逆に処理単位４２からマスタプロセッサ４３へイベント
として送られるものとする。また、ａ〜ｈは、クロック
６１の立上りを示す。

【００１９】入力パタンが変化すると、マスタプロセッ
サ４３から入力イベントが入力端子５１〜５３へ送られ
る。イベントは、ネットワーク４１を通して入力インタ
ーフェース部１へ入力され、入力制御部２へ転送され
る。

【００２０】入力制御部２は、転送されたイベントを解
釈して、検索部１１と更新部１２へ入力端子５１への入
力であることを伝え、イベントをセットするように指令
を出し、次のイベント処理にかかる。以下、入力端子５
２、５３へのイベントも同様に処理される。

【００２１】検索部１１は、索引メモリ２１から入力端
子５１に対応する入力メモリ２３のアドレスを検索し、
更新部１２に伝える。更新部１２は、入力端子５１へイ
ベントがセットされたことをイベントメモリ２２に書き
込み、同時に検索部１１からアドレス値を受け取る。次
に、アドレスを入力メモリ２３へセットし、そのアドレ
スの示す値をイベントの入力値に更新する。

【００２２】実行制御部３は、マスタプロセッサ４３か
らの同期信号によってシミュレーションを開始する。ま
ず、イベントメモリ２２からイベント情報を読み出し、
入力端子５１にイベントが入力されたことを知る。次
に、入力合成部１３と演算部１４に、入力端子５１のシ
ミュレーションを指示する。また、イベント発生部１５
に、入力端子５１のシミュレーション前の出力値の読み
出しを指示する。次に、出力制御部４に入力端子５１の
シミュレーションを行うことを伝える。全ての指示を終
えると、次のイベントの読み出しを行う。

【００２３】入力合成部１３は、実行制御部３からの指
示をうけて、入力メモリ２３から入力端子５１の入力値
を読み出し、それを演算部１４に送る。

【００２４】指示されたノードがゲート５４のように複
数の入力を必要とする場合は、入力メモリ２３から全て
の入力値を読み出し、それをベクタ形式に合成して演算
部１４に送る。

【００２５】演算部１４は、実行制御部３からの指示を
うけて、データメモリ２６から入力端子５１のデータを
読み出し、実行すべき演算を決定する。また、イベント
発生部１５に、出力メモリのアドレスを伝える。次に、
入力合成部１３から送られた入力ベクタを取り込み、演
算を行い、演算結果をイベント発生部１５に送る。

【００２６】イベント発生部１５は、実行制御部３から
の指示をうけて、出力メモリ２４から入力端子５１のシ
ミュレーション前の出力値を読み出す。この読み出しア
ドレスは、演算部１４から指示される。次に、演算部１
４から送られた演算結果を取り込み、前の出力値と比較
する。演算結果が出力値と異なる場合は、イベントが発
生し、その値をイベント合成部１６に転送し、併せて出
力メモリ２４の値を更新する。同時に、イベントの発生
を出力制御部４にも伝える。仮に、演算結果が出力値と
等しい場合は、イベントは発生しないので、値の転送は
行わない。また、出力制御部４には、イベントが発生し
なかったことを伝える。

【００２７】ここで、対象ノードがフリップフロップ５
６のように複数の出力を持つ場合は、各々の出力を個別
に判定し、変化した出力のみがイベントを発生する。変
化しなかった出力にはイベントが発生しないので、不用
なイベントの転送を避けられる。

【００２８】出力制御部４は、実行制御部３からの連絡
をうけて、入力端子５１のイベントの合成準備をイベン
ト合成部１に指示する。次に、イベント発生部１５から
の連絡により、イベントが発生したことを知り、イベン
トの合成開始をイベント合成部１６に指示して、実行制
御部３からの次の連絡を待つ。イベント合成部１６から
合成の終了が伝えられると、再び次のノードのイベント
合成準備を指示する。イベントが発生しなかった場合
は、合成の中止をイベント合成部１６に指示し、実行制
御部３からの次の連絡を待つ。

【００２９】イベント合成部１６は、合成準備の指示を
うけて、接続メモリ２５から入力端子５１の接続先を読
み出す。次に、合成開始の指示をうけて、イベント発生
部１５から受け取った値と接続先の情報を合成し、出力
インターフェース部６に転送する。接続先が複数の場合
はこれを繰り返し、全ての転送が終了した時点で、その
旨を出力制御部４に伝える。

【００３０】出力インターフェース部６は、イベント合
成部１６から送られたイベントをネットワーク４１に転
送する。イベントは、ネットワーク４１を通して接続先
のノードをシミュレーションする処理単位４２に転送さ
れる。

【００３１】次に、機能レベルの論理シミュレーション
例を説明する。

【００３２】図５は、演算器のモデルである。命令レジ
スタ７１は、クロック入力端子７６からのクロック信号
に同期して命令入力端子７５から命令を取り込み、各ユ
ニットに命令を伝える。レジスタファイル７２は演算の
対象となるデータを保持し、演算ユニット７３へデータ
を与える。また、クロック信号に同期して、演算ユニッ
ト７３の演算結果、もしくはデータ入力端子７７からの
入力データを取り込む。演算ユニット７３は、命令レジ
スタ７１からの命令をうけて演算を行う。出力バッファ
７４は、データ出力端子７８へ演算結果を出力するか否
かを制御する。

【００３３】このような機能レベルの回路図であって
も、各ユニット７１〜７８をノードとして、その機能等
のデータをデータメモリ２６に、命令およびデータの転
送ルートをネットとして、その接続関係を接続メモリ２
５に格納することで、図３の回路と同様にシミュレーシ
ョンを行うことができる。

【００３４】例えば、１回目のクロックで命令レジスタ
７１に加算命令がロードされたとする。次のクロック
で、この加算命令はレジスタファイル７２、演算ユニッ
ト７３、出力バッファ７４に送られる。ここの部分のシ
ミュレーションは、先の説明の入力端子５１の例と同様
の手順で行われ、命令がイベントとして各ユニットをモ
デル化したノードに転送される。

【００３５】各ノードがイベントを受け取ったことがイ
ベントメモリ２２に記録され、その値は入力メモリ２３
に記録される。実行制御部３が、イベントメモリ２２か
らレジスタファイル７２のノードのイベントを読み出
し、シミュレーションを指示する。入力合成部１３は、
入力メモリ２３からノードの入力を読み出し、演算部１
４に転送する。

【００３６】演算部１４は、ノードが表す機能をデータ
メモリ２６から読み出し、入力合成部１３からの入力
（命令）に対して、出力にレジスタファイルのデータを
送る演算を行う。このデータは、イベント発生部１５か
らイベント合成部１６に送られ、演算ユニット７３へ向
かうイベントが合成され、転送される。

【００３７】以下、同様のシミュレーションを行い、最
後にデータの加算結果がレジスタファイル７２に転送さ
れ、入力端子７６のクロックの変化で、この結果をレジ
スタファイル７２に格納するシミュレーションを行う。

【００３８】このように、論理回路がゲートレベルであ
ろうと機能レベルであろうと、同様の手順でノードのシ
ミュレーションを行う。各部は割り当てられた作業のみ
を行い、パイプライン処理で同時に作業を進める。この
時、各部が必要とする情報は各々専用のメモリに割り当
て、メモリ競合によるオーバヘッドを最小限に抑える。

【００３９】本発明では、シミュレーション中に起きる
メモリ競合はイベントメモリ２２と入力メモリ２３に対
するものだけであり、しかも、更新部１２からのアクセ
スは書き込みのみ、実行制御部３と入力合成部１３から
のアクセスは読み出しのみである。従って、この２つに
デュアルポートメモリを用いればメモリ競合は避けられ
る。

【００４０】更に、このシミュレーション装置をネット
ワーク結合することで、各処理単位を並列に実行し、大
規模な論理回路を極めて高速にシミュレーションでき
る。

【００４１】

【発明の効果】以上説明したように、本発明は、シミュ
レーションを大きく入力・実行・出力の三つのフェーズ
に分割し、各フェーズを更に細分化して、全部で六つの
ユニットを同時に動かすことでノードのシミュレーショ
ンを流れ作業で行い、かつ、各ユニットが必要とする情
報を個別の専用メモリに置くことで、メモリの競合を最
小限に抑え、並列処理効率を高めることで、シミュレー
ションを高速に実行する。

【００４２】更に、複数の装置をネットワークで接続す
ることで、同時に多数のノードのシミュレーションを行
い、大規模な論理回路のシミュレーションを高速に実行
できる。

【００４３】また、ノードの演算を機能レベルで表現で
き、ノードの入出力に制限がないため、ＡＮＤ−ＯＲ等
の複合ゲートや、レジスタファイル、加算器等を一つの
ノードとして扱え、回路を標準ゲートに展開する必要が
ない。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】本発明の他の実施例のブロック図である。

【図３】ゲートレベルの論理回路の一例を示す図であ
る。

【図４】回路の入出力チャートの一例を示す図である。

【図５】機能レベルの論理回路の一例を示す図である。

【符号の説明】

１ 入力インターフェース部 ２ 入力制御部 ３ 実行制御部 ４ 出力制御部 ５ 出力インターフェース部 １１ 検索部 １２ 更新部 １３ 入力合成部 １４ 演算部 １５ イベント発生部 １６ イベント合成部 ２１ 索引メモリ ２２ イベントメモリ ２３ 入力メモリ ２４ 出力メモリ ２５ 接続メモリ ２６ データメモリ ３１ 入力端子 ３２ 出力端子 ４１ ネットワーク ４２ 処理単位 ４３ マスタプロセッサ ４４ ホストマシン ５１ 入力端子 ５２ 入力端子 ５３ 入力端子 ５４ ゲート ５５ ゲート ５６ フリップフロップ ５７ フリップフロップ ５８ 出力端子 ５９ 出力端子 ６１ 入力パタン（ＣＬＫ） ６２ 入力パタン（ＩＮ） ６３ 入力パタン（ＲＳＴ） ６４ 出力パタン（ＱＯ） ６５ 出力パタン（ＵＰ） ７１ 命令レジスタ ７２ レジスタファイル ７３ 演算ユニット ７４ 出力バッファ ７５ 命令入力端子 ７６ クロック入力端子 ７７ データ入力端子 ７８ データ出力端子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】論理回路を、ゲートやメモリ等の機能を表
   すノードとノード間の接続情報とでモデル化し、ノード
   の出力変化をイベントとして次のノードに伝えて論理回
   路のシミュレーションを行う論理シミュレーション装置
   において、 ノードの入力情報を記憶する入力メモリと、ノードの出
   力情報を記憶する出力メモリと、ノードの接続情報を記
   憶する接続メモリと、ノードと入力メモリのアドレス値
   の関係を記憶する索引メモリと、イベントが伝播したノ
   ードの情報を記憶するイベントメモリと、その他のノー
   ド情報等を記憶するデータメモリと、 入力イベントを解析して検索部と更新部に指令を出す入
   力制御部と、イベントメモリを読み出してシミュレーシ
   ョンの実行指令を出す実行制御部と、発生したイベント
   の合成をイベント合成部に指令する出力制御部と、 入力イベントを格納する入力メモリのアドレスを索引メ
   モリの情報から決定する検索部と、入力イベントを入力
   メモリの検索部から渡されるアドレス位置に、イベント
   情報をイベントメモリに記録する更新部と、入力メモリ
   からシミュレーション対象ノードの入力イベントを読み
   出し、演算部に与える入力ベクタを合成する入力合成部
   と、入力合成部から与えられる入力ベクタとデータメモ
   リからのノード情報を用いてノードの演算を行う演算部
   と、演算部から与えられるノードの演算結果を、出力メ
   モリに保持されている以前のノードの出力と比較して、
   イベント発生の有無を決定し、かつ出力メモリを更新す
   るイベント発生部と、接続メモリからノードの接続情報
   を読み出し、イベント発生部から受け取ったイベントを
   接続先のノードへ転送する形式に変換するイベント合成
   部と、 入力イベントを受け取り、入力制御部へ転送する入力イ
   ンターフェース部と、イベント合成部から受け取ったイ
   ベントを接続先へ転送する出力インターフェイス部とで
   構成される論理シミュレーション装置。
2. 【請求項２】請求項１記載の論理回路シミュレーション
   装置を一つの処理単位として、複数の処理単位を、ネッ
   トワーク等の通信手段で相互に接続した並列処理方式の
   論理回路シミュレーション装置。