JP2001249824A

JP2001249824A - 論理エミュレーションプロセッサおよびそのモジュールユニット

Info

Publication number: JP2001249824A
Application number: JP2000061838A
Authority: JP
Inventors: Hiroshi Tomita; 広志冨田
Original assignee: Hitachi Ltd; Hitachi Information Technology Co Ltd
Current assignee: Hitachi Ltd; Hitachi Information Technology Co Ltd
Priority date: 2000-03-02
Filing date: 2000-03-02
Publication date: 2001-09-14
Also published as: US20010020224A1

Abstract

(57)【要約】【課題】デジタル回路モデルの段数を減らし、ＬＳＩ間
データ転送のバンド幅を広げることにより、論理エミュ
レーションを高速化する。【解決手段】ソフトウェアで駆動される論理エミュレー
ションシステムであって、組合わせ回路モデルまたはメ
モリモデルをエミュレートする組合せ回路プロセッサ
と、主として順序回路モデルをエミュレートし、上記組
合せ回路に入力信号を与える複数の制御プロセッサと、
組合わせ回路プロセッサの複数の出力を選択して制御プ
ロセッサに出力する複数のマルチプレクサによって構成
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル回路の論理
エミュレーション装置およびそれを構成するモジュール
ユニットの構成に関する。

【０００２】

【従来の技術】論理エミュレーションは公知の技術であ
り、ＦＰＧＡを使用する方式と論理エミュレーションプ
ロセッサを使用する方式がある。

【０００３】ＦＰＧＡを使用する方式では、多数のＦＰ
ＧＡと多数のスイッチングデバイスを相互接続した装置
に、プログラミングワードをロードしてエミュレーショ
ンを実行する。プログラミングワードは、デジタル回路
モデルをＦＰＧＡの構成情報とスイッチングデバイスの
構成情報に変換したものである。デジタル回路モデルは
複数の部分回路に分割され、部分回路毎に論理合成およ
び自動配置、自動配線が行なわれ、プログラミングワー
ドに変換される。ＦＰＧＡを使用する方式では、ＦＰＧ
Ａのピン数制約によりＦＰＧＡ間のデータ転送が性能ネ
ックとなるが、ＦＰＧＡの動作速度がそのままエミュレ
ーション性能となるため高速である。しかしながら、論
理変更のたびに多大な時間のかかる回路分割および論理
合成、自動配置、自動配線が必要である。

【０００４】論理エミュレーションプロセッサを使用す
る方式（例えば、特開平０９-１０１９７５号、発明の
名称「エミュレーションシステム」、米国特許第５,８
２２,５６４号、発明の名称「Check pointing in an em
ulation system」）では、エミュレーションは多数の論
理エミュレーションプロセッサを相互接続した装置に、
エミュレーションプログラムをロードして実行される。
エミュレーションプログラムは、デジタル回路モデルを
論理エミュレーションプロセッサで実行可能なオブジェ
クト形式にコンパイルしたものである。コンパイルは次
の手順で行われる。まず技術マッピング処理により、デ
ジタル回路モデルは１ステップでエミュレートできる単
位の複数のサブ回路に変換され、各サブ回路はそれぞれ
複数の論理エミュレーションプロセッサに1対１にマッ
ピングされる。次にスケジューリング処理により、サブ
回路のエミュレーションが逐次的になるように、サブ回
路のエミュレーションの順番がスケジュールされる。最
後にルーティング処理により、論理エミュレーションプ
ロセッサ間のデータの受け渡しがルーティングされ、以
上により作成された技術マッピングデータ、スケジュー
リングデータ、ルーティングデータがエミュレーション
プログラムとなる。論理エミュレーションプロセッサを
使用する方式は、コンパイル時間が短いのが特徴であ
る。しかしながら、スケジューリングにより逐次制御さ
れたサブ回路のエミュレーションと、ルーティングによ
るプロセッサ間のデータ受け渡しには、多くの実行ステ
ップ数が必要となる。実回路に近い性能を得るという論
理エミュレーションの目標のためには、さらなる工夫が
必要である。

【０００５】

【発明が解決しようとする課題】論理エミュレーション
プロセッサを使用する論理エミュレーション方式におい
て、上記従来の技術では、スケジューリングにより逐次
制御されたサブ回路のエミュレーションと、ルーティン
グによるプロセッサ間のデータ受け渡しに多くの実行ス
テップ数が必要であることについては配慮されておら
ず、実回路に近い性能が得られないという問題があっ
た。

【０００６】まず、スケジューリングで発生する実行ス
テップは、デジタル回路モデルの技術マッピング方法に
よって変化する。例えば、回路を２入力１出力ゲートに
マッピングする米国特許第４,６９７,２４１号（発明の
名称「Hardware logic simulator」）や回路を3入力１
出力ゲートにマッピングする米国特許第５,５５１,０１
３号（発明の名称「Multiprocessor for hardware emul
ation」）や１６入力４出力にマッピングする特開平０
９-１０１９７５号（発明の名称「エミュレーションシ
ステム」）を比較すると、入力数が多いゲートでマッピ
ングした方が少ないステップ数で構成できることにな
る。もちろんどの例でもさらに入力数が多いゲートでマ
ッピングすればステップ数は減るが、従来の技術のまま
では物理的な限界がある。

【０００７】次に、ルーティングで発生する実行ステッ
プは、ＬＳＩのピン数制約によるところが大きい。論理
エミュレーションシステムでは、数十個から数百個もの
論理エミュレーションプロセッサ機能を有するＬＳＩを
接続するため、ＬＳＩ間データ転送のバンド幅が狭い。

【０００８】本発明の目的は、デジタル回路モデルの段
数を減らし、ＬＳＩ間データ転送のバンド幅を広げるこ
とにより、さらなる高速化を実現した論理エミュレーシ
ョンシステムを提供することにある。

【０００９】

【課題を解決するための手段】前記目的を達成するた
め、ソフトウェアで駆動される論理エミュレーション装
置は、積和変換された組合わせ回路モデルまたはメモリ
モデルを次々にエミュレートする１つまたは２つ以上の
組合せ回路プロセッサと、前記組合せ回路プロセッサの
入力信号を生成する制御プロセッサであって少なくとも
順序回路モデルを次々にエミュレートする複数の制御プ
ロセッサと、前記組合わせ回路プロセッサの複数の出力
から入力信号を得て、前記制御プロセッサから要求され
た入力信号を選択して前記制御プロセッサに出力する複
数のマルチプレクサを含む。

【００１０】

【発明の実施の形態】論理エミュレーションの対象とな
る回路モデルは、３つに分類できる。それは組合せ回路
モデル、順序回路モデル、メモリモデルである。図１６
は回路モデルの例である。ANDゲートやORゲートで構成
される組合わせ回路モデル７００は、FF（フリップ・フ
ロップ）で構成される順序回路モデル７０１と７０２で
挟まれている。メモリモデル７０４は順序回路モデル７
０２と７０３で挟まれている。本発明はこれら３つの回
路モデルを高速にエミュレートしようとするものであ
る。

【００１１】図1は本発明の実施形態を表わす１つのモ
ジュールユニット（本実施例ではＬＳＩ）のブロック図
である。組合わせ回路プロセッサ２００は組合わせ回路
モデルとメモリモデルをエミュレートし、制御プロセッ
サ３００は主に順序回路モデルをエミュレートするが、
組合わせ回路プロセッサに割り当てられなかった組合わ
せ回路モデルもエミュレートする。組合わせ回路プロセ
ッサは、複数の制御プロセッサから入力信号を受け取
り、マルチプレクサ（MUX）４００を使って任意の制御
プロセッサに出力信号を渡す。

【００１２】図１のプロセッサ構成は回路モデルの構成
に対応している。図１６の回路モデルでは、組合わせ回
路モデル７００は複数の順序回路モデル７０１から入力
信号を受け取り、順序回路モデル７０２に出力信号を渡
す。また、同期動作のメモリモデル７０４は順序回路モ
デル７０２から入力信号を受け取り、順序回路モデル７
０３に出力信号を渡す。組合わせ回路モデル７００とメ
モリモデル７０４は組合わせ回路プロセッサ２００でエ
ミュレートされ、順序回路モデル７０１、７０２、７０
３は制御プロセッサ３００でエミュレートされる。

【００１３】組合わせ回路プロセッサ２００と制御プロ
セッサ３００は交互に実行される。組合わせ回路プロセ
ッサを実行すると組合わせ回路モデルとメモリモデルの
信号値が確定し、次に制御プロセッサを実行すると順序
回路の信号値が確定する。これを繰り返す事によって、
エミュレーションを進める事ができる。

【００１４】図１の１つのモジュールユニット１００
は、複数個（例えば２５６個）の制御プロセッサと１個
または複数個（例えば１６個）の単位組合わせ回路プロ
セッサを含み、複数のモジュールユニットを接続するバ
スを構成するために、複数個（例えば２５６個）のルー
タ５００を含む。また、制御プロセッサ３００と組合わ
せ回路プロセッサ２００の実行を制御するプログラムカ
ウンタ６００を含んでいる。

【００１５】図１７は組合わせ回路モデルをコンパイル
する際に行なう、積和変換による式の変換の例である。
変換前の式Ｇ＝Ａ（Ｂ＋Ｃ（Ｄ＋Ｅ））＋Ｆはゲート段
数が５段である。本発明における積和変換による変換後
の式は、Ｇ＝Ａ・Ｂ＋Ａ・Ｃ・Ｄ＋Ａ・Ｃ・Ｅ＋Ｆとな
り、ゲート段数が２段である。積和変換によれば、どの
ような組合わせ回路もＡＮＤ演算とＯＲ演算の２段論理
に変換できる。

【００１６】組合わせ回路プロセッサ２００は、積和変
換した複数入力、複数出力の論理演算を行なう。図１７
の例では、まずＧ１＝Ａ・Ｂ、Ｇ２＝Ａ・Ｃ・Ｄ、Ｇ３
＝Ａ・Ｃ・ＥのＡＮＤ演算を同時に行ない、次にＧ＝Ｇ
１＋Ｇ２＋Ｇ３＋ＦのＯＲ演算を行なう。このようにＡ
ＮＤ演算とＯＲ演算を交互に実行する事により、組合わ
せ回路モデルの論理演算ができる。また積和変換により
ゲート段数が減った事により、組合わせ回路プロセッサ
２００の演算回数が減り、エミュレーション性能が向上
する。

【００１７】図２は組合わせ回路プロセッサ２００を構
成する単位組合せ回路プロセッサ２０００の実施形態を
表わす図である。単位組合わせ回路プロセッサは図１の
実施例に従えば組合せ回路プロセッサ２００中に１６個
存在する。単位組合せ回路プロセッサ２０００は組合わ
せ回路演算器２２０と機能制御メモリ２１０を含んでい
る。組合わせ回路演算器２２０は、複数入力（例えば１
６入力）、複数出力（例えば１６出力）のＡＮＤ演算ま
たはＯＲ演算のいずれかを行なう。詳細は後述する。機
能制御メモリ２１０には、演算の種類（ＡＮＤ演算また
はＯＲ演算）を示す命令コードと、演算の内容（どの入
力を有効にするかと入力を反転するかの指定）を示す命
令オペランドを格納する。また機能制御メモリ２１０に
は、複数の命令コードと命令オペランドを格納し、プロ
グラムカウンタ６００で逐次実行するように制御する。

【００１８】プログラムカウンタの制御でＡＮＤとＯＲ
の一組が実行されると１つの組合せ回路のエミュレーシ
ョンが実行されることになる。

【００１９】命令オペランドは５１２ビットを持ち、２
ビットずつがペアで意味を持つ。即ち後述する図６の反
転ビットの値を先の１ビットが表し、図６のイネーブル
ビットを後の１ビットが表す（この関係を逆に定義して
も良い）。このようにして命令オペランドはその値によ
りエミュレートすべき組合せ回路の論理を表している。

【００２０】組合わせ回路演算器は図６に示すように、
例えば１６個の入力信号を項とする１６個のＡＮＤ演算
またはＯＲ演算を同時に実行することができる。入力の
各々は論理式の変数に対応する。機能制御メモリから渡
されるイネーブル信号により入力信号を有効にするか否
かを制御し、反転信号により入力信号を反転するか否か
を制御し、命令コードの信号によりAND演算またはOR演
算のいずれかを実行する。

【００２１】機能制御メモリは図２に示すように、命令
信号を格納する１ビットの命令コードと、反転信号およ
びイネーブル信号を格納する５１２ビット（１６入力×
１６関数×２信号）の命令オペランドからなるメモリア
レイである。メモリアレイの個数を例えば６４個とする
と、最大６４個の命令ステップが実行できる。即ち、３
２のＡＮＤとＯＲの組(３２の組合せ回路)についてのエ
ミュレーションが出来る。プログラムカウンタを進める
ことにより、これらの命令ステップを逐次実行すること
ができる。

【００２２】先ず、命令コードがＡＮＤ演算を示すステ
ップを実行しているとき、ＥＯＲ(排他的論理和回路)６
１０から６２５および６３０から６４５には「０」が与
えられる。イネーブル入力には命令オペランドから値が
入力され、使っていない変数には「１」が、使っている
変数には「０」が入力される。反転ビットにも命令オペ
ランド図２の値が入力され論理によって「１」または
「０」がＥＯＲにそれぞれ入力される。アンドゲート６
５０から６６５はそれぞれの入力の何れかが「０」であ
れば出力は「０」でありＡＮＤの演算がなされる。それ
の値が一旦図１のマルチプレクサＭＵＸ４００を通して
制御プロセッサ介して組合せ回路演算器２２０に与えら
れる。

【００２３】次には命令コードがＯＲ演算を示すステッ
プを実行する。このとき、ＥＯＲ６１０から６２５およ
び６３０から６４５には「１」が与えられ、そのほかは
前述と同様である。制御プロセッサからはＡＮＤ演算の
結果が与えられる。アンドゲート６５０から６６５のそ
れぞれの入力に１つでも「０」があればそれらの出力は
「０」であり、これがＥＯＲ６３０から６４５で反転さ
れ「１」となる。アンドゲートの入力は反転されたもの
であるから、こうしてＯＲの演算がなされる。

【００２４】このように、ＡＮＤ演算結果を一旦制御プ
ロセッサに戻し、制御プロセッサからＡＮＤ演算結果を
組合せ回路演算器に与える方式とした理由は、組合せ回
路演算器２２０のハードウェア量を少なくし、ＡＮＤ演
算とＯＲ演算とを共用するためである。この実施例では
ハードウェアの実現上制御プロセッサも組合せ回路のエ
ミュレーションに関与しているように見えるが、組合せ
回路演算器２２０のハードウェア量をふやして、これ自
体がシリアルにＡＮＤとＯＲの演算をするようなハード
ウェア構成にしても良い。

【００２５】図３は複数の以上説明した単位組合わせ回
路プロセッサ２０００を相互結合する場合の実施形態を
表わす図である。また相互結合の３つの形態を図８から
図１０に示している。図８は１６個の単位組合わせ回路
プロセッサを相互接続せず、それぞれ独立に１６入力１
６出力の論理演算関数を実行する場合である。図９は４
個の単位組合わせ回路プロセッサを相互接続し、３２入
力３２出力の論理演算を実行する場合である。図１０は
１６個の単位組合わせ回路プロセッサを相互接続し、６
４入力６４出力の組合わせ回路プロセッサを構成する場
合である。後述するように相互接続とは図の横方向に相
互接続されているのであり各単位組合せ回路プロセッサ
の図での上からの入力は制御プロセッサ３００からの入
力である。

【００２６】図８の構成は組合せ回路が比較的小さな規
模であるときに適しており、図１０の構成は大規模な組
合せ回路のエミュレーションに適している。図９の構成
はその中間的な規模に適すると言える。なお、図８、図
９、図１０、図１１でプロセッサとあるのは単位組合せ
回路プロセッサの略である。

【００２７】図３の構成制御メモリ２４０の２ビットが
入力セレクタに与えられ、図８から図１０の構成の１つ
の場合、どの制御プロセッサの出力を入力するかを選択
する。この選択については後に詳述する。また他の１ビ
ットは他の単位組合せ回路プロセッサの組合せ回路演算
器２３０の出力を入力するかどうかに用いられる。

【００２８】図３の組合わせ回路プロセッサは構成制御
メモリ２４０の構成コードにしたがって、相互結合スイ
ッチA２５０と相互結合スイッチB２６０により図８から
図１０に示した３つの形態に相互接続する。相互結合ス
イッチAは制御プロセッサ出力信号を選択し、組合わせ
回路プロセッサに入力する。相互結合スイッチBは、近
傍に位置する組合わせ回路プロセッサの出力信号を接続
するか否かの制御を行う。

【００２９】１６個の組合わせ回路プロセッサを３つの
形態に相互接続する具体的な配線を図１１に示す。図１
１は制御プロセッサの何番からの入力を受け制御プロセ
ッサの何番に出力するかを示す。図でＥＮは図３での他
の組合せ回路演算器出力を接続するかどうかを決める相
互結合スイッチＢのイネーブル制御を示し、ＳＥＬ２５
０は図３での相互結合スイッチＡの入力セレクタを示
す。例えば、プロセッサ７は図８の構成を取った場合制
御プロセッサ３００からの入力は１１２番の制御プロセ
ッサから１２７番の制御プロセッサからの入力が選択さ
れ、図９、図１０の構成を取った場合は４８番から６３
番の制御プロセッサからの入力が選択される。また、プ
ロセッサ１５では図８の構成を取る場合は２４０番から
２５５番の制御プロセッサからの入力が選択され、図９
の構成をとる場合は１１２番から１２７番の制御プロセ
ッサからの入力が選択される。このような選択は図３の
構成制御メモリ２４０の構成コードにより行なわれる。
図３のマルチプレクサ入力は図１１の出力として表さ
れ、図１のマルチプレクサ４００に与えられる。

【００３０】図６は組合せ回路演算器２２０の構成と動
作の基本的なものを説明するものであって、複数の単位
組合せ回路プロセッサ２０００が組み合わされる場合の
実際の回路構成は図７のようである。図３の組合わせ回
路演算器は図７に示すように、相互結合スイッチBによ
ってイネーブル制御された左近傍に位置する組合わせ回
路プロセッサの出力信号を入力し、組合わせ回路演算の
結果を右近傍に位置する組合わせ回路プロセッサの入力
信号に出力する。このように組合せ回路演算器が相互接
続できるようになっている。

【００３１】複数の組合せ回路プロセッサを相互に接続
し、さまざまな構成を可能とすることにより、入力数と
出力数が異なる多様な論理演算関数に対応することがで
きる。

【００３２】構成制御メモリは図３に示すように、３ビ
ットの構成コード（２ビットの入力セレクタ信号と１ビ
ットのイネーブル制御信号）からなるメモリアレイであ
る。メモリアレイの個数を例えば６４個とすると、最大
６４個の命令ステップが実行できる。プログラムカウン
タを進めることにより、各命令ステップ毎に相互接続の
構成を変えながら、論理演算関数を逐次実行することが
できる。

【００３３】複数の単位組合せ回路プロセッサ２０００
を相互に接続する構成形態を、演算する論理演算関数の
入力数と出力数に従って動的に切替えることにより、組
合せ回路プロセッサのリソースを有効に利用できる。

【００３４】図４は単位組合わせ回路プロセッサ２００
０がメモリモデルをエミュレートする場合の実施形態を
表わす図である。単位組合わせ回路プロセッサは、組合
わせ回路モデルをエミュレートすることができるだけで
なく、メモリモデルをエミュレートすることができる。
図２の機能制御メモリ２１０は３２Ｋビットを越える容
量を持つランダムアクセスメモリであるからこれにデー
タの書き込み読み出しを行なうことで３２Ｋビットのメ
モリのエミュレーションが出来る。図４のランダム・ア
クセス・メモリ（RAM）２１３は制御プロセッサの出力
から入力データと書き込み許可信号（WE）とアドレスを
受け取り、マルチプレクサに（または相互接続された他
の単位組合わせ回路プロセッサへ）出力データを渡す非
同期式SRAMである。WEを使ってRAM２１３への書込みと
読込みを制御すればRAMモデルをエミュレートでき、WE
を使わずにRAM２１３からの読込みのみをおこなえばROM
モデルをエミュレートできる。RAMモデルまたはROMモデ
ルの同期動作をエミュレートする場合には、制御プロセ
ッサで入力レジスタと出力レジスタをエミュレートし
て、メモリモデルのクロックに同期して動作すればよ
い。

【００３５】図４のアドレスレジスタ２１４とWE(書き
込み許可信号)レジスタ２１５は命令コードメモリ２１
２の指示にしたがって、制御プロセッサの出力信号をラ
ッチする。制御プロセッサはアドレスと入力データを交
互に出力するので、アドレスを出力したタイミングでア
ドレスレジスタとWEレジスタにラッチする。

【００３６】図４のRAM２１３は図２の機能制御メモリ
２１０と入力数、出力数、メモリの容量が同一のもので
ある。機能制御メモリは、組合わせ回路プロセッサが組
合わせ回路モデルをエミュレートする場合には、組合わ
せ回路演算器の制御情報を格納し、メモリモデルをエミ
ュレートする場合には、メモリモデルの内容を格納す
る、という２つの役割を担うことによって、リソースを
有効に利用するよう構成することもできる。

【００３７】図４のRAM２１３は命令コードメモリ２１
２の指示にしたがって、メモリの幅と深さを動的に切替
えることができる。例えば３２ＫビットのＲＡＭではデ
ータ幅（ビット数）を１，２，４，８，１６から選択で
きるようにすると、アドレスビット数はそれぞれ１５，
１４，１３，１２，１１ビットとなる。この機能によっ
て多様なデータ幅をもつメモリモデルを高速にエミュレ
ートすることができる。

【００３８】図４の命令コードメモリ２１２はＷＥとア
ドレスをラッチするタイミング信号１ビットとメモリの
幅と深さを示す信号３ビットからなるメモリアレイであ
る。メモリアレイの個数を例えば６４個とすると、最大
６４個の命令ステップが実行できる。プログラムカウン
タを進めることにより、これらの命令ステップを逐次実
行することができる。データ幅の異なる複数のメモリモ
デルを１つのＲＡＭ２１３でエミュレートすることが可
能となる。

【００３９】図５はルータ５００とマルチプレクサ４０
０と制御プロセッサ３００の実施形態を表わす図であ
る。図５の制御演算器３１０の詳細図である図１５と合
わせて構成と動作を説明する。始めに概略構成を説明す
る。

【００４０】図５のルータ５００は制御プロセッサの演
算結果を格納するラッチと、２５６本の外部入力信号信
号から任意の1信号を選択するMUX1と、MUX1の出力およ
びラッチ出力から１信号を選択するMUX2から構成され
る。MUX1の出力は制御プロセッサの入力信号となり、MU
X2の出力は外部出力信号となる。このルータを用いれ
ば、複数のモジュールユニット１００を相互接続するバ
スが構成できる。

【００４１】図５のマルチプレクサ４００は２５６本の
組合わせ回路プロセッサ出力信号から任意の１信号を選
択する。

【００４２】図５に示す制御プロセッサ３００は、順序
回路モデルと組合わせ回路モデルを表現する複数入力
（例えば４入力）１出力の論理演算関数をプログラムカ
ウンタ６００の各ステップ毎に実行する。そのために、
制御プロセッサは制御演算器３１０と制御プロセッサ制
御メモリ３２０とレジスタ３３０を含んでいる。レジス
タ３３０は４つの入力信号を格納するレジスタFI-0VA
L、FI-1VAL、ＦI-2VAL、FI-3VALと論理演算関数を実行
した結果を格納するNEXTVAL(次の順序回路のエミュレー
ションに使用される)によって構成される。制御演算器
３１０の実行に先立って、FI-0VAL、FI-1VAL、ＦI-2VA
L、FI-3VALには、それぞれ制御プロセッサ制御メモリの
FI-0、FI-1、FI-2、FI-3が指すVALをロードする。制御
演算器はFI-0VAL、FI-1VAL、ＦI-2VAL、FI-3VAL、NEXTV
AL（１つ前の論理演算結果）の５つのレジスタを論理演
算関数の入力とし、プログラムカウンタが指すFN（論理
演算の種類）にしたがって論理演算を行ない、NEXTVAL
に論理演算結果を格納する。

【００４３】図５に示す制御プロセッサ３００は、ルー
タ５００とマルチプレクサ４００の制御も行なう。制御
プロセッサ制御メモリのＲからMUX1、MUX2の選択信号を
入力することで、プログラムカウンタ６００の各ステッ
プ毎にルータのルーティング経路を切替えることができ
る。同様に、制御プロセッサ制御メモリのＭからマルチ
プレクサ４００の選択信号を入力することで、プログラ
ムカウンタの各ステップ毎に組合わせ回路プロセッサか
らの入力を切替えることができる。また制御プロセッサ
制御メモリのＲは、ルータ５００のラッチがデータを取
り込むタイミング信号も格納する。

【００４４】図５のNEXTVALは、制御演算器の出力とMUX
1の出力とマルチプレクサ４００の出力からなる３ビッ
トで構成され、これら３つの信号を格納した後、プログ
ラムカウンタが指すVALにストアされる。

【００４５】図１５は制御演算器の実施形態を表わす図
である。図１５のMUX0から3は、レジスタFI-0VAL、FI-1
VAL、ＦI-2VAL、FI-3VAL、NEXTVALの中から４つの信号
を選択する。この４つの信号を入力として、ルックアッ
プテーブルLUTにより論理演算を実行する。LUTには、制
御プロセッサ制御メモリのFNに格納されているF（１６
ビット）の値がロードされ、６５５３６種類（２の１６
乗）の論理演算が可能である。

【００４６】以上の概略の構成の説明の次に、図５、図
１５で示された制御プロセッサ３００等の詳細または作
用を説明する。

【００４７】制御プロセッサ制御メモリ３２０はＦＮか
らＲまでのフィールドを持つメモリアレイであり、１行
が１つの順序回路を表している。プログラムカウンタ６
００の制御により０番から６３番まで順に繰り返し実行
される。ＦＮはファンクションでルックアップテーブル
に格納すべきデータが入っている１６進法のコードであ
る。次の信号値ＶＡＬはその時点でのＮＥＸＴＶＡＬの
内容が入る。ＦＩ−０からＦＩ−３は他のアレイ(行)の
番号である。これはエミュレートする順序回路の構成に
より異なる。Ｍはマルチプレクサ４００を制御する１６
進法の表記の信号であり、先に説明した単位組合せ回路
プロセッサ２０００の各々の出力のどれを自制御プロセ
ッサに取り込むかが決められる。Ｒは外部入力信号から
１ビットを選択すると共に、それをＭＵＸ２で単に中継
するだけで他の制御プロセッサに送るかどうかの選択も
する。一方制御演算器３１０から出力されたエミュレー
ション結果をラッチにセットするトリガ信号を作る。

【００４８】レジスタ３３０には４個のラッチがある。
ＦＩ−０ＶＡＬにはＦＩ−０のフィールドで指定された
行の信号値がセットされる。以下同様にＦＩ−１ＶＡ
Ｌ、ＦＩ−２ＶＡＬ、ＦＩ−３ＶＡＬにそれぞれ対応す
るフィールドで示された行の信号値がセットされる。Ｎ
ＥＸＴＶＡＬには制御演算器３１０の出力と組合せ回
路出力から選択された１ビットと外部入力信号から選択
された信号がラッチされる。これは制御プロセッサ制御
メモリ３２０のＶＡＬの欄に格納される。

【００４９】図１５で、ＦＮの最初の１６ビットはルッ
クアップテーブルＬＵＴに格納される。他の８ビットは
前記レジスタ３３０の各ラッチの出力からそれぞれ１ビ
ットを選択するマルチプレクサＭＵＸ０からＭＵＸ３に
与えられる。マルチプレクサでの選択は対象とする回路
の大きさによって決まる。選択されたビットをアドレス
としてルックアップテーブルＬＵＴを参照し、エミュレ
ート結果を得る。

【００５０】図１２は５個のモジュールユニットが、完
全結合網により相互接続された実施形態を表わす図であ
る。図１２でモジュール３が持つ２５６個の信号を複数
の経路を使ってモジュール０に転送する例を説明する。
まずモジュール３では２５６個の信号を６４個の信号に
４分割し、４分割したそれぞれの信号群は、隣接する４
つのモジュール０、１、２、４に転送される。つぎにモ
ジュール１、２、４から信号群をそれぞれモジュール０
に転送する。このようにモジュール３からモジュール０
への直接経路とは別に、モジュール１、２、４を中継す
る経路を使うことによって、モジュール間のデータ転送
のバンド幅が拡大する。また複数のデータを同時に転送
する場合、経路の競合がおこらないようにコンパイル時
に調整する。中継するモジュールでは図５のルータ５０
０に示されたＭＵＸ１からＭＵＸ２への短絡のルートに
より信号を中継する。

【００５１】図１３は６４個のモジュールユニットが、
６次元ハイパーキューブによりバスで相互接続された実
施形態を表わす図である。一般にハイパーキューブ網で
はe-cubeルーティングアルゴリズムにより経路長を最小
化するようにルーティングされ、経路が１つ求められる
（例えば、Ｂ．ウイルキンソン著の、「計算機設計技
法」、（株）トッパン、１９９４年４月、３２５ペー
ジ）。メッセージの送り元のノードアドレスをP=P_n-1P
_n-2・・・P₁P₀とし、送り先をD=D_n-1D_n-2・・・D₁D₀とする
（ノードアドレスは各モジュールユニットに付けたユニ
ークな２進数の番号）。ＰとＤの排他的論理和Rを各ビ
ット毎に求め、R=R_n-1R_n-2・・・R₁R₀を得る。Ri =1である
i番目のビットについて、順次Ｐの同じビット位置を反
転すると経路が求められる。例えば６次元ハイパーキュ
ーブにおけるノードＰ=０００１０１からノードＤ=１０
００１０へのルーティングを考える。Ｒ=１００１１１
となるので、ノードＰについてi =５、２、１、０のビ
ットを順次反転すると経路が求められる。まずＰ=００
０１０１の５番目のビットを反転すると１００１０１、
次に２番目のビットを反転すると１００００１、次に１
番目のビットを反転すると１０００１１、最後に０番目
のビットを反転するとノードＤ=１０００１０へとルー
ティングされる。

【００５２】今度はデータ転送を多重化するために、図
１３でノードＰ=０００１０１から複数の経路を使って
ノードＤ=１０００１０にルーティングする例を説明す
る。これはe-cubeルーティングアルゴリズムを拡張した
アルゴリズムである。まず隣接する６つの経路を求め
る。Ｐを１ビットずつ反転すると、Q5=１００１０１、Q
4=０１０１０１、Q3=００１１０１、Q2=０００００１、
Q1=０００１１１、Q0=０００１００の５つの隣接する経
路が求まる。つぎにQ5からQ0について、e-cubeルーティ
ングアルゴリズムを摘要する。ただし経路が重複しない
ように、ノードQiの経路はi - 1のビット位置から（i =
0の場合は５番目のビットから）下方に一巡するように
スキャンする。Q5とＤの排他的論理和は０００１１１と
なるので、ノードQ5についてi =２、１、０のビットを
順次反転すると経路が求められる。Q4とＤの排他的論理
和は１１０１１１となるので、ノードQ4についてi =
２、１、０、５、４のビットを順次反転すると経路が求
められる。Q3とＤの排他的論理和は１０１１１１となる
ので、ノードQ3についてi =２、１、０、５、３のビッ
トを順次反転すると経路が求められる。Q2とＤの排他的
論理和は１０００１１となるので、ノードQ2についてi
=１、０、５のビットを順次反転すると経路が求められ
る。Q1とＤの排他的論理和は１００１０１となるので、
ノードQ1についてi =０、５、２のビットを順次反転す
ると経路が求められる。Q0とＤの排他的論理和は１００
１１０となるので、ノードQ0についてi =５、２、１の
ビットを順次反転すると経路が求められる。複数の経路
を使うことによって、モジュール間のデータ転送のバン
ド幅が拡大する。また複数のデータを同時に転送する場
合、経路の競合がおこらないようにコンパイル時に経路
を選択し、調整することができる。

【００５３】図１４は論理エミュレーションシステムの
実施形態を表わす図である。ホストコンピュータはデジ
タル回路モデルを読み込んでコンパイルを行ない、エミ
ュレーションプログラムを作成する。さらにホストコン
ピュータはエミュレーションプログラムを論理エミュレ
ーション装置にロードし、論理エミュレーションが可能
な状態にする。論理エミュレーション装置は複数のモジ
ュールユニット１００で構成され、それぞれのモジュー
ルユニットはクロック供給装置のクロックに同期して動
作する。停止条件モニタは論理エミュレーションの停止
条件を監視し、停止条件が成立するとクロックの供給を
やめ、エミュレーション結果をホストコンピュータに転
送する。ホストコンピュータの実行制御にしたがって論
理エミュレーション装置に対し信号値の代入や参照を行
ない、波形表示することもできる。論理エミュレーショ
ン装置はＣＰＵやメモリなどの実チップをデジタル回路
モデルと連動し、論理エミュレーションができる。論理
エミュレーション装置とターゲットボードのＬＳＩソケ
ットをケーブルで接続すれば、インサーキットエミュレ
ーションができる。

【００５４】

【発明の効果】本発明によれば、論理エミュレーション
プロセッサを使用する論理エミュレーション方式におい
て、デジタル回路モデルの段数を減らし、ＬＳＩ間デー
タ転送のバンド幅を広げることができ、論理エミュレー
ションの実行を高速化できるという利点が得られる。

【図面の簡単な説明】

【図１】本発明の実施形態を表わす１つのモジュールユ
ニットのブロック図。

【図２】組合わせ回路プロセッサの実施形態を表わす
図。

【図３】複数の組合わせ回路プロセッサを相互接続する
場合の実施形態を表わす図。

【図４】組合わせ回路プロセッサがメモリモデルをエミ
ュレートする場合の実施形態を表わす図。

【図５】ルータとマルチプレクサと制御プロセッサの実
施形態を表わす図。

【図６】組合わせ回路演算器の実施形態を表わす図。

【図７】複数の組合わせ回路プロセッサを相互接続する
場合の組合わせ回路演算器の実施形態を表わす図。

【図８】１６個の組合わせ回路プロセッサを相互接続せ
ず、それぞれ独立に１６入力１６出力の論理演算関数を
実行する図。

【図９】４個の組合わせ回路プロセッサを相互接続し、
３２入力３２出力の組合わせ回路プロセッサを構成する
図。

【図１０】１６個の組合わせ回路プロセッサを相互接続
し、６４入力６４出力の組合わせ回路プロセッサを構成
する図。

【図１１】１６個の組合わせ回路プロセッサを３つの形
態に相互接続するための配線を表わす図。

【図１２】５個のモジュールユニットが完全結合網によ
り相互接続された実施形態を表わす図。

【図１３】６４個のモジュールユニットが６次元ハイパ
ーキューブにより相互接続された実施形態を表わす図。

【図１４】論理エミュレーションシステムの実施形態を
表わす図。

【図１５】制御演算器の実施形態を表わす図。

【図１６】組合わせ回路モデル、順序回路モデル、メモ
リモデルの例を表わす図。

【図１７】組合わせ回路を積和変換する例を表わす図。

【符号の説明】

１００：モジュールユニット、２００：組合せ回路プロ
セッサ、３００：制御プロセッサ、４００：マルチプロ
セッサ、５００：ルータ、６００：プログラムカウン
タ。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B046 AA08 BA03 CA01 JA05 5B048 BB02

Claims

【特許請求の範囲】

【請求項１】複数の入力信号と複数の出力信号を有し積
和変換された組合わせ回路モデルまたはメモリモデルを
エミュレートする１または2つ以上の単位組合せ回路プ
ロセッサと、前記単位組合せ回路プロセッサの入力信号
を生成し且つ順序回路モデルをエミュレートし複数の入
力信号と１つまたは２つ以上の出力信号を有する複数の
制御プロセッサと、前記単位組合わせ回路プロセッサの
複数の出力から入力信号を得て前記制御プロセッサから
要求された入力信号を選択して前記制御プロセッサに出
力する複数のマルチプレクサとを備えたことを特徴とす
る論理エミュレーションプロセッサのモジュールユニッ
ト。
【請求項２】前記単位組合せ回路プロセッサはＡＮＤ演
算またはＯＲ演算を示す命令コードと、命令オペランド
を記憶した機能制御メモリと、前記制御プロセッサの出
力を入力とし積和変換された組合せ回路のＡＮＤ演算を
前記機能制御メモリの命令コードのＡＮＤを示す値とオ
ペランドの値を入力することで擬似し、積和変換された
組合せ回路のＯＲ演算を前記機能制御メモリの命令コー
ドのＯＲを示す値とオペランドの値を入力することで擬
似する組合せ回路演算器を備えたことを特徴とする請求
項１記載の論理エミュレーションプロセッサのモジュー
ルユニット。
【請求項３】前記オペランドは前記組合わせ回路演算器
において、入力信号を有効にするか、および反転するか
を制御する情報を含むことを特徴とする請求項２記載の
論理エミュレーションプロセッサのモジュールユニッ
ト。
【請求項４】前記単位組合せ回路プロセッサは複数の前
記単位組合せ回路プロセッサを相互に結合する相互結合
スイッチとを備えたことを特徴とする請求項１記載の論
理エミュレーションプロセッサのモジュールユニット。
【請求項５】前記組合わせ回路プロセッサはそれぞれ複
数の制御プロセッサ出力を持つ複数の出力群の１つを選
択して入力する入力セレクタと、複数の単位組合せ回路
プロセッサの相互結合の組合せの構成の違いを示し前記
入力セレクタに前記単位組合せ回路プロセッサの組合せ
の構成に従い前記出力群の１つを選択せしめる構成コー
ドとを備えたことを特徴とする請求項４記載の論理エミ
ュレーションプロセッサのモジュールユニット。
【請求項６】前記単位組合せ回路プロセッサは制御プロ
セッサからの出力信号を入力データと、書き込みアドレ
スまたは読み出しアドレスと、書き込み許可信号として
受け取り、その出力データを前記単位組合せ回路プロセ
ッサの出力とするメモリを備えたことを特徴とする請求
項１記載の論理エミュレーションプロセッサのモジュー
ルユニット。
【請求項７】前記機能制御メモリが記憶装置のエミュレ
ートをするものであって、前記機能制御メモリは制御プ
ロセッサからの出力信号を入力データと、書き込みまた
は読み出しアドレス、および書き込み許可信号として受
け取り、前記機能制御メモリの出力データを前記単位組
合せ回路プロセッサの出力とすることを特徴とする請求
項２記載の論理エミュレーションプロセッサのモジュー
ルユニット。
【請求項８】前記メモリの幅と深さとを指示する命令コ
ードを記憶した命令コードメモリを有し、前記命令コー
ドメモリから読み出されたコードで指定されるデータの
幅で前記データの書き込み、読み出しを行なうことを特
徴とする請求項６記載の論理エミュレーションプロセッ
サのモジュールユニット。
【請求項９】複数の入力信号と複数の出力信号を有し組
合わせ回路モデルまたはメモリモデルをエミュレートす
る１または2つ以上の単位組合せ回路プロセッサと、前
記単位組合せ回路プロセッサの入力信号を生成し且つ順
序回路モデルをエミュレートし複数の入力信号と１つま
たは２つ以上の出力信号を有する複数の制御プロセッサ
と、前記単位組合わせ回路プロセッサの複数の出力から
入力信号を得て前記制御プロセッサから要求された入力
信号を選択して前記制御プロセッサに出力する複数のマ
ルチプレクサとを備えた論理エミュレーションプロセッ
サのモジュールユニットが相互接続されたものであっ
て、Ｍ個の前記モジュールユニットが完全結合網で相互
接続される手段を有し、前記モジュールユニット間で転
送する複数の信号値を最大Ｍ−１個の信号群に分割し、
分割された信号群をそれぞれ隣接する複数の前記モジュ
ールユニットを中継することで複数の経路を使って転送
する手段を有することを特徴とする論理エミュレーショ
ンプロセッサ。
【請求項１０】複数の入力信号と複数の出力信号を有し
組合わせ回路モデルまたはメモリモデルをエミュレート
する１または2つ以上の単位組合せ回路プロセッサと、
前記単位組合せ回路プロセッサの入力信号を生成し且つ
順序回路モデルをエミュレートし複数の入力信号と１つ
または２つ以上の出力信号を有する複数の制御プロセッ
サと、前記単位組合わせ回路プロセッサの複数の出力か
ら入力信号を得て前記制御プロセッサから要求された入
力信号を選択して前記制御プロセッサに出力する複数の
マルチプレクサとを備えた論理エミュレーションプロセ
ッサのモジュールユニットが相互接続されたものであっ
て、ある前記モジュールユニットをバスによって隣接接
続する前記モジュールユニットの数がＮ個であることを
特徴とするＮ次元ハイパーキューブで相互接続する手段
と、前記モジュールユニット間で転送する複数の信号値
を最大Ｎ個の信号群に分割し、メッセージの送り元のノ
ードアドレスをP=Pn-1Pn-2・・・P1P0とし、送り先をD=Dn-
1Dn-2・・・D1D0としたとき（ノードアドレスは各モジュー
ルユニットに付けたユニークな２進数の番号）、隣接す
るＮ個の経路を得るために、Ｐの各ビットを１ビットず
つ反転したQn-1=(not Pn-1)Pn-2・・・P1P0、Qn-2=Pn-1(no
t Pn-2)・・・P1P0、・・・、Q1=Pn-1Pn-2・・・(not P1)P0、Q0=
Pn-1Pn-2・・・P1(not P0)を求める手順１を行ない、つぎ
にQn-1からQ0とＤの排他的論理和を各ビット毎におこな
ったRn-1からR0を求める手順２を行ない、つぎにQ iか
らＤまでの経路を得るために、R iのi -1のビット位置
から（i =0の場合はn-1番目のビットから）下方に一巡
するようにスキャンして、値が１であるR iのビット位
置と同じQ iのビット位置を順次反転する手順３をiがn-
1から0まで行なうことによって求められたＮ個の経路を
使って前記分割した信号群をそれぞれ異なる経路を使っ
て転送する手段とを有することを特徴とする論理エミュ
レーションプロセッサ。