JP3212709B2 - ロジックシミュレーション装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路のシミュレー
ションに用いられるロジックシミュレーション装置に関
するものである。

【０００２】

【従来の技術】最近、論理回路を使用したディジタルシ
ステムの設計においては、システムの開発期間の短縮
と、高い完成度を満足するために、論理回路をシミュレ
ーションすることが欠かせない要素になっている。

【０００３】しかして、従来、論理回路をソフトウェア
によってシミュレートすることが考えられているが、こ
の方法では、その膨大な計算量のために長時間の計算を
必要とし、シミュレーションのターンアラウンドタイム
に長時間を要していた。

【０００４】そこで、このようなシミュレーションを簡
単に行うために、シミュレーションを専門に行なうハー
ドウェアシミュレーションエンジンが開発されている。

【０００５】シミュレーションエンジンは、次のように
二つのタイプに大別される。一つは、論理回路中のイベ
ントを専用のシミュレーションプロセッサによって処理
し、シミュレーションを行なうイベントドリブン型のシ
ミュレーションエンジンであり、もう一つは、論理回路
をフィールドプログラムゲートアレイなどのプログラム
可能な素子にマッピングしてエミュレーションを行なう
エミュレータである。このエミュレータの技術は、例え
ば特開平２−２４５８３１号公報に示されている。

【０００６】

【発明が解決しようとする課題】ところが、前者のイベ
ントドリブン型のシミュレーションエンジンは、大規模
な回路が扱えるが、もともとシミュレーション対象に存
在していた並列性をプロセッサの数に制限してしまうた
めに高速化が難しいと言う問題点があり、後者のエミュ
レータは、対象の並列度がそのまま生かされるため高速
化は得られるものの、回路規模がエミュレータの規模に
制限されるため、大規模な回路が扱えないという問題点
があった。

【０００７】本発明は、上記事情に鑑みてなされたもの
で、エミュレータの持つ高い並列度を生かしながら、大
規模な回路を扱うこともできるロジックシミュレーショ
ン装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、ホスト計算機
と、シミュレーション対象の複数に分割された回路に対
応するプログラム情報を前記ホスト計算機から読み込
み、前記シミュレーション対象をエミュレートするエミ
ュレーション装置を備えたロジックシミュレーション装
置において、前記ホスト計算機と前記エミュレーション
装置とを接続する入出力インタフェースと、前記エミュ
レーション装置に内蔵された複数のバンクを有するメモ
リと、前記エミュレーション装置に内蔵されたプログラ
ム可能なエミュレーションチップと、前記入出力インタ
フェースと前記メモリおよび前記エミュレーションチッ
プを接続するプログラム可能なネットワークとを有し、
前記ホスト計算機は、前記シミュレーション対象の前記
エミュレーション装置へのマッピングを行って、前記プ
ログラム情報を生成し、生成した該プログラム情報を前
記エミュレーション装置に内蔵された前記メモリの前記
バンクに設定し、前記エミュレーション装置は、前記バ
ンクの切り替えにより前記エミュレーションチップの内
部接続を変更するとともに前記ネットワークの接続を設
定して、前記シミュレーション対象について当該フェイ
ズで対象となった所定の回路部分を構成しエミュレート
することを、前記バンクを切り替えながら複数フェイズ
繰り返すことによって、前記シミュレーション対象全体
をエミュレートすることを特徴とする。

【０００９】

【作用】この結果、本発明によればホスト計算機からい
ちいち信号を入力して回路構成を変えるのでなく、エミ
ュレーション装置に内蔵されたメモリのバンクにいっぺ
んに各回路の構成を表すプログラム情報をいれておき、
シミュレーション時には、ホストの介入なしにバンクを
切り換えるだけで構成変更するようにできるので、シミ
ュレーション対象のエミュレータを時分割で実行するこ
とができ、同じ規模のプログラム素子で、エミュレーシ
ョン装置の持つ高い並列度を生かしながら、大規模のシ
ミュレーション対象を取り扱うことができるようにな
る。

【００１０】

【実施例】以下、本発明の一実施例を図面に従い説明す
る。

【００１１】図１は、装置全体の概略構成を示してい
る。同装置は、ホスト計算機１、入出力インタフェース
２、ホストインタフェース３、エミュレーション装置４
により構成されている。ここでのエミュレーション装置
４は、ネットワーク５、複数のエミュレーションチップ
６、メモリモジュール７およびエミュレーションコント
ローラ８よりなっている。

【００１２】この場合、エミュレーション装置４を構成
する複数のエミュレーションチップ６には、シミュレー
ション対象がマッピングされるようになるが、これらエ
ミュレーションチップ６は、プリミティブと呼ばれる万
能関数により構成されることから、シミュレーション対
象をプリミティブに変換し、プリミティブネットリスト
を生成して、マッピングを行うようになる。

【００１３】この状態で、ホスト計算機１からホストイ
ンタフェース３、エミュレーションコントローラ８を通
じてエミュレーション装置４のネットワーク５、エミュ
レーションチップ６、およびメモリモジュール７にマッ
ピングの情報がダウンロードされる。ここでのエミュレ
ーションチップ６とメモリモジュール７は、ネットワー
ク５によって相互に接続され、シミュレーション対象を
エミュレートするようになる。

【００１４】そして、ホスト計算機１から入出力インタ
フェース２を介しエミュレーション装置４に対してシミ
ュレーション対象への入力ベクタ（入力パターン）を与
えると、エミュレーション装置４では、ホストインタフ
ェース３を介して与えられる実行条件でシミュレーショ
ン対象のエミュレーションを行ない、その結果を出力ベ
クタとして入出力インタフェース２を介して出力する。
ここで、エミュレーションチップ６のバンク切替えとネ
ットワークの切替は、エミュレーションコントローラ８
が制御する。また、メモリモジュール７はシミュレーシ
ョン対象のメモリ部分をエミュレートするために用いら
れる。また、エミュレーションチップ６のバンク切替え
とネットワークの切替は、エミュレーションコントロー
ラ８が制御する。

【００１５】入出力インタフェース２はシミュレーショ
ン対象の記憶素子をエミュレートし、後述する次のフェ
ーズに値を与えるのに使用される。また、ホストインタ
フェース３は、エミュレーション装置４の内部状態をホ
スト計算機１から観測、制御するために用いられる。

【００１６】図２はエミュレーションチップ６の概略構
成を示すもので、複数のプリミティブ６１と、クロスバ
ースイッチ６２により構成されている。この場合、信号
は図の左の入力から入って右の出力に出る。また、クロ
スバースイッチ６２、プリミティブ６１ともに、その構
成は複数のバンクの記憶素子から与えられ、バンク信号
で各バンクを切替えられるようになっている。

【００１７】図３はプリミティブ６１の概略構成を示す
もので、入力Ａ、Ｂ、Ｃ、Ｄはバンク信号ととともに、
関数メモリ６１１のアドレスとなって与えられる。関数
メモリ６１１は、関数の出力として１ビットのデータを
出力するようにしている。ここでの関数メモリ６１１の
情報はバンク設定用パスを用いて設定される。

【００１８】図４はエミュレーションチップ６のクロス
バースイッチ６２の概略構成を示している。同図では、
６入力２出力のものを示しているが、その拡張はマルチ
プレクサ６２１の入力数とマルチプレクサ６２１の数を
増やすことで行なわれる。マルチプレクサ６２１の切替
えは、出力切替えメモリ６２２からのデータで行なわれ
るが、バンク信号が出力切替えメモリ６２２のバンクを
指定している。バンク設定用パスは出力切替えメモリ６
２２にダウンロードされる。

【００１９】図５はネットワーク５の概略構成を示して
いる。ネットワーク５はエミュレーションチップ６とメ
モリモジュール７をクロスバースイッチ５１を介して多
段に接続したものである。そして、入出力インタフェー
ス５２を介してホスト計算機１から入力がネットワーク
５に伝えられると、ネットワーク５からの出力をホスト
計算機１に伝えるようにしている。この場合、入出力イ
ンタフェース５２は多段構成の最終段の出力から初段の
入力に信号を戻すようになる。また、ネットワーク５の
クロスバースイッチ５１は、図４で述べたクロスバース
イッチ６２の構成と同様にバンク信号によって選択され
たメモリバンクの内容で接続が決定される。このメモリ
バンクにはホスト計算機１からバンク設定用パスで接続
の情報がダウンロードされる。

【００２０】図６は入出力インタフェース５２の概略構
成を示している。この場合、入出力インタフェース５２
は、ｎビット分の出力ベクトルレジスタ５２１、サイク
ルレジスタ５２２、出力コントロールメモリ５２３から
構成している。出力ベクトルレジスタ５２１は、ネット
ワーク最終段からの出力を保持し、ホストリード信号で
ホストへ読み出される。また、出力ベクトルレジスタ５
２１の各ビットは出力コントロールメモリ５２３によっ
てイネーブルが制御され、必要なフェーズの値を保持す
る。

【００２１】ここで、フェーズとは、図７に示すように
時分割されたシミュレーション対象の一つの分割した部
分を実行することを表している。

【００２２】図８はサイクルレジスタ５２２の１ビット
分の構成を示している。この場合、サイクルレジスタ５
２２は、（ａ）ホスト計算機１からの入力ベクトルの保
持、（２）各フェーズのシミュレーション対象の記憶素
子の値の保持、そして（３）ひとつのフェーズから他の
フェーズへの値の受け渡しの三つの目的で使用される。
サイクルレジスタ５２２はサイクル信号で切替えられる
２セットのレジスタ、つまりサイクル０レジスタ５２２
１とサイクル１レジスタ５２２２で構成され、これら
は、シミュレーション対象のシミュレーションクロック
一回ごとに交互に切替えられるサイクル信号により切り
替わるようにしている。

【００２３】この場合、サイクル信号が１のときサイク
ル１レジスタ５２２２にエミュレーション装置４からの
出力が蓄積され、同時にサイクル０レジスタ５２２１か
らエミュレーション装置４に入力が与えられる。シミュ
レーションクロックが一つ進むと、サイクル信号は０に
なり、前と逆にサイクル１レジスタ５２２２からエミュ
レーション装置４に入力が与えられ、エミュレーション
装置４からの出力がサイクル０レジスタ５２２１に蓄積
される。このように、二つのサイクルレジスタ５２２
１、５２２２が交互に働くことで、シミュレーション対
象の記憶素子の値を保持する。これら２セットのサイク
ルレジスタ５２２１、５２２２は、深さがｍのシフトレ
ジスタを構成しており、時分割されたそれぞれのフェー
ズに１段が対応しており、シフトレジスタの任意の段か
らマルチプレクサを通じて値が取り出せるようにしてい
る。このことから、任意のフェーズでシミュレーション
対象の記憶素子の値がエミュレーション装置４に与えら
れる。

【００２４】サイクルレジスタ５２２でホスト計算機１
からの入力ベクトルを保持するためには、入力のマルチ
プレクサ５２２３をホストライト信号により切替え、サ
イクル信号を０にしてエミュレーションクロックにより
サイクル０レジスタ５２２１に書き込まれる。次にサイ
クル０レジスタの出力は入力コントロールメモリ５２２
４にあらかじめ書かれた値によってマルチプレクサ５２
２３が切替えられ、さらにサイクル信号を１にしてデー
タ出力からネットワークの初段の入力に加えられる。

【００２５】一つのフェーズから次のフェーズに値を伝
えるのは、フェーズフォワードＦＦ５２２５によって行
なわれる。フェーズフォワードＦＦ５２２５には、前の
フェーズの信号がエミュレーションクロックでラッチさ
れ、出力のマルチプレクサ５２２６を切替えてデータ出
力からエミュレーション装置４に与えられる。フェーズ
フォワードＦＦ５２２５を深さｍのシフトレジスタ構成
とすることにより、以前のフェーズの値ならばどのフェ
ーズの値でも使用できるようになっている。どのフェー
ズの値を使用するかは、フェーズフォワードメモリ５２
２７に予めホスト計算機からダウンロードされた値が使
用される。

【００２６】サイクルレジスタ５２２の出力は、予めホ
スト計算機１よりロードされていた入力コントロールメ
モリ５２２４によって選択される。入力コントロールメ
モリ５２２４のアドレスは、現在どのフェーズを実行し
ているかを示すバンク信号である。

【００２７】ここで、時分割のシミュレーションは、次
の手順で行なわれる。

【００２８】（１）サイクル信号０（１）の場合。

【００２９】（２）サイクル１（０）レジスタ５２２２
（５２２１）のあるフェーズのＦＦ、またはフェーズフ
ォワードＦＦ５２２５からネットワーク５の初段に値が
与えられる。

【００３０】（３）ネットワーク５とエミュレーション
チップ６に信号が伝達される。

【００３１】（４）ネットワーク５とエミュレーション
チップ６からの信号がサイクル０（１）レジスタ５２２
１（５２２２）にエミュレーションクロックでシフトイ
ンする。同時に、フェーズフォワードＦＦ５２２５にも
ラッチされる。

【００３２】（５）バンク信号を切替えて次のフェーズ
用に接続を切替える。

【００３３】（６）必要なフェーズの数だけ（２）から
（５）を繰り返す。

【００３４】（７）全てのフェーズが終了したら一つの
シミュレーションサイクルが終了する。サイクル信号を
切替え次のサイクルを実行する。

【００３５】最後に、エミュレーション装置４の出力は
最終段から入出力インタフェース５２に加えられるが、
エミュレーションクロックによって出力ベクトルレジス
タにラッチされ、ホストリード信号でホスト計算機１に
与えられる。出力ベクトルは各フェーズから与えられる
ので、各フェーズの適当な値をとらえるように、ビット
ごとのクロックイネーブルが出力コントロールメモリか
ら与えられる。

【００３６】シミュレーション対象のデバックを行なう
には、サイクル０レジスタ５２２１、サイクル１レジス
タ５２２２にデバッグ用のスキャンパスを用意する。デ
バッグ用のスキャンパスをホスト計算機からアクセスす
ることで、シミュレーション対象の記憶素子の値を知る
ことができる。

【００３７】図９はメモリモジュール７の概略構成を示
している。メモリモジュールはＲＡＭ７１と周辺回路に
よって構成される。メモリモジュール７からの読み出し
は、あるフェーズで与えられるアドレスとＣＳ信号をＲ
ＡＭに与え、次のフェーズでデータアウトに出力信号が
出る。メモリモジュールへ７の書き込みは、あるフェー
ズで与えられるアドレス、データ、ＣＳ信号、ＷＥ信号
をＲＡＭ７１に与え、書き込みが行なわれる。フェーズ
クロックでメモリモジュールの入出力信号をラッチして
いるのは、メモリモジュール７のＲＡＭ７１の入出力を
安定させるためである。

【００３８】このように構成された装置によるシミュレ
ーション対象のプリミティブ変換とマッピングは、図１
０に示すソフトウェアにより実行される。

【００３９】この場合、シミュレーション対象１０１を
プリミティブに変換し（図示１０２）、プリミティブネ
ットリストを生成する（図示１０３）。そして、マッピ
ングソフトウェア１０４を用いてプリミティブをエミュ
レーション装置４にどのようにマッピングするかを決定
する。ここでのマッピングソフトウェア１０４は、どの
プリミティブを、どのエミュレーションチップのどの部
分に割り当てるか、また、エミュレーションチップ６内
の接続、ネットワーク５の接続、入出力インタフェース
２の接続を、シミュレーション対象の時分割でどのよう
に割り当てるかなどを決定して、エミュレーションチッ
プ６とネットワーク５と入出力インタフェース２のメモ
リの各バンクにロードするデータをマッピングデータと
して生成する（図示１０５）。

【００４０】そして、このマッピングデータを、エミュ
レータ制御ソフトウェア１０６により、エミュレーショ
ン装置４にロードする。また、エミュレータ制御ソフト
ウェア１０６は、コンソール１０７からの入力や入力ベ
クタ１０８をエミュレーション装置４に与え、エミュレ
ーション装置４を制御しながら出力ベクタ１０９を得、
これをコンソール１０７に表示する。

【００４１】図１１はシミュレーション対象をプリミテ
ィブに変換する場合の概念を表したものである。この場
合、各プリミティブは、入力数を４、出力数を１として
いる。そして、図１１（ａ）に示すように５つの素子が
使われる場合に、同図（ｂ）に示すように４入力のプリ
ミティブを使用し、それぞれの関数Ｆ、Ｇとすれば、２
個のプリミティブで実現できることになる。

【００４２】なお、複数の素子をプリミティブにまとめ
るには種々の方法が存在するが、一例として、以下の方
法が知られている。

【００４３】（１）出力の一本を選択し、そのノードに
出力する素子をプリミティブとする。ここでプリミティ
ブが５以上の入力を持つ時は、４以下の入力になるよう
に多段に分割する。

【００４４】（２）プリミティブの入力数が４未満の時
は、プリミティブの入力のうち一本を選択し、その入力
に出力する素子をプリミティブに含めて入力が４以下に
なるかをチェックする。

【００４５】（３）プリミティブの入力が４を越える
と、その入力に出力する素子をプリミティブに含めるの
をやめてプリミティブとして登録する。

【００４６】（４）プリミティブの入力が４未満の時は
（２）からの動作を繰り返す。

【００４７】このような方法を用いてプリミティブにま
とめ、出力から始めて全ての素子がプリミティブに含ま
れるようにする。

【００４８】なお、この方法は一つの例であって、効率
的なプリミティブの利用にはこの方法と、いくつかの発
見的手法を適用すれば良い。

【００４９】こうしてプリミティブネットリストに変換
されたシミュレーション対象は、エミュレーション装置
４に対してマッピングが行なわれるが、ここでのプリミ
ティブネットリストのエミュレーション装置４へのマッ
ピングは、次の手順で行なわれる。

【００５０】（１）プリミティブネットリストをオール
ドウエーブフロントとして登録する。

【００５１】（２）オールドウエーブフロントをエミュ
レーション装置４の初段に設定し、ネットリストからプ
リミティブを一つずつ取りだし、エミュレーション装置
４のエミュレーションチップ内のプリミティブに割り当
てる。同時にウエーブフロントを進める。

【００５２】（３）割り当てられなくなったら、信号を
エミュレーション装置の最後段まで伝達するようにす
る。

【００５３】（４）ウエーブフロントが出力の全てと、
シミュレーション対象の全てを通過したら終了。終了で
ない場合、ウエーブフロントをオールドウエーブフロン
トとして（２）から繰り返す。

【００５４】上で示した手順では、ウエーブフロントの
信号線の数が、エミュレーション装置４の出力の信号線
の数を越える場合がある。その場合には、ウエーブフロ
ントをさらに複数に分割して時分割で進める。

【００５５】次に、論理回路をマッピングする具体例を
説明する。

【００５６】ここで、用いられるのは、１０進カウンタ
「ＴＥＸＡＳ ＩＮＳＴＲＵＭＥＮＴ製型番ＳＮ７４Ａ
ＬＳ１６８」である。

【００５７】図１２は、かかる１０進カウンタの内部等
価回路を示している。この回路をプリミティブ変換する
ことにより図１３（ａ）〜（ｄ）に示すプリミティブネ
ットリストが生成される。

【００５８】そして、この回路を図１４に示すような４
つのプリミティブ１３１が１つのチップ１３２に収めら
れ、これらチップ１３２が３個単位でクロスバースイッ
チ１３３〜１３５により多段に接続され、入出力インタ
フェー１３０を介してホスト計算機から入力が伝えられ
る合計６個のチップで構成されるエミュレーション装置
にマッピングする場合を説明する。

【００５９】まず、図１３（ａ）に示すＲＣＯ信号を作
る回路がフェーズ１としてエミュレーション装置にマッ
ピングされる（図１５）。この場合、入力の制約によ
り、これ以上ウエーブフロントを進めることができな
い。

【００６０】次に、フェーズを切替えて図１６に示すフ
ェーズ２とする。この場合、ウエーブフロントを図１２
のＱ、Ｓまで進めて、途中の信号Ｔ1 ，Ｔ2 を得、これ
らの信号は、フェーズフォワードＦＦを通じて次のフェ
ーズに回される。

【００６１】図１７に示すフェーズ３では、Ｔ1 、Ｔ2
をＰで作ってＮ8'を出力し、同時にＮ6'が作られる。さ
らに、図１８に示すフェーズ４、図１９に示すフェーズ
５でＮ7'が作られ、最後に図２０に示すフェーズ６、図
２１に示すフェーズ７でＮ5'が作られる。

【００６２】このようにして、各フェーズを切替えなが
ら、７つのフェーズでウエーブフロントが全ての出力と
シミュレーション対象の記憶素子（ＦＦ）をカバーする
ことができるようになる。

【００６３】

【発明の効果】本発明によれば、ホスト計算機からいち
いち信号を入力して回路構成を変えるのでなく、エミュ
レーション装置に内蔵されたメモリのバンクにいっぺん
に各回路の構成を表すプログラム情報をいれておき、シ
ミュレーション時には、ホストの介入なしにバンクを切
り換えるだけで構成変更できるようにしたので、シミュ
レーション対象のエミュレータを時分割で実行すること
ができるようになり、同じ規模のプログラム素子で、エ
ミュレーション装置の持つ高い並列度を生かしながら、
大規模のシミュレーション対象を取り扱うことができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例の概略構成を示す図。

【図２】一実施例のエミュレーションチップの概略構成
を示す図

【図３】一実施例のプリミティブの概略構成を示す図。

【図４】一実施例のクロスバースイッチの概略構成を示
す図。

【図５】一実施例のネットワークの概略構成を示す図。

【図６】一実施例の入出力インタフェースの概略構成を
示す図。

【図７】一実施例のフェーズを説明するための図。

【図８】一実施例のサイクルレジスタの概略構成を示す
図。

【図９】一実施例のメモリモジュールの概略構成を示す
図。

【図１０】一実施例のソフトウェアの全体構成を示す
図。

【図１１】一実施例のプリミティブ変換の概念を説明す
るための図。

【図１２】論理回路のマッピングを説明する具体回路例
を示すの図。

【図１３】図１２の具体例のプリミティブネットリスト
示す図。

【図１４】図１２の具体例に用いられるエミュレーショ
ン装置を示す図。

【図１５】図１２の具体例のフェーズを示す図。

【図１６】図１２の具体例のフェーズを示す図。

【図１７】図１２の具体例のフェーズを示す図。

【図１８】図１２の具体例のフェーズを示す図。

【図１９】図１２の具体例のフェーズを示す図。

【図２０】図１２の具体例のフェーズを示す図。

【図２１】図１２の具体例のフェーズを示す図。

【符号の説明】

１…ホスト計算機、２…入出力インタフェース、３…ホ
ストインタフェース、４…エミュレーション装置、５…
ネットワーク、６…複数のエミュレーションチップ、７
…メモリモジュール、８…エミュレーションコントロー
ラ、６１…プリミティブ、６２…クロスバースイッチ、
５１…クロスバースイッチ、５２…入出力インタフェー
ス、５２１…出力ベクトルレジスタ、５２２…サイクル
レジスタ、５２３…サイクルコントロールメモリ、５２
２１…サイクル０レジスタ、５２２２…サイクル１レジ
スタ、５２２３…マルチプレクサ、５２２４…入力コン
トロールメモリ、５２２５…フェーズフォワードＦＦ、
５２２６…マルチプレクサ、６１１…関数メモリ、６２
１…マルチプレクサ、６２２…出力切替えメモリ、７１
…ＲＡＭ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−63551（ＪＰ，Ａ) 特開 平２−30217（ＪＰ，Ａ) 特開 平４−198777（ＪＰ，Ａ) 特開 平４−138568（ＪＰ，Ａ) 特開 平３−6747（ＪＰ，Ａ) 特開 平１−1042（ＪＰ，Ａ) 特開 昭59−16050（ＪＰ，Ａ) 特表 平４−502985（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 664 H03K 19/173

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ホスト計算機と、シミュレーション対象の
   複数に分割された回路に対応するプログラム情報を前記
   ホスト計算機から読み込み、前記シミュレーション対象
   をエミュレートするエミュレーション装置を備えたロジ
   ックシミュレーション装置において、 前記ホスト計算機と前記エミュレーション装置とを接続
   する入出力インタフェースと、 前記エミュレーション装置に内蔵された複数のバンクを
   有するメモリと、 前記エミュレーション装置に内蔵されたプログラム可能
   なエミュレーションチップと、 前記入出力インタフェースと前記メモリおよび前記エミ
   ュレーションチップを接続するプログラム可能なネット
   ワークとを有し、 前記ホスト計算機は、前記シミュレーション対象の前記
   エミュレーション装置へのマッピングを行って、前記プ
   ログラム情報を生成し、生成した該プログラム情報を前
   記エミュレーション装置に内蔵された前記メモリの前記
   バンクに設定し、前記エミュレーション装置は、前記 バンクの切り替えに
   より前記エミュレーションチップの内部接続を変更する
   とともに前記ネットワークの接続を設定して、前記シミ
   ュレーション対象について当該フェイズで対象となった
   所定の回路部分を構成しエミュレートすることを、前記
   バンクを切り替えながら複数フェイズ繰り返すことによ
   って、前記シミュレーション対象全体をエミュレートす
   ることを特徴とするロジックシミュレーション装置。
2. 【請求項２】前記入出力インタフェースは、前記シミュ
   レーション対象について各フェイズで対象となった所定
   の回路部分に対する前記エミュレーション結果をそれぞ
   れ記憶するとともに、その記憶内容を、当該フェイズ以
   降の各フェイズにて行われる前記シミュレーション対象
   の所定の回路部分に対するエミュレーションのために提
   供可能としたものであることを特徴とする請求項１に記
   載のロジックシミュレーション装置。