JPH0784754A - 電子計算機 - Google Patents

Abstract

(57)【要約】 【目的】 少数の論理プログラマブル素子を用いること
で、演算速度を高速化することの可能な電子計算機を提
供すること。 【構成】 本発明は、プロセッサおよび複数の電気的書
換可能な論理プログラマブル素子を有し、前記プロセッ
サが、プログラムにて記述された処理を実行するととも
に、前記プログラムの少なくとも一部を前記論理プログ
ラマブル素子に実行させる電子計算機において、前記プ
ログラムの少なくとも一部を論理回路接続情報にコンパ
イルするコンパイル手段と、前記論理回路接続情報を複
数の部分論理回路接続情報に分割する分割手段と、前記
プログラムの実行中に評価する必要の生じた論理回路を
含む前記部分論理回路接続情報を、該評価する必要の生
じた後に選択したいずれかの前記論理プログラマブル素
子へ動的にロードするロード手段とを備えることを特徴
とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子計算機に係わり、
特に、論理プログラマブル素子を用いて計算速度を向上
するものに関する。

【０００２】

【従来の技術】近年、計算機の性能は目覚ましく向上し
てきている。ただし、計算機の基本方式はここ２０年間
ほとんど変わっておらず、この性能向上はほとんど半導
体技術の進歩によってなされたものであった。具体的に
は、クロック周波数を向上したこと、高集積化により１
命令で処理するデータ幅を向上したこと、あるいは１ク
ロック内に処理できる機械語命令の数が増大したことな
どによる。

【０００３】一方、このような状況の中で、計算機の基
本方式自体を変える試みとして、書換可能な論理プログ
ラマブル素子（ＦＰＧＡ）を使って計算機の性能を向上
させる方法が提案されている。これは、計算機のバスに
ＦＰＧＡを１個または複数個接続し、プログラム中の１
部のルーチンを論理回路接続情報（ネットリストなど）
に変換して上記ＦＰＧＡ（群）にロードし、これを専用
演算機として用いるという方法である。

【０００４】ここに、従来、専用演算機として用いられ
てきたものに浮動小数点演算機といったものはあった
が、これは１部のルーチンにとっては有効であるが、そ
の他の演算については使用頻度が少ないので、専用のＬ
ＳＩを開発するにはコスト増を招き実現が難しかった。

【０００５】しかしながら、ＦＰＧＡを用いれば、専用
のＬＳＩを起こすことなしに専用演算機が実現できるた
め、上記のような試みが行われるようになった訳であ
る。例えば、Peter M.Athanas らは論文「Processor Re
configuration Through Instruction-Set Metamorphosi
s ; IEEE Computer March 1993 pp11-18」で、プログラ
ムの１部をコンパイルしＦＰＧＡに割付け、プログラム
全体の実行速度を高速化する方法について述べている。
本論文には、ＥＣＣ（エラーコレクティングコードの発
生）ニューロネットワーク計算など、いくつかのＣ言語
で書かれたプログラムにおいて、前記方法によりＣＰＵ
単位で実行する場合に比べて、数十倍の高速化が達成で
きることが報告されている。

【０００６】しかし、本論文には、ＦＰＧＡ４個に固定
的にプログラムを割り付ける小規模の適用例しか示され
ておらず、実際の問題に適用することは困難であった。
例えば、Peter らは４入力のニューラルネットワークの
プログラムをコンパイルし、Xlinx XC30901 内部の５８
％のロジックを使った例を示しているが、ニューラルネ
ットワークを例えば文字認識等に適用するためには、少
なくとも１００入力程度は必要となる。これを固定的に
ＦＰＧＡに割り付けると、ＦＰＧＡの数が膨大になると
いう不具合がある。

【０００７】また、最近、論理回路を使用したデジタル
システムの設計においては、システムの開発期間の短縮
のために大規模論理回路を実現するゲートアレイ、フル
カスタムＬＳＩを使用する場合、ＬＳＩ開発に先だっ
て、シミュレーションによる検証を行うことが重要とな
ってきている。特に、近年、大規模化かつ複雑化しつつ
ある計算機システム設計の際には、シミュレーションで
オペレーティングシステム、アプリケーションプログラ
ムまでの動作の確認を行うことが強く望まれている。な
お、シミュレーションという語句は、シミュレーション
対象全体を模擬する意味で用い、これに対しエミュレー
ションという語句は、シミュレーション対象の一部をＦ
ＰＧＡアレイで模擬する意味で用いるものとする。

【０００８】従来、論理シミュレーションは、電子計算
機のソフトウェアで設計対象の計算機システムの論理を
模擬することで行われてきたが速度が遅かった。例え
ば、数百キロゲートの規模からなる計算機システムを数
十ＭＩＰＳの電子計算機でシミュレーションする場合に
は、シミュレーション対象の計算機１クロック分をシミ
ュレーションするのに数秒の時間がかかってしまいオペ
レーティングシステム、アプリケーションプログラム等
数千万クロック以上のシミュレーションを行おうとする
と１年以上の時間がかかり、実現できなかった。

【０００９】これを解決するものとして、シミュレーシ
ョン専用のハードウェアも開発されており、数百倍から
千倍の高速化を行うものが商品化されているが、高価で
ありかつ性能も充分なものではない。

【００１０】また、多数のＦＰＧＡアレイからなる論理
エミュレータで、例えば、数十Ｋゲートから数百Ｋゲー
トの回路を数百ＫＨｚ〜数ＭＨｚでエミュレート可能な
ものも市販されているが、大規模なハードウェアとなり
非常に高価であった。

【００１１】

【発明が解決しようとする課題】上記のように、従来の
電子計算機では、ＦＰＧＡ群を用いて大規模な専用演算
機を実現しようとするとハードウェアが大きくなり実現
が困難であった。また、従来のソフトウェアによる論理
シミュレータは速度が遅く、また専用ハードウェアや論
理エミュレータは非常に高価であった。

【００１２】本発明は、上記事情を考慮してなされたも
ので、少数の論理プログラマブル素子を用いることで、
演算速度を高速化することの可能な電子計算機を提供す
ることを目的とする。

【００１３】

【課題を解決するための手段】

１）上記課題を解決するために、本発明では、プロセッ
サおよび複数の電気的書換可能な論理プログラマブル素
子を有し、前記プロセッサが、プログラムにて記述され
た処理を実行するとともに、前記プログラムの少なくと
も一部を前記論理プログラマブル素子に実行させる電子
計算機において、前記プログラムの少なくとも一部を論
理回路接続情報にコンパイルするコンパイル手段と、前
記論理回路接続情報を複数の部分論理回路接続情報に分
割する分割手段と、前記プログラムの実行中に評価する
必要の生じた論理回路を含む前記部分論理回路接続情報
を、該評価する必要の生じた後に選択したいずれかの前
記論理プログラマブル素子へ動的にロードするロード手
段とを備えることを特徴とする。

【００１４】２）また、上記電子計算機には、前記部分
論理回路接続情報に含まれる入出力ポートをプロセッサ
の論理アドレス空間に割り付ける割付手段をさらに設け
ても良い。

【００１５】３）上記（２）において、前記入出力ポー
トへの信号線値の書き込み時のトラップに応答して前記
プロセッサによって行われる例外処理手続きを用いて、
前記論理プログラマブル素子の入出力ポートの論理アド
レスを動的に変更する変更手段をさらに設けても良い。

【００１６】４）上記（３）において、前記ロード手段
は、前記入出力ポートへの信号線値の書き込み時のトラ
ップに応答して前記プロセッサによって行われる例外処
理手続きを用いて、前記ロードを実行するようにしても
良い。

【００１７】５）上記（１）〜（４）において、前記プ
ログラムは、少なくともハードウェアの動作を記述した
部分を含んでも良い。 ６）上記（１）〜（５）において、前記論理プログラマ
ブル素子群は、少なくとも入出力ポートおよび内部プロ
グラムポートを通して、前記プロセッサからアクセス可
能であるようにしても良い。

【００１８】７）上記（６）において、前記論理プログ
ラマブル素子群は、さらに、内部状態をセーブおよびリ
ストアするためのポートを通して、前記プロセッサから
アクセス可能であるようにしても良い。

【００１９】

【作用】本発明では、プログラムの一部または全体を論
理回路にコンパイルして得られた専用演算機の論理回路
接続情報（ネットリストなど）を複数個の部分論理回路
接続情報（論理パート）に分割する。

【００２０】そして、前記プログラムの実行過程で評価
する必要の生じた論理回路を含む前記部分論理回路接続
情報を、複数の論理プログラマブル素子（ＦＰＧＡ）の
いずれかに動的に論理回路接続情報をロードする。すな
わち、従来のように部分論理回路接続情報とこれをロー
ドする論理プログラマブル素子との対応が予め固定的に
決定されているわけではなく、プログラムの実行過程に
おいて、論理プログラマブル素子に割り付けられていな
い状態にある部分論理回路接続情報のうち評価の必要の
あるものが生じた場合、該評価する必要の生じた後に割
り付ける論理プログラマブル素子を選択し、その論理プ
ログラマブル素子に前記情報を（ダイナミックに）にロ
ードする。また、評価の必要のある部分論理回路接続情
報が論理プログラマブル素子の数を越えている場合は、
先に評価する部分論理回路接続情報を、適宜選択する。

【００２１】このようにして、専用演算機として用いる
論理プログラマブル素子がプログラムの規模に比較して
ごく少数であるにもかかわらず、演算速度を高速化した
電子計算機を提供することができる。

【００２２】また、本発明の適用例として例えば論理シ
ミュレーション装置の場合には、シミュレーション対象
自体を専用演算機と考える。つまり、論理プログラマブ
ル素子を従来の論理エミュレータのようにシミュレート
対象全体に相当する量を持つのではなく数分の１のゲー
ト数に相当する量を持つ。さらに、評価の必要な論理回
路の部分に相当するプログラム情報、内部状態をソフト
ウェアで制御してシミュレーション時に、該評価の必要
が生じた時点で動的にロードし、論理プログラマブル素
子アレイでエミュレーションを行い論理回路全体のシミ
ュレーションを行う。

【００２３】これによって、ハードウェアでシミュレー
ションを行うので演算速度を高速化できるとともに、シ
ミュレーション対象の論理回路量に相当する論理プログ
ラム素子を持つ必要がないためハードウェア量が少なく
てすむ。また、論理回路の性質上常にシステム全体の全
ての論理回路が動作しているわけではないので論理プロ
グラム素子のプログラム入れ替え、状態入れ替えのオー
バヘッドはハードウェア量削減の効果に比べて小さい。

【００２４】

【実施例】以下、図面を参照しながら実施例を説明す
る。本発明に係る電子計算機の一実施例として、本発明
を適用した論理シミュレーション装置の要部概略構成を
図１に示す。図に示されるように、この論理シミュレー
ション装置は、プロセッサ（以下、ＣＰＵと略記する）
１、主記憶装置２、補助記憶装置３、論理プログラマブ
ル素子アレイ（以下、ＦＰＧＡアレイと略記する）４、
メモリ管理装置（以下、ＭＭＵと略記する）５を備え
る。ＣＰＵ１は、信号線１１を通してＭＭＵ５に接続さ
れ、ＭＭＵ５は信号線１２を通してバス１０に接続され
ている。また、主記憶装置２、補助記憶装置３はそれぞ
れ信号線１３，１４を通してバス１０に接続されてい
る。

【００２５】ＣＰＵ１は、所定の論理シミュレーション
・ソフトウェアに基づいて、当該論理シミュレーション
における制御、処理を司るものであり、後述するような
シミュレーション対象全体の論理回路を予め論理回路接
続情報（ネットリストなど）にコンパイルする機能（コ
ンパイル手段）、この論理回路接続情報をＦＰＧＡアレ
イ４の物理エミュレーションパートでのエミュレートが
可能な大きさのパートに分割する機能（分割手段）、本
発明の特徴である、当該論理シミュレーションの実行過
程で評価する必要の生じた論理回路を含む前記部分論理
回路接続情報を、該評価する必要の生じた後に選択した
前記ＦＰＧＡアレイ５内のいずれかのＦＰＧＡに動的に
ロードする機能（ロード手段）などを提供する。

【００２６】ＦＰＧＡアレイ４は、３つのポート１５，
１６，１７でバス１０に接続されている。第１のポート
１５は、ＦＰＧＡアレイ４で評価すべき論理回路データ
の読み書きのために使われる。第２のポート１６は、Ｆ
ＰＧＡアレイ４のプログラムデータのロード用に使われ
る。また、第３のポート１７は、ＦＰＧＡアレイ４の状
態（各ＦＰＧＡに割り付けた論理回路中の記憶素子の状
態）のセーブ／リストアのために使われる。

【００２７】あるシミュレーション時刻では、複数のパ
ーティションに分割されたシミュレーション対象の論理
回路の１つのパーティションと等価な論理回路に、ＦＰ
ＧＡアレイ４の１つの物理パートがプログラムされ、パ
ーティション１つのエミュレーションが行われる。本実
施例では、物理パーティションが２つの例で説明を行っ
ているので、ＦＰＧＡアレイ４のプログラムおよび内部
状態の入れ替えなしに、２つの物理パーティションに相
当する論理回路のエミュレーションが可能である。

【００２８】図２は、図１のＦＰＧＡアレイ４の構造を
詳細に示したものである。図のように、このＦＰＧＡア
レイ４は、４つの論理プログラマブル素子（以下、ＦＰ
ＧＡと略記する）を有し、ＦＰＧＡ０およびＦＰＧＡ１
は、物理パート０を構成し、ＦＰＧＡ２およびＦＰＧＡ
３は物理パート１を構成している。同一物理パートに属
するＦＰＧＡは、相互に複数の信号線（例えば１００
本）Ｓ０，Ｓ１で接続されている。なお、図２における
１０，１５，１６，１７は、図１の同番号の構成要素に
対応している。

【００２９】各ＦＰＧＡ２０は、電気的にプログラミン
グ可能な論理プリミティブ、および電気的にプログラミ
ング可能なプリミティブ間配線により構成される。プロ
グラムは内部の記憶素子、例えばＳＲＡＭに記憶され
る。上記論理プリミティブは、組み合わせ回路（例え
ば、４入力１出力のメモリルックアップテーブル型組み
合わせ回路）フリップフロップからなっている。ここ
に、内蔵される論理プリミティブの個数は、例えば０．
６ミクロンＣＭＯＳ技術を使うと１０２４個程度が実現
可能で、この場合にＦＰＧＡのピン数は例えば４００ピ
ンくらいが妥当である。また、本実施例においては、該
論理プリミティブのフリップフロップの状態を読み書き
する専用のポート（例えば３２本）を持つものを用いて
いるが、専用のポートを設けずに内部のプログラマブル
な配線を用いて読み書きするようにプログラムしても良
い。

【００３０】本実施例で用いるＦＰＧＡ２０には、前記
の内部フリップフロップ読み書きポートＰ１、プログラ
ム書き込みポートＰ２（例えば３２本のデータ線および
ライト制御線よりなるもの）、およびエミュレーション
のための論理データ入出力ポートＰ３（例えば２５６
本）が存在する。

【００３１】内部フリップフロップ読み書きポートＰ１
（例えば３２本）は、バスドライバ２３を通してバス１
０に接続されており、ＣＰＵ１からＦＰＧＡ２０内部の
フリップフロップ状態をセーブ／リストアすることが可
能である。ＦＰＧＡ２０のプログラム書き込みポートＰ
２は、バスレシーバ２２を通してバス１０に接続されて
おり、ＣＰＵ１から各ＦＰＧＡ２０のプログラムを実行
時に入れ替えすることが可能である。データ入出力ポー
トＰ３は、ラッチ２１を通してバス１０に接続されてお
り、ある論理パーティションをエミュレーションするた
めの入力信号値をＣＰＵ１からＭＭＵ５を介して与え、
あるいは評価結果を読み取ることができる。前記３つの
ポートを通してのＦＰＧＡアレイ４へのアクセスは、物
理パート０、物理パート１それぞれ独立に行うことが可
能である。

【００３２】例えば、ＦＰＧＡ２０の論理データ入出力
ポート２５６本の内１２８本は、１つの物理パートを構
成する２つのＦＰＧＡ相互配線として接続されており、
残りの１２８本のポート（ＦＰＧＡ２つで２５６本）が
ラッチ２１に接続されている。バス１０を８ビット単位
に異なったアドレスでアクセスするバスとするならば、
論理データ入出力ポートは実際には３２の異なった物理
アドレスでバス１０を開始プロセッサからアクセスされ
る。例えば、ここでは、１６進数で０ｘｆ０００から０
ｘｆ０１ｆ番地が物理パート０の物理アドレスであり、
０ｘｆ８００から０ｘｆ８１ｆ番地が物理パート１の入
出力ポートの物理アドレスであるとする。

【００３３】ＦＰＧＡアレイ４のバス１０上でのアドレ
ス割り振りは、図３の物理アドレス空間に示す通りであ
る。物理アドレス空間で、内部状態Ｒ／Ｗ領域は、図２
の信号線１７を通して、プログラムロード領域は、図２
の信号線１６を通して、エミュレーション領域は、図２
の信号線１５を通してアクセスされる。

【００３４】以下、本実施例の論理シミュレーション装
置の動作について説明を行う。まず、シミュレーション
対象の論理回路について説明する。図４において、３０
がシミュレーション対象全体の論理回路である。３１は
該シミュレーション対象全体の論理回路の入力信号であ
り、３２は該シミュレーション対象全体の論理回路の出
力信号である。シミュレーションは、入力信号３１に対
して予め定められた時系列のテストベクタを与え、出力
信号３２より出力される信号値と期待値とを、あるいは
テストベクタを与えた後の内部状態の期待値とを比較す
ることによって実行される。

【００３５】上記シミュレーション対象全体の論理回路
３０は予め、論理回路接続情報（ネットリストなど）に
コンパイルされた上で、図４に示すように、ＦＰＧＡア
レイ４の物理エミュレーションパートでエミュレート可
能な大きさのパートに分割される。なお、シミュレーシ
ョンをより高速に実行するためには、各パートを入出力
数がなるべく少なくなるように分割して構成すると効果
的である。

【００３６】ここで、論理シミュレーションを実行する
にあたって、すなわちＶＨＤＬ，Ｖｅｒｉｌｏｇといっ
たハードウェア記述言語でプログラムとして記述された
ハードウェアの動作を仮想的に実行するにあたって、上
記のようなハードウェア記述言語で書かれたプログラム
を論理回路接続情報に変換する方法としては、既知もの
を用いれば良い。例えば、シノプシス社により提供され
ている変換ツールを用ることによって実施できる。な
お、この方法については、当業者にとっては明白なもの
であるので、ここでの詳細な説明は省略する。

【００３７】次に、メモリ空間の割当に関して説明す
る。各パートに対応する論理パートｉ（ｉ＝０〜ｎ）の
領域は、図３に示すように論理アドレス空間に確保され
る。論理パートは、フラグ、内部状態退避領域、プログ
ラム領域、信号値バッファ領域、ファンアウト領域、論
理エミュレーション空間からなる。

【００３８】フラグは、対応する論理パートの入力信号
値バッファが書き換えられその論理パートの評価が必要
となった時セットされる（すなわち、アクティブにされ
る）領域である。

【００３９】各パートの論理回路は、等価なＦＰＧＡの
プログラムに変換され各論理パートのプログラム領域に
格納される。信号値バッファは、各パートの入出力信号
線の値を格納する。出力信号については、ファンアウト
領域に伝搬先のバッファのアドレスを記憶しておく。出
力信号値バッファおよびファンアウト領域は、図５
（ａ）に示すようなテーブルとして設けても良い。その
他にも種々の構成が考えられ、例えば（ｂ）のようにフ
ァンアウト領域をリスト構造にしても良いし、（ｃ）の
ようにさらに出力信号値バッファも含んでリスト構造に
しても良い。

【００４０】内部状態退避領域は、各論理パートが含む
フリップフロップの状態（内部状態）をセーブするのに
用いられる。エミュレーション空間は、ＭＭＵ５により
ダイナミックに物理パートのエミュレーション領域にマ
ッピングされる部分で、入力信号を書き込むと各パート
の出力値がＦＰＧＡアレイ４で評価され、出力からその
結果を読み出すことができる。

【００４１】論理アドレス空間は、ＭＭＵ５で物理アド
レスにマッピングされるマップト領域と物理メモリ、物
理ＦＰＧＡアレイ４が直接アクセス可能なアンマップト
領域よりなる。

【００４２】次に、シミュレーション制御について説明
する。本実施例では、各論理パートの評価は、イベント
ドリブン法で行われる。すなわち、図６および図７に示
す制御プログラムフローに示すように、まずテストベク
タを読み込み、各論理パートの入力信号値バッファに書
き込むことによりフラグをアクティブにする（図６のス
テップ３）。

【００４３】次に、アクティブとなった論理パートの評
価を行う。アクティブとなった論理パートの評価は、入
力信号値バッファ領域エミュレーション空間の入力領域
へコピーし（ステップ４）、後に出力領域を読みだす
（ステップ５）。

【００４４】そして、評価により出力信号が変化すると
伝搬先の入力信号値バッファを書き換えると共に、その
論理パートをアクティブにする（図７のステップ７）。
このようにして、論理パートの評価、信号の伝搬先のア
クティブ化の繰り返しを、信号値が変化しなくなるまで
繰り返し、さらに次の時刻のテストベクトルの読みだし
セットを行うという手順を繰り返すことによって、シミ
ュレーションを進めていく。

【００４５】ここに、論理パートは通常数十個以上存在
する一方、物理パートは本実施例では２つしかないた
め、本シミュレーション装置では、ＭＭＵ５を用いて、
上記制御中にダイナミックに、論理パートのエミュレー
ション空間を物理パートのエミュレーション領域に割り
付ける。

【００４６】以下、このダイナミックな割り付けついて
説明する。本実施例では、前述のシミュレーション制御
中に、未だ割り付けられていない論理パートのエミュレ
ーション空間へのコピーを行うと（図６のステップ
４）、ＭＭＵ５がページフォールトのトラップ処理をＣ
ＰＵ１に通知し、図８に示すようなオペレーティングシ
ステム（ＯＳ）の中にあるトラップ制御ルーチンが走り
出す。

【００４７】例えば、論理パート１００への書き込みが
ページフォールトを発生する場合を考える。論理パート
１００のエミュレーション空間は、論理アドレス０ｘ４
０００から０ｘ４０２０に割り振られているものとす
る。しかしながら、ページフォールトを発生したという
ことは、０ｘ４０００から０ｘ４０２０に論理パートが
割り振られていないことを意味する。物理パートが割り
振られているか否かはＭＭＵが判定し、割り振られてい
る場合にはＭＭＵが０ｘ４０００から０ｘ４０２０の論
理アドレスを物理アドレス０ｘｆ０００から０ｘｆ０１
ｆまたは０ｘｆ８００から０ｘｆ８１ｆに変換する。そ
うでない場合にはトラップを発生する。

【００４８】トラップ制御ルーチンでは、まず、２つの
物理パートの１つを選択し、アンマップト領域を通して
物理パートの内部状態を読み出し、対応する論理パート
の内部状態退避領域へセーブする（図８のステップ２
１）。その後、ページフォールトを発生した論理パート
のプログラム／内部状態をアンマップト領域を通して物
理パートにロード／リストアし、物理エミュレーション
領域を論理エミュレーション空間に割り付けるよう、Ｍ
ＭＵ５をセットする（ステップ２３）。

【００４９】例えば、物理パートの０の入出力ポートの
物理アドレス０ｘｆ０００から０ｘｆ０１ｆに論理アド
レス０ｘ４０００から０ｘ４０１ｆを変換するようにＭ
ＭＵ５をセットする。

【００５０】すなわち、本発明では、従来のように論理
パートとこれをロードするＦＰＧＡとの対応が予め固定
的に決定されているわけではなく、シミュレーション実
行時に、ＦＰＧＡに割り付けられていない状態にある論
理パートのうち、評価の必要のあるものが生じた場合、
該評価する必要の生じた後に、割り付けるＦＰＧＡを選
択し、そのＦＰＧＡアレイに前記論理パートの情報を
（ダイナミックに）にロードする。なお、評価の必要の
ある論理パートがＦＰＧＡの数を越えている場合は、先
に評価する論理パートも、適宜選択している。

【００５１】以上、本発明の一実施例について説明して
きたが、本実施例では、上述したようにハードウェアに
よってシミュレーションを行うので演算速度を高速化で
きるとともに、シミュレーション対象の論理回路量に相
当する論理プログラム素子を持つ必要がないためハード
ウェア量が少なくてすむわけである。また、論理回路の
性質上常にシステム全体の全ての論理回路が動作してい
るわけではないので論理プログラム素子のプログラム入
れ替え、状態入れ替えのオーバヘッドはハードウェア量
削減の効果に比べて小さいという利点もある。

【００５２】ここで、本実施例では、フラグを内部状態
退避領域に持たせたが、論理アドレスと物理アドレスの
対応付けを記憶しているページテーブルの中のページの
属性データとして持たせても良い。また、ページテーブ
ル中にページ属性としての書き込みビット（ページに書
き込みがあったことを示すフラグ）をそのまま使っても
良い。つまり、論理パートの信号値バッファの入力領域
に１ページを割り振れば、そのページに書き込むこと
が、評価の必要性を示すことになるからである。

【００５３】パートの評価の順番によっては、無駄な評
価が増えてしまう場合があるので、フラグを２ビット
（例えば、Ｆ１，Ｆ２）用意し、あるフェーズではＦ１
からアクティブなパートを探し評価を行い、そこでアク
ティブを担ったパートはＦ２側に登録、次のフェーズで
はＦ１とＦ２の役割を入れ換えるという手順で行っても
良い。

【００５４】また、本実施例では、説明を簡単にするた
めに物理パート数を２、各物理パートは２個のＦＰＧＡ
で実現した例に沿って説明を行ったが、物理パート数、
ＦＰＧＡ個数を増やすことにより、論理パートと物理パ
ートのマッピングの回数が減りシミュレーションが高速
になる。

【００５５】論理パートの評価の制御には、単純なイベ
ントドリブン法を用いたが、レベルソート法を取り入
れ、できる限りパート間の評価順序をスタティックに決
定することにより、評価の回数を減らすことも可能であ
る。また、論理回路のシミュレーション以外の応用で
は、プログラム中の関数呼び出しをトリガとして評価の
必要性を判断しても良い。

【００５６】また、本実施例では論理パートに内部状態
退避領域、プログラム領域を設けたが、これを設けずオ
ペレーティングシステムにより内部状態を補助記憶装置
（例えばＤＩＳＫ装置）へ直接セーブ、リストアし、プ
ログラムをロードするようにしても良い。また、オペレ
ーティングシステム中のＤＩＳＫバッファメモリ等を介
して行っても良い。

【００５７】本実施例では、論理回路のフリップフロッ
プもＦＰＧＡ内の論理プリミティブへ割り付けたが、フ
リップフロップはメモリ上に設け、組み合わせ回路のみ
ＦＰＧＡアレイに割り付けることも可能である。この場
合には内部状態のセーブ／リストアは必要なくなる。但
し、シミュレーション対象によっては、論理回路の分割
の際のパートの入出力信号線数が増大し、ＦＰＧＡのピ
ン数がネックとなり易く、ＦＰＧＡ内部の論理プリミテ
ィブが充分利用できなくなる可能性がある。

【００５８】なお、本実施例では、パートの評価を全て
ＦＰＧＡによるエミュレーションで実現する例で説明を
行ったが、いくつかのパートはソフトウェアによるシミ
ュレータで評価を行っても良い。例えば、論理回路中に
頻繁に出現するメモリ、アダー、フローティング演算機
等はソフトウェアでＣＰＵ中のリソースを用いて評価を
行った方が効率が良い。また、領域間の高速なコピーの
ためには、ＣＰＵの中にＤＭＡを持つことが有効であ
る。

【００５９】ここに、本実施例では、論理シミュレーシ
ョンの高速実行についてのみ述べたが、一般のプログラ
ムの中で頻繁に使われ処理時間のかかるルーチンを論理
回路にコンパイルしてしまい本発明の論理シミュレーシ
ョン装置で実行することも絶大な効果がある。ここで、
プログラムの１部あるいは全部を論理回路接続情報に変
換する方法については、既知もの、例えば先に掲げたPe
ter M.Athanas らによる論文に開示されている方法を用
いれば良い。なお、この方法については、当業者にとっ
ては明白なものであるので、ここでの詳細な説明は省略
する。また、本発明は上述した各実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で、種々変形し
て実施することができる。

【００６０】

【発明の効果】本発明によれば、プログラムの一部また
は全体を論理回路にコンパイルして得られた専用演算機
の論理回路接続情報（ネットリストなど）を複数個の部
分論理回路接続情報（論理パート）に分割し、前記プロ
グラムの実行過程で評価する必要の生じた論理回路を含
む前記部分論理回路接続情報を、複数の論理プログラマ
ブル素子（ＦＰＧＡ）のいずれかに動的にロードするよ
うにした。

【００６１】これによって、専用演算機として用いる論
理プログラマブル素子がプログラムの規模に比較してご
く少数であるにもかかわらず、演算速度を高速化した電
子計算機を提供することができる。

【図面の簡単な説明】

【図１】本発明を適用した論理シミュレーション装置の
要部の概略構成図

【図２】図１のＦＰＧＡアレイの詳細な構成図

【図３】メモリ空間の割当例を示す図

【図４】シミュレーション対象の論理回路を複数のパー
トに分割した様子を説明するための図

【図５】出力信号値バッファおよびファンアウト領域の
データ構造を示す図

【図６】イベントドリブン方を用いたシミュレーション
制御プログラムの一例を示すフローチャート

【図７】図６のフローチャートの続きの部分を示すフロ
ーチャート

【図８】ページフォールト制御ルーチンの一例を示すフ
ローチャート

【符号の説明】

１…プロセッサ（ＣＰＵ） ２…主記憶装置 ３…補助記憶装置 ４…論理プログラマブル素子アレイ（ＦＰＧＡアレイ） ５…メモリ管理装置（ＭＭＵ） １１〜１７…バス ２１…ラッチ ２２…バスレシーバ ２３…バスドライバ

Claims (3)

【特許請求の範囲】
1. 【請求項１】プロセッサおよび複数の電気的書換可能な
   論理プログラマブル素子を有し、前記プロセッサが、プ
   ログラムにて記述された処理を実行するとともに、前記
   プログラムの少なくとも一部を前記論理プログラマブル
   素子に実行させる電子計算機において、 前記プログラムの少なくとも一部を論理回路接続情報に
   コンパイルするコンパイル手段と、 前記論理回路接続情報を複数の部分論理回路接続情報に
   分割する分割手段と、 前記プログラムの実行中に評価する必要の生じた論理回
   路を含む前記部分論理回路接続情報を、該評価する必要
   の生じた後に選択したいずれかの前記論理プログラマブ
   ル素子へ動的にロードするロード手段とを備えることを
   特徴とする電子計算機。
2. 【請求項２】前記部分論理回路接続情報に含まれる入出
   力ポートを前記プロセッサの論理アドレス空間に割り付
   ける割付手段をさらに備えることを特徴とする請求項１
   に記載の電子計算機。
3. 【請求項３】前記入出力ポートへの信号線値の書き込み
   時のトラップに応答して前記プロセッサによって行われ
   る例外処理手続きを用いて、前記論理プログラマブル素
   子の入出力ポートの論理アドレスを動的に変更する変更
   手段をさらに備えることを特徴とする請求項２に記載の
   電子計算機。