JPH07334384A

JPH07334384A - 多重プロセッサ・エミュレーション・システム

Info

Publication number: JPH07334384A
Application number: JP7094674A
Authority: JP
Inventors: William F Beausoleil; ウィリアム・フランシス・ビューソレイル; Tak-Kwong Ng; タク−ウォン・ン; Harold R Palmer; ハロルド・リチャード・パーマー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-06-03
Filing date: 1995-04-20
Publication date: 1995-12-22
Anticipated expiration: 2014-12-13
Also published as: US5551013A; JP2989518B2

Abstract

(57)【要約】【目的】実用ＡＳＩＣチップの初期設計から検証作業
までの高速行程を妥当なコストにより提供する。【構成】ソフトウェア駆動型多重プロセッサ・エミュ
レーション・システムが、モジュール内で並列に接続さ
れる複数のエミュレーション・プロセッサＥＰを含む。
１個または複数のモジュールがエミュレーション・シス
テムを構成する。各プロセッサは、任意のタイプの論理
ゲート機能をエミュレートする実行ユニットを含む。並
列バスが各プロセッサの出力をマルチプレクサ入力に接
続し、それによりモジュール内のあらゆる他のプロセッ
サと接続される。各プロセッサは、そのオペレーション
を制御するソフトウェア論理表現信号を記憶する制御記
憶を組込む。更に各プロセッサには、制御記憶内のソフ
トウェア信号の制御の下で生成されるデータを受信する
データ記憶が組込まれる。各モジュール上の並列プロセ
ッサは、各プロセッサからのモジュール入力及びモジュ
ール出力を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理ゲート機能のエミュ
レーションに関し、特に多重プロセッサによるエミュレ
ーション・システムに関する。

【０００２】

【従来の技術】２０年に満たない間に、ＶＬＳＩ（超大
規模集積回路）チップの製造技術は、実験室レベルから
大量生産のレベルにまで発展した。集積回路密度が飛躍
するにつれ、チップ生産ツール及び方法もそれに歩調を
合わせて発展しつつある。有用性を保証するため、ＶＬ
ＳＩチップは精密に設計され、十分にテストされ、完璧
に製造されなければならない。指の爪ほどのサイズの中
に数百万個もの実用トランジスタが数百万もの完璧な相
互接続により形成される１片のシリコンを生産すること
は大変な作業である。これを高速な行程で成し遂げるこ
とは不可能と思われるが、これが本発明が目指す現実的
な目標である。

【０００３】今日の競争市場において、企業は複雑且つ
カスタム化された製品を迅速に生産しなければならな
い。市場投入までの期間短縮の必要性がカスタム化アプ
リケーション特有集積回路（ＡＳＩＣ）の人気を高め
た。ＡＳＩＣチップは新製品に欠くことのできない部品
であるので迅速に開発され、１度で正しく設計されなけ
ればならず、さもないとその製品が市場における適時性
を失い、失敗につながりうる。従って実用ＡＳＩＣチッ
プの初期設計から検証作業に至る高速な行程が必要とさ
れる。本発明は新ＡＳＩＣチップの設計期間を多大に短
縮するものである。

【０００４】ＡＳＩＣの複雑性及び小サイズ化は、それ
らの開発ツール及び工程に対する固有の要求を有する。
その結果、機械設計者及びプリント回路基板（ＰＣＢ）
設計者は、ＡＳＩＣ設計者と密に作業し、市場投入まで
の期間を短縮しなければならない。ＰＣＢ及びＡＳＩＣ
は短い有効寿命（例えば２年）を有するが、ＡＳＩＣは
しばしばその設計に２年以上を要し、これは大部分のＰ
ＣＢの４倍乃至６倍の期間に相当する。更に大規模ＡＳ
ＩＣは、しばしばＰＣＢのメモリ及びＣＰＵ能力、或い
は他の設計ツールを上回る。ＡＳＩＣ論理設計の数百万
個ものゲートのシミュレーションは、しばしばＰＣＢシ
ミュレーション要求を上回る。更にＰＣＢとは異なり、
製造されるＡＳＩＣのプロトタイプ（試作品）は、容易
にテスト、測定または変更することができない。

【０００５】ＡＳＩＣ設計により課せられる要求に適合
するために、技術者は高性能、大容量且つ精密なツール
を必要とする。一般に"フロントエンド処理"と呼ばれる
設計製造、組立て、シミュレーションにより、設計者は
自らの設計の論理表現を開発することができる。物理的
レイアウト及び検証を含む"バックエンド処理"は、設計
の物理的表現により設計者を支援する。ＩＣ設計者は両
カテゴリに対応して、市場に存在する様々な特有のツー
ルから選択することができる。

【０００６】

【発明が解決しようとする課題】原則的に、ＶＬＳＩチ
ップ設計は検証されなければならない。すなわち使用以
前にその意図する機能の確実な宣言に対して、余す所な
くテストが実施されなければならない。検証無しに何十
万個もの構成ブロックを結合し、意図する複雑な機能を
正確に獲得する確率は非常に小さい。勿論、十分な時間
と資金があれば、実用設計が達成されるまでチップの試
作品を製造し、それらを意図する環境においてテストす
る工程を循環することは可能である。最近、チップ鋳造
ターンアラウンド・タイムが著しく低減されたが、試作
品を製造するコストは時間的にも資金的にもまだ大き
く、こうした状態が今後も続くものと思われる。

【０００７】ＶＬＳＩチップ設計のソフトウェア・シミ
ュレーションは、試作品製作に代わるものである。しか
しながら、これは時間を要し、冗長で能力的に極めて限
られている。テスト実行の遅さ、並びに完全な一連のテ
スト・ケースを生成及び実行する困難性及びコストによ
り、シミュレーションにより余す所なくＶＬＳＩチップ
設計をチェックすることは困難であり、ほとんど不可能
に近い。

【０００８】市場競争の圧力及びＶＬＳＩチップの益々
増大化する回路密度は、密度が増大するにつれ、試作品
作成及びシミュレーションのそれぞれのアプローチを望
ましくないものにしつつある。両方のアプローチは相変
わらず、完全に機能するチップを生成するために、設計
の複数の試作品バーションを繰返し製造することを要求
する。

【０００９】設計検証において、エミュレータはシミュ
レータよりも好適な選択である。なぜなら、エミュレー
タは試作品のように使用することができ、多くの場合、
より高速に実行するからである。エミュレータは試作品
により使用されるのと同一の入出力信号を使用し、実際
のシステムにおいて試作品の代わりをする。このことは
シミュレータでは不可能である。なぜならシミュレータ
の場合は、入出力信号が同期される必要があり、エミュ
レータまたは試作品により提供される実際の信号の形態
を有さないからである。

【００１０】

【課題を解決するための手段】本発明の基本構成ブロッ
クは、例えば１２８などの多数の３入力論理ゲートをエ
ミュレートするエミュレーション・プロセッサ（ＥＰ）
である。各ゲート・エミュレーションは、３入力により
可能な２５６の２進機能の任意の機能を実行し、結果を
続く使用に備え、データ・スタックに記憶する。従来の
ＶＬＳＩ記述では、例えば"５００００ゲート・アレイ"
などは、２入力ＮＡＮＤゲートを指すものと理解され
る。様々な設計の分析の結果、本発明のラッチ結果を有
する各３入力ゲート・エミュレーションは、４個の２入
力ＮＡＮＤゲートに匹敵することが判明した。従って、
各エミュレーション・プロセッサは相当に複雑な設計、
すなわち５００個の２入力ＮＡＮＤゲートに匹敵する設
計をエミュレートすることができる。単一のエミュレー
ション・チップ（ここでは"モジュール"と呼ぶ）内に、
複数例えば６４個のエミュレーション・プロセッサがパ
ッケージ化され、複数の例えば６５個のエミュレーショ
ン・モジュールがエミュレーション・ボード上に実装さ
れる。各ボードは最大５０万個の３入力ゲートまたは２
００万個の２入力ＮＡＮＤゲートをエミュレートするこ
とができる。勿論、複数のエミュレーション・ボードが
エミュレーション・エンジン内に結合されてもよく、こ
の場合、合理的サイズのエミュレーション・エンジンに
より、数千万個の論理ゲートをエミュレートすることが
できる。

【００１１】ほとんどのＡＳＩＣチップはレジスタ間転
送論理により設計され、単一パス・クロック・サイクル
の間に、信号がレジスタ出力から組合わせ論理を介し
て、レジスタ入力に転送され、ここでラッチされる。組
合わせ論理は１個または複数のゲートを含み、各ゲート
は１つまたは複数の入力を有し、１つまたは複数の出力
を生成する。論理パスは組合わせ論理内の全てのゲート
を含み、これらを介して信号が転送され、レジスタへの
特有の入力を生成する。

【００１２】従来のエミュレータは、処理要素を組合わ
せ論理内の各特有のゲートのエミュレートに専従させる
（参考文献"Quickturn"などを参照されたい）。本発明
は好適には高速技術を使用し、論理パス全体をエミュレ
ートするために、１個のエミュレーション・プロセッサ
が使用される。エミュレーションの間、シーケンサ（各
エミュレーション・モジュール内の１個）が０から最大
値まで増分され、全てのエミュレーション・プロセッサ
に送信される共通のステップ値を生成する。エミュレー
トされるパス・クロック・サイクルはシーケンサが０に
リセットされるときに開始し、最大定義論理パス長に達
すると終了する。エミュレートされるパス・クロック・
サイクルの間、各エミュレーション・プロセッサは特定
の論理パスに対応する全ての論理をエミュレートする
（１サイクル当たり１パス）。

【００１３】エミュレーション・プロセッサの好適な実
施例は、制御記憶とデータ・スタックの２つの組込み型
メモリ・アレイを含み、各々が１２８エントリを有す
る。これらのアレイはシーケンサからのステップ値によ
りアドレスされ、こうしたステップ値は各エミュレーシ
ョン・ステップ後に増分される。各エミュレーション・
プロセッサはステップ値により、ステップの間に実行さ
れるオペレーションを定義する制御ワードをアクセスす
る。従って最大１２８個の３入力ゲートまたは約５００
個のターゲット・システム・ゲートの論理機能を実現す
るために、各エミュレーション・プロセッサ内の単一の
論理要素が繰返し使用される。１２８個の３入力ゲート
よりも長いパスは、複数のエミュレーション・プロセッ
サに渡って拡張される。エミュレーション・プロセッサ
出力は、大域及び局所レジスタ機能を提供するエミュレ
ーション・プロセッサ内でラッチされる。

【００１４】各エミュレーション・オペレーションによ
り生成された出力は、エミュレーション・プロセッサ内
に記憶され、その全ての後任オペレーションにより直接
使用される。これはまた、同一のエミュレーション・モ
ジュール内の他の全てのエミュレーション・プロセッサ
にとっても、相互接続網を介して使用可能になる。更に
オペレーション出力がエミュレーション・モジュール出
力としてラッチされれば、これは同一のエミュレーショ
ン・ボード上の他のエミュレーション・モジュール内の
１個または複数の他のエミュレーション・プロセッサに
よっても使用可能になる。更にエミュレーション・オペ
レーション出力が外部出力としてラッチされれば、これ
は他のエミュレーション・ボード、ターゲット・システ
ムまたはエミュレーション支援機構への入力となりう
る。

【００１５】ＶＬＳＩチップはしばしば、チップ内また
はチップ外に組込まれる特定の形態のメモリ・アレイ内
のデータをアクセスするために使用される。エミュレー
ション・プロセッサは両方のタイプのメモリ・アレイを
エミュレートし、このメモリ・アレイ・エミュレーショ
ンを上述の論理機能エミュレーションに絡める。各制御
ワード内のビットはメモリ・オペレーションを示し、右
制御ワード内の複数ビット例えば３２ビットがメモリ・
アレイ・データをエミュレートする。メモリ・オペレー
ションの間に、右制御ワード内のエミュレートされるメ
モリ・アレイ・データをアクセスするために特殊アドレ
ス指定機構が使用される。

【００１６】右制御ワードはメモリ・アレイをエミュレ
ートするために使用され、例えば１ビット幅で３２ビッ
トの深さを有し、柔軟に結合されて様々な深さ及び幅を
有する単一のまたは複数のメモリ・アレイをエミュレー
トする。メモリ・アレイをエミュレートするために使用
される任意の右制御ワードについても、エミュレートさ
れるパス・クロック・サイクルの間に複数回アクセスさ
れ、多重ポート・メモリ・アレイをエミュレートする。

【００１７】論理機能エミュレーション・オペレーショ
ン及びメモリ・アレイ・エミュレーション・オペレーシ
ョンは、非常に大きなエミュレーション容量を有しうる
エミュレーション・エンジン内のエミュレーション・プ
ロセッサ間で柔軟に結合される。好適な実施例では、各
エミュレーション・プロセッサは最大４０９６ビットの
メモリ・アレイ・データ（１２８×３２）をエミュレー
トする潜在能力を有する。エミュレーション・モジュー
ルは、最大２５万ビットのメモリ・アレイ・データをエ
ミュレートする潜在能力を有する。妥当なサイズのエミ
ュレーション・エンジンは、数百万ビットのメモリをエ
ミュレートすることができる。

【００１８】エミュレーションを開始する以前に、エミ
ュレーション・コンパイラにより、エミュレートされる
論理設計が論理クラスタに区分される。各論理クラスタ
に対して、一連の制御ワードから成る制御プログラムが
特定のエミュレーション・プロセッサに対応して構成さ
れる。個々のエミュレーション・プロセッサ制御プログ
ラムがエミュレーションに先立ち、エミュレーション・
プロセッサの組込み型制御記憶にロードされる。エミュ
レーションの間、エミュレーション・プロセッサは各エ
ミュレーション・モジュール内の共通のシーケンサによ
り提供されるステップ値により、それぞれの制御プログ
ラムから制御ワードを同期して実行する。各ステップの
間、エミュレーション・プロセッサはエミュレートされ
る設計のレジスタ間の論理パス内の単一の３入力論理ゲ
ートに対応する制御ワードを実行する。ステップの完全
なシーケンスは、レジスタ出力と特定のレジスタ入力と
の間の組合わせ論理内の全ての論理パスを横断すること
に対応する。各エミュレーション・プロセッサはその固
有のプログラムを実行し、割当てられた論理クラスタを
エミュレートする。各エミュレーション・プロセッサは
エミュレートされる設計内の論理クラスタを結合する相
互接続網を介して、同一のエミュレーション・モジュー
ル内の他のエミュレーション・プロセッサと通信する。
ターゲット・システム、エミュレーション支援機構及び
同一のエミュレーション・モジュール内に存在しないエ
ミュレーション・プロセッサとの通信は、各エミュレー
ション・プロセッサに専用のエミュレーション・モジュ
ール・パッド上の入出力信号により提供される。

【００１９】エミュレーションの間、シーケンサはプロ
グラムされたステップ数に従い増分され、エミュレーシ
ョン支援機構により停止されるまで繰返される。シーケ
ンサの各循環は、エミュレートされる設計の１パス・ク
ロック・サイクルに対応し、レジスタ出力及びターゲッ
ト・システム入力が論理的に結合され、次のパス・クロ
ック・サイクルにおけるレジスタ入力としてラッチされ
る。シーケンサは、エミュレートされるパス・クロック
・サイクルを、複数の例えば１２８のステップに効果的
に分割し、各ステップはエミュレートされる設計の１つ
の３入力論理ゲートのエミュレーションに対応する。

【００２０】

【実施例】図１のエミュレーション・プロセッサ（ここ
では単に"プロセッサ"と呼ぶ）は、好適な実施例のエミ
ュレーション・エンジンの基本コンポーネントである。
プロセッサの主な機能は、３入力論理機能を実行し、シ
ーケンサの各ステップの間に機能ビット出力を生成する
ことである。各論理機能の入力は、以前のオペレーショ
ンまたは別のプロセッサから記憶されたビットなどの様
々なソースから選択される。結果の機能ビット出力は、
エミュレートされる設計の論理ゲート出力、エミュレー
トされる設計のレジスタ出力、合成中間論理状態、或い
はエミュレーション・プロセスにおいて生成される制御
ビットのいずれかに対応する。プロセッサの論理機能に
代わるものにメモリ・オペレーションがあり、この場合
には、制御記憶の一部が、エミュレートされる論理設計
のメモリ・アレイをエミュレートするために使用され
る。シーケンサ・ステップの間にプロセッサにより実行
される追加の共通オペレーションには、プロセッサによ
る続く使用に備えるための機能ビット出力の記憶、（プ
ロセッサの）外部データの捕獲及び記憶、別のプロセッ
サからのデータの受信、並びに別のプロセッサ、外部デ
ータまたはメモリ・アドレス・レジスタ（ＭＡＲ）によ
る使用に備えるためのデータのラッチが含まれる。

【００２１】エミュレーション・チップ（ここでは"モ
ジュール"と呼ぶ）は、複数の例えば６４個のプロセッ
サを含む。モジュール内の全てのプロセッサは同一であ
り、図１に示される内部構造を有する。プロセッサ構造
の詳細が、図２乃至図５に示される。図１では、指定プ
ロセッサは"シーケンサ"及び"相互接続網"（破線ボック
スで示される）以外を含み、これらはモジュール内に１
個ずつ含まれる。左右の制御記憶は指定プロセッサに対
応してエミュレーション・コンパイラにより生成される
固有のプログラムを保持する。スタックは以前に生成さ
れたデータを保持し、対応する右制御ワード内のフィー
ルドによりアドレスされ、論理要素への入力となる３つ
の２進ビットを突きとめる。入力スタックは、ノード・
ビット入力（図５）を介して受信されるデータを保持
し、データ・スタックは、プロセッサにより以前に生成
されたデータ（機能ビット出力またはメモリ・ビット出
力）を保持する。

【００２２】シーケンサの各ステップの間、エミュレー
ション・プロセッサはエミュレーション・プログラムに
従い、３入力論理機能またはメモリ・アレイ・アクセス
のいずれかをエミュレートする。論理オペレーションま
たはメモリ・オペレーションの選択は、各左制御ワード
内のビットにより動的に決定される。データ・フロー制
御は現制御ワードを解釈し、プロセッサ内でデータを経
路指定及びラッチする。

【００２３】指定プロセッサからのノード・ビット出力
信号は、相互接続網（図１）に供給され、ここで、これ
は６４個の各々の６４入力マルチプレクサに分配され
る。左制御ワード内のノード・アドレス・フィールド
は、指定プロセッサがそのノード・ビット入力信号に応
じて、モジュール内の６４個の任意のプロセッサからノ
ード・ビット出力信号を選択することを可能にする。ノ
ード・ビット入力は、毎ステップごとに入力スタックに
記憶される。任意の論理オペレーションまたはメモリ・
オペレーションの間に、指定プロセッサのノード・ビッ
ト出力信号がモジュール内の１個または全てのプロセッ
サによりアクセスされたり、されなかったりする。

【００２４】各プロセッサのデータ・フローの内部の及
び相互接続網を通じるデータの経路指定は、各プロセッ
サ内の論理エミュレーション機能の実行とは独立に発生
し、これと重複する。

【００２５】制御記憶：好適な実施例では、各制御記憶
は、関連モジュール内の共通シーケンサの制御の下で順
次繰返して実行される１２８制御ワードを記憶する。シ
ーケンサの各循環は、ステップ値を０から所定の最大値
に進め、エミュレートされる設計の１設計パス・クロッ
ク・サイクルに対応する。制御記憶内の左右の制御ワー
ドは、シーケンサの各ステップの間に同時に選択され
る。これらの図では多重信号バス表記法が使用され、例
えばＰＣ（０−１）はＰＣバスの第１及び第２の信号を
表し、ＬＣ（２）はＬＣ信号の第３の信号を表す。

【００２６】論理機能エミュレーション・オペレーショ
ンは、左制御ワード内のメモリ・オペレーション・ビッ
トが非活動状態（オフ）のとき、左右の制御ワード対に
より定義される。メモリ・オペレーションは、左制御ワ
ード内のメモリ・オペレーション・ビットが活動状態
（オン）のとき、左制御ワードにより定義される。メモ
リ・オペレーションでは、右制御記憶はステップ値によ
り直接アドレスされずに、左制御ワードとメモリ・アド
レス・レジスタからのデータの組合わせによりアドレス
される。メモリ・オペレーションの間にアドレスされる
右制御ワードの内容は、エミュレートされるメモリ・ア
レイ内のデータとして解釈される。従って、任意の右制
御ワードが任意のシーケンサ・ステップの間にアドレス
され、左制御ワードだけがモジュール・シーケンサから
のステップ信号により順次アドレスされる。

【００２７】図２及び図３は、プロセッサが論理機能オ
ペレーションまたはメモリ・アレイ・オペレーションを
それぞれエミュレートするときに、プロセッサにより使
用される制御ワード・フィールドを示す。ここで左右の
制御ワード内のフィールドは、ノード・アドレス及びメ
モリ・オペレーション・ビット（ＭＯＰ）が活動状態の
時に活動状態を維持するパス制御ビットを除き、再定義
される。集結される制御ワード・フィールドには次のも
のが含まれる。ノード・アドレス（ＮＡＤ）：プロセッサから相互接続
網に提供される６ビットであり、これにより関連する６
４入力マルチプレクサが、モジュール内の６４個のプロ
セッサの１個からノード・ビット出力を選択する。選択
されたノード・ビット出力はノード・ビット入力信号と
して受信され、入力スタック内に記憶され、論理オペレ
ーションの間にプロセッサ内の１個または複数のラッチ
に記憶される。パス制御（ＰＣ）：プロセッサ内のデータ・フローを制
御する３ビットであり、主にノード・ビット出力として
提供されるデータを決定する（図５）。ラッチ制御（ＬＣ）：（ＭＯＰ＝０）論理オペレーショ
ンの間に限り、プロセッサ・データ・フロー内の４個の
ラッチの設定を独立に制御する４ビットである。ソース制御（ＳＲＣ）：（ＭＯＰ＝０）論理機能をエミ
ュレートするための論理要素への入力に対応するデータ
の３つのソースを選択する６ビットである（図４参
照）。メモリ・オペレーション（ＭＯＰ）：現ステップの間
に、論理機能エミュレーション・オペレーションまたは
メモリ・アレイ・アクセス・オペレーションのいずれが
実行されるかを決定する単一のビットである。ＭＯＰビ
ットが非活動状態の時、右制御記憶がステップ値により
アクセスされる。ＭＯＰビットが活動状態の時、右制御
記憶が左制御ワードのメモリ・アドレス・フィールド
と、メモリ・アドレス・レジスタからのライン・アドレ
スとの論理和によりアクセスされる（図３参照）。論理機能テーブル（ＬＦＴ）：（ＭＯＰ＝０）エミュレ
ートされる論理機能を定義する８ビットである。論理機
能は、３つのデータ・ビットからアドレスを形成し、８
ビットの１つを抽出することによりエミュレートされ
る。読出しアドレスＡ（ＲＡＡ）：（ＭＯＰ＝０）論理要素
内の論理機能エミュレーションのアドレス・ビット０と
して使用されるデータ・ビットを選択するために、両方
のスタックをアドレスする７ビットである（図４参
照）。読出しアドレスＢ（ＲＡＢ）：（ＭＯＰ＝０）論理要素
内の論理機能エミュレーションのアドレス・ビット１と
して使用されるデータ・ビットを選択するために、両方
のスタックをアドレスする７ビットである（図４参
照）。読出しアドレスＣ（ＲＡＣ）：（ＭＯＰ＝０）論理要素
内の論理機能エミュレーションのアドレス・ビット２と
して使用されるデータ・ビットを選択するために、両方
のスタックをアドレスする７ビットである（図４参
照）。メモリ・アドレス（ＭＡＤ）：（ＭＯＰ＝１）メモリ・
アドレス・レジスタからのライン・アドレスと論理和さ
れ、メモリ・アレイ・アクセス・オペレーションのエミ
ュレーションの間に、右制御記憶内の制御ワードをアク
セスする７ビットである。

【００２８】スタック：モジュール内の各プロセッサ
は、論理データ記憶用の１２８×１ビットの多重ポート
・スタックを有し、各スタックは１つの書込みアドレス
及び３つの読出しアドレスを有する。書込みアドレスは
ステップ値から導出され、毎ステップごとに両方のスタ
ックにデータを記憶するために使用される。３つの読出
しアドレス（ＲＡＡ、ＲＡＢ、ＲＡＣ）は、論理機能エ
ミュレーション・オペレーションの間に、以前に記憶さ
れたデータを選択的にアクセスするために使用される。
読出されたデータは、右制御ワード内の論理機能（ＬＦ
Ｔ）から単一ビットをアクセスするためのアドレスを生
成するために、論理要素により使用される。

【００２９】データ・スタックは、指定プロセッサによ
り内部的に生成されたデータ（機能ビット出力またはメ
モリ・ビット出力）を保持する。入力スタックは、プロ
セッサの外部で獲得され、プロセッサ・データ・フロー
により選択されたデータを保持する（図５参照）。一般
にこのデータは別のプロセッサ、エミュレーション支援
機構、または外部ターゲット・システムから到来する。

【００３０】論理要素：プロセッサの論理要素によりエ
ミュレートされる論理機能は、８ビット論理機能テーブ
ルとして符号化される。３つのデータ・ビットがテーブ
ルのインデックスを構成するために使用され、アドレス
されたビットが論理機能の結果または出力を表す。例え
ば３入力ＮＡＮＤ機能は"11111110"Bなどと符号化され
る。３つの全てのアドレス・ビットがハイの場合に限
り、アクセスされるビットが非活動状態すなわちＮＡＮ
Ｄとなる。同様に３入力ＯＲ機能は"01111111"Bなどと
符号化され、全てのアドレス・ビットが非活動状態の場
合に限り、アクセスされるビットは非活動状態となる。
単純なインバータは"10101010"Bなどと符号化され、ア
クセスされるビットは最下位アドレス・ビットの反転と
なる。８ビット論理機能テーブルにより、２５６の論理
機能のいずれかが指定される。

【００３１】プロセッサの論理要素が図４の破線内に示
される。３個の４入力マルチプレクサの各々は、４つの
ソースの１つから、アドレス・ビットとなるデータを選
択する。３つのアドレス・ビットが８入力マルチプレク
サへの選択入力として結合される。このマルチプレクサ
へのデータ入力は、右制御ワード内の８ビットＬＦＴフ
ィールドから得られる。ＬＦＴフィールドから選択され
るビットはエミュレートされる機能の結果であり、機能
ビット出力信号として提供される。

【００３２】制御記憶内のソース制御（ＳＲＣ）フィー
ルドの６ビットは、機能的に３つの２ビット・サブフィ
ールドに分割され、各々がアドレス・マルチプレクサに
より使用される。入力スタックまたはデータ・スタック
からのデータが論理機能インデックスとして使用される
場合には、"単純"論理機能がエミュレートされる。隣接
プロセッサが任意のステップの間に協働するようにプロ
グラムされる場合、"拡張"論理機能も実行される。拡張
論理機能ステップでは、１個または複数（本実施例では
最大３個）の隣接プロセッサの機能ビット出力が、論理
機能インデックスを形成するために使用される。図４に
は、これらの拡張入力がＦ−ｎ及びＦ＋ｎとして指定さ
れ、ここで、ｎは１、２または３である。実施例では、
Ｆ−ｎ入力は識別プロセッサの機能ビット出力から得ら
れ、Ｆ＋ｎ入力は以前のステップのラッチされた機能ビ
ット出力値から得られる。例えば６４個のプロセッサを
有するモジュールは、１２９ビット入力拡張論理機能を
１ステップでエミュレートすることができる。

【００３３】論理要素により、左右の制御記憶内の制御
ワードの内容が、プログラムされた設計の低レベル論理
ゲートのエミュレーションと相関付けられる。通常、良
好な設計は、パス遅延を最小化し、性能を向上するよう
に論理パス内の論理ゲート数を制限する。我々の分析に
よれば、１２８の制御ワードにより、ほとんどの設計を
エミュレートすることができることが判明した。しかし
ながら、この制限を越える設計では、低レベル論理ゲー
トのサブセットを１ステップでエミュレートするため
に、拡張論理機能も使用される。エミュレーション・コ
ンパイラが、シミュレートされる設計の低レベル論理ゲ
ートを分析し、適宜拡張論理機能を挿入する。

【００３４】データ・フロー：図５のデータ・フロー
は、単一のプロセッサの論理を実行する追加の内部ラッ
チ及びマルチプレクサを示す。このデータ・フローは、
プロセッサ内でデータを経路指定し、プロセッサ及びモ
ジュールの外部で使用されるデータをホールドするため
のラッチを含む。図５には更に、相互接続網（図１）の
対応する６４入力マルチプレクサが示され、これはノー
ド・ビット入力信号に対応して、別のプロセッサからの
データを選択する。

【００３５】現左制御ワードからのパス制御フィールド
（ＰＣ）は、ノード・ビット出力に対応するデータ・ソ
ース及びデータ・スタックに書込まれるデータを選択す
るように、データ・フロー内でデータを経路指定する。
ラッチ制御フィールド（ＬＣ）は、後の使用に備え、４
個のそれぞれのラッチに対するデータのラッチを独立に
制御する。

【００３６】モジュール・ビット入力ラッチ及びモジュ
ール・ビット出力ラッチは、プロセッサが同一のエミュ
レーション・ボード（図７）上の別のモジュール内の指
定プロセッサと通信するために使用する。これらの２つ
の信号は専用のモジュール・ピンに接続され、同一のエ
ミュレーション・ボード上の別のモジュール上の特定の
対応ピンに配線される。これらのピン上に転送されるデ
ータ・ビットは、データが、エミュレートされる設計の
複数のノードに対応してステップ毎に変化するように、
時分割制御される。

【００３７】外部ビット入力ラッチ及び外部ビット出力
ラッチは、プロセッサがエミュレーション支援機構、タ
ーゲット・システムまたは他のエミュレーション・ボー
ド上のプロセッサと通信するために使用する。これらの
２つの信号は専用のモジュール・ピンにも接続され、エ
ミュレーション・ボード上のコネクタ・ピンに配線され
る。通常、これらのピン上の情報は、シーケンサの１循
環の間に高々１度変化し、エミュレートされる設計の入
力または出力信号に対応する。エミュレーション支援機
構に接続されるとき、データ・ビットはステップ毎に変
化しうる。

【００３８】このデータ・フローの重要な機能は、モジ
ュール・ビット入力データを相互接続網に渡すのと同時
に、論理オペレーションを実行する（結果を保管する）
能力である。このバイパス経路指定機能は、特定のプロ
セッサが相互接続されるように、モジュール間のボード
・レベル配線を増補する。これにより、プロセッサが同
一モジュール内に存在せず、エミュレーション・ボード
配線を介して直接接続されない場合、非ブロック化（no
n-blocking）プロセッサ間通信が２ステップで提供され
る。

【００３９】メモリ・アドレス・レジスタ：エミュレー
トされるメモリ・アレイ・オペレーションを増補するた
めに、エミュレーション・モジュールは複数の、例えば
４個のメモリ・アドレス・レジスタを含む。各レジスタ
は３つのフィールド、すなわち７ビットのライン・アド
レス、５ビットのビット・アドレス及び読出し／書込み
オペレーション・ビットを含む。メモリ・オペレーショ
ンの間（図３）、ライン・アドレスが左制御ワードから
のメモリ・アドレス・データ（ＭＡＤ）と論理和され、
組込み型メモリ要素をアクセスするために、右制御記憶
に供給されるアドレスを形成する。ビット・アドレス
は、メモリ読出しまたは書込みオペレーションのための
単一ビットを選択するために使用される。

【００４０】概念的には、メモリ・アドレス・レジスタ
はモジュール内のプロセッサに独立であるが、物理的に
は、各メモリ・アドレス・レジスタは、１３個のプロセ
ッサ内のメモリ・アドレス・ビット・ラッチから構成さ
れる。４個の独立のメモリ・アドレス・レジスタが、６
４個のプロセッサを有するモジュール上に構成され、各
々は四分区間内の１６個のプロセッサに関連付けられ
る。関連付けられるプロセッサ内のエミュレーション制
御プログラムは、協働して、共有メモリ・アドレス・レ
ジスタの内容を生成及び変更する。各エミュレーション
・モジュール内の１２個の残りの（予備の）メモリ・ア
ドレス・ビット・ラッチ（各四分区間から３個）は、論
理オペレーションの間に他の目的のために使用される。

【００４１】エミュレーション・モジュール：上述のエ
ミュレーション・プロセッサは、エミュレーション・エ
ンジンの基本コンポーネントである。図６に示されるエ
ミュレーション・モジュールは、物理パッケージ化の第
１レベルであり、６４個の同一のプロセッサのアレイ、
相互接続網及びシーケンサを含む。シーケンサからのス
テップ値は、モジュール内の全てのプロセッサに提供さ
れ、それらのエミュレーション・プログラムを同期して
実行することを可能にする。エミュレーションの間、シ
ーケンサは０から最大値まで繰返し増分される。最大値
（１２８未満）は、エミュレートされる設計の最大パス
長に依存する。設計をエミュレートするために複数のモ
ジュールが使用される場合、それらのシーケンサは同期
してステップし、同一の値を含む。

【００４２】モジュール内で、各プロセッサはノードと
見なされる。６４個のノードが、６４個の６４入力マル
チプレクサを含む非ブロック化相互接続網を介して、相
互接続される。各マルチプレクサはその関連プロセッサ
からノード・アドレスを受信し、ノード・ビット入力信
号を返却する。相互接続網内のあらゆるマルチプレクサ
は、その入力として、６４個の各プロセッサからのノー
ド・ビット出力信号を有する。マルチプレクサの出力
は、そのプロセッサへのノード・ビット入力となる。各
マルチプレクサは、その関連プロセッサへの入力とし
て、モジュール内の任意の他のプロセッサのノード・ビ
ット出力信号を選択する。

【００４３】任意のプロセッサに対応して相互接続網に
転送されるデータ・ビットは、ステップ毎に変化し、エ
ミュレートされる設計の特定のネットに専従するわけで
はない。任意の指定ステップにおけるあるプロセッサか
ら相互接続網へのデータは、エミュレートされるゲート
出力、エミュレートされるレジスタまたはメモリ出力、
或いはプロセッサ間エミュレーション制御情報を表す。
ノード・ビット入力値は、続く使用に備えてプロセッサ
の入力スタックに記憶され、非常に高いファンイン（fa
n-in）をもたらす。複数のプロセッサが、（それらのノ
ード・ビット入力として）同一のプロセッサのノード・
ビット出力を選択するとき、非常に高いファンアウト
（fan-out）または同報通信が達成される。

【００４４】各プロセッサは、同一モジュール内のプロ
セッサ以外の装置とデータを転送するために、４つのモ
ジュール・パッドのセットに電気的に接続される。ほと
んどのモジュール入力及び出力パッドは、それぞれエミ
ュレーション・ボード上の他の特定のモジュール出力及
び入力パッドに配線される（図７参照）。幾つかのモジ
ュール入力及び出力パッドは、エミュレーション・ボー
ド・コネクタ・ピンに配線される。相互接続網に関して
は、モジュール入出力パッド上のデータ・ビットが、ス
テップ毎に変化する。

【００４５】外部入力及び出力パッドは、内部的に関連
プロセッサの外部ビット入力信号及び外部ビット出力信
号にそれぞれ接続される。これらのパッドは、通常、エ
ミュレーション・システム内の他のエミュレーション・
ボードまたは他の機構と通信するために使用される。プ
ロセッサはこのように、エミュレーション支援機構また
はターゲット・システムの入出力信号に割当てられる。
外部入出力パッド上のデータは、ステップ毎に変化しう
る。しかしながら、ターゲット・システムに接続される
場合には、通常、シーケンサの循環（設計クロック・サ
イクル）の間に、高々１度変化する。

【００４６】エミュレーション・ボード：物理パッケー
ジ化の次に高いレベルでは、図７に示されるエミュレー
ション・ボードは、６５個の同一のエミュレーション・
モジュールのアレイを含む。これらの各モジュールは、
エミュレーション・ボード上のあらゆる他のモジュール
に対する特定の入出力信号対を有するように、それぞれ
のモジュール入出力ピンにより相互接続される。これら
の信号対はモジュール／プロセッサ対を相互接続し、モ
ジュールＹ内のプロセッサＸが、モジュールＸ内のプロ
セッサＹに接続される（但しＸ＝Ｙ以外の場合）。６５
番目のエミュレーション・モジュールは、他の６４個の
各エミュレーション・モジュールの未使用対（Ｘ＝Ｙ）
に接続される。異なる数のモジュール、またはモジュー
ル間で異なる数の信号対を有する他の多くのエミュレー
ション・ボード構成も可能である。

【００４７】各モジュールからの外部入出力ピンは、他
のカード、エミュレーション支援機構及びターゲット環
境と通信するために、エミュレーション・ボード入出力
コネクタ・ピンに接続される。予備のモジュール入出力
ピン（上記Ｘ＝Ｙ）も、これらの追加の外部信号として
使用することができる。６４個のモジュールを有するエ
ミュレーション・ボードは、その環境または他のカード
に接続するために、４１６０個の入力ピン（４０９６の
外部入出力ピンに加え、６４個の予備モジュール入出力
ピン）及び４１６０個の出力ピンを有することができ
る。

【００４８】エミュレーション・エンジン：物理パッケ
ージ化の次に高いレベルでは、等価の異なる複雑度を有
する複数のエミュレーション・ボードが相互接続され、
相当な容量のエミュレーション・エンジンを提供する。
こうしたエンジンは数百万ゲートの設計をエミュレート
するように構成される。単一のエミュレーション・エン
ジンが、単一の設計または複数の設計を同時にエミュレ
ートするようにプログラムされる。単一の設計をエミュ
レートする場合、あらゆるモジュール内のあらゆるシー
ケンサが、同一の値及びステップを同期して含む。シー
ケンサのステップ増分も、ターゲット・システム内のク
ロックに同期される。複数設計が同時にエミュレートさ
れる場合、指定設計に対応して動作中のシーケンサだけ
が、同期してステップ増分される必要がある。

【００４９】設計は多大に変化するテスト条件の下で、
複数回、エミュレーション・エンジン上で"実行"され
る。設計誤りは、エミュレーション・プログラム制御ワ
ードを変更することにより、或いは変更された設計を再
コンパイルすることにより、容易に修正される。エミュ
レーション・エンジンは高性能を有し、ターゲット・シ
ステムと同じスピードで実行されるので、エミュレート
される設計は完全に検証される。

【００５０】設計が完全に開発されると、エミュレーシ
ョン・エンジンはその設計の永久的具現となる。追加の
支援機構が、エミュレーション・プロセッサをロード
し、エミュレーション・プロセスを制御するために要求
される場合もある。

【００５１】エミュレーション・システム：エミュレー
ション・システムは、エミュレーション・エンジン、タ
ーゲット・システム及び支援機構から構成される。通
常、支援機構は制御コンソール、エミュレーション制御
プロセッサ（例えばパーソナル・コンピュータ）、エミ
ュレーション・モニタリング及びデータ捕獲機構を含
む。

【００５２】エミュレーション・エンジンを含むエミュ
レーション・ボード上の選択エミュレーション・ボード
・コネクタ・ピンが、信号インタフェース回路及びコネ
クタを介して、ターゲット・システムの信号ピンに１対
１ベースで接続される。従って、ターゲット・システム
の各入力または出力信号は、指定のエミュレーション・
プロセッサの出力または入力信号に接続される。同様に
エミュレーション・プロセッサは、モニタリング及びデ
ータ捕獲機構に接続される。

【００５３】エミュレーション・コンパイラ：エミュレ
ーション・コンパイラは、ユーザの論理設計を制御ワー
ド（ＣＷ）のシーケンスに変換する。変換された制御ワ
ードは、エミュレーション・エンジン内のエミュレーシ
ョン・プロセッサの制御記憶にロードされる。コンパイ
ラはユーザの設計を記述するデータ・ファイルを読出
し、エミュレーションの間にエミュレーション・プロセ
ッサを制御するエミュレーション・プログラム・ファイ
ルのセットを生成する。

【００５４】コンパイラは、ユーザ設計をセル及びそれ
らの相互接続により記述する以下の３つの入力ファイル
を処理し、ここで各セルは論理ゲート、レジスタまたは
メモリ・アレイのいずれかである。設計ファイル：このファイルはユーザ設計の内部機能を
記述する。これは各々が特定のセル、その論理機能また
はメモリ機能、その入力信号の名前及びその出力信号の
名前を識別する複数のセル・ステートメントを含む。制御ファイル：このファイルは、ユーザ設計がその外部
（ターゲット）環境に接続される様子を記述する。これ
は各々が特定の物理入出力ピン、そのピンに接続される
信号の名前、データ転送方向及びターゲット・システム
へのその接続を識別する複数の入出力ステートメントを
含む。割当てファイル：ユーザ設計内のセルがエミュレーショ
ン・プロセッサに割当てられる様子を記述するオプショ
ンのファイルである。このファイル内のステートメント
は使用されるプロセッサの数、あるプロセッサから別の
プロセッサに移動されうるセル、こうした移動のコス
ト、最大論理パス長及び時間フェーズの名前を識別す
る。オプションのステートメントは、システム入力また
は出力信号及びそれらの開始または終了プログラム・ス
テップ及び関連プロセッサ番号を識別する。このファイ
ルはユーザによっては提供されず、コンパイラが割当て
フェーズの間に生成する。

【００５５】入力ファイルを処理後、コンパイラは次に
示す４つのフェーズを通じ、エミュレーション・プログ
ラムを準備する。サイズ化：システム入力または出力信号の数が、制御フ
ァイル内のプロセッサの数よりも大きいと、コンパイラ
は各プロセッサが１入力または１出力システム信号を処
理できるように、プロセッサの数を増加する。割当て：設計内の全てのセルに対して、１個または複数
のプロセッサが１個または複数のセルに割当てられる。
割当ての目標は、ｉ）同一プロセッサ内で同一の入力及び出力信号を有す
るセルをグループ化する。あるプロセッサ内のセルから
異なるプロセッサ内のセルに渡される信号が、その信号
を転送するための追加のステップを要求する。ｉｉ）エミュレーション作業負荷を平衡させるために、
ほぼ等しい数のセルをあらゆるプロセッサに割当てる。パス分解：パスは、システム入力信号またはラッチ素子
（レジスタまたはメモリ・アレイ）で開始し、０個以上
の論理ゲートを通過し、システム出力信号またはラッチ
素子で終了するように、コンパイラ内で定義される。遅
延値がパス内の相互接続ゲート間リンクに次のように割
当てられる。ｉ）同一プロセッサには、ゲート間リンクとして１が割
当てられる。ｉｉ）同一モジュール内の異なるプロセッサには、ゲー
ト間リンクとして２が割当てられる。ｉｉｉ）異なるモジュール内のプロセッサには、ゲート
間リンクとして４が割当てられる。パス長は、任意のパスにおける遅延値の合計として計算
される。パス長が割当てファイル内に指定される値より
も大きいと、これはレジスタを追加し、新たな時間フェ
ーズを割当てファイルに追加することにより分割され
る。パス区切り点を決定する基準は、エミュレーション
処理時間の最小化に依存する。スケジューリング：このフェーズの間、各プロセッサが
各ステップにおいて何を実行するかを指定するプログラ
ム・ファイルが、各プロセッサに対して生成される。全
てのプロセッサは同一数のプログラム・ステップを有
し、任意のステップにおいて何も作業がスケジュールさ
れない場合には、プロセッサは遊休状態となる。このス
ケジューリング・フェーズの目標は、プログラム・ステ
ップの最大数を最小化することにより、作業負荷を平衡
させることである。最適な解決では、ゲートが毎ステッ
プの間にあらゆるプロセッサによりエミュレートされる
べきである。

【００５６】エミュレーション例：エミュレーション・
エンジン内において、エミュレーション・コンパイルの
プロセス及びエミュレーション・プログラムの実行を例
証する仮の例が提供される。図９はこの例の概観を表
し、６ビット・レジスタがメモリ・アレイ（６４ワード
×２ビット）にアドレスを提供する。毎設計サイクルご
とに２ビットがメモリから読出され、反転され、同一の
アドレスに書戻される。レジスタの内容も毎設計サイク
ルごとに増分される。図１０はこの例の詳細をゲート・
レベルで表す。１６進値がこの例では使用される。図１
１はエミュレーション・プロセッサ割当てを示す。表１
は、様々な論理機能に対応する論理機能テーブル符号化
を表す。テーブル内の全ての値が１６進表記で示され、
例えば、１６進の３Ｂは２進値の00111011に対応する。

【００５７】表２乃至表５は、サイズ化、割当て及びス
ケジューリングの結果を反映した中間コンパイラ・デー
タを示す。この単純な例では、パス分解は要求されな
い。表６は、１４個の各エミュレーション・プロセッサ
に対応するコンパイラ及びエミュレーション・プログラ
ムの結果を示す。

【００５８】サイズ化及び割当てフェーズの間、コンパ
イラは次の割当てを生成する。ｉ）プロセッサ００乃至０５は、６つの出力信号に割当
てられる。ｉｉ）プロセッサ０８乃至０９は、６４ビット・メモリ
・アレイをエミュレートするために割当てられる。ｉｉｉ）プロセッサ０Ａ乃至０Ｆは、メモリ・アレイを
アドレスするために割当てられる。

【００５９】結果のエミュレーション・プログラムか
ら、プロセッサ０４が増分器をエミュレートし、データ
をレジスタ出力として使用されるそれぞれのプロセッサ
に渡すわかる。

【表１】

【００６０】

【表２】

【００６１】

【表３】

【００６２】

【表４】

【００６３】

【表５】

【００６４】

【表６】

【００６５】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００６６】（１）各々が複数タイプの論理ゲート機能
を処理する実行ユニットを含む複数のエミュレーション
・プロセッサと、それぞれが前記エミュレーション・プ
ロセッサに接続される出力と、それぞれが他の各エミュ
レーション・プロセッサに接続される入力と、任意のエ
ミュレーション・プロセッサからの出力を他のエミュレ
ーション・プロセッサに転送するバス手段とを有するマ
ルチプレクサと、各エミュレーション・プロセッサ内に
あって、関連するエミュレーション・プロセッサのオペ
レーションを制御するソフトウェア論理表現信号を記憶
する組込み型制御記憶と、各エミュレーション・プロセ
ッサ内にあって、当該エミュレーション・プロセッサ内
の前記組込み型制御記憶に記憶される前記ソフトウェア
信号の制御の下で、当該エミュレーション・プロセッサ
により生成されるデータを受信する組込み型データ記憶
と、前記組込み型制御記憶に記憶される前記ソフトウェ
ア信号の制御の下で、任意のエミュレーション・プロセ
ッサから、接続される前記マルチプレクサを介して、前
記バス手段上にデータを送信するバス制御手段と、を含
む、ソフトウェア駆動型多重プロセッサ・エミュレーシ
ョン・システム。（２）各エミュレーション・プロセッサの前記実行ユニ
ットに含まれ、複数タイプの任意の論理ゲート機能をエ
ミュレートするテーブル索引ユニットを含む、前記
（１）記載のソフトウェア駆動型多重プロセッサ・エミ
ュレーション・システム。（３）前記複数のエミュレーション・プロセッサに接続
され、前記エミュレーション・プロセッサを同期するた
めの出力循環信号を前記エミュレーション・プロセッサ
に提供するシーケンサを含む、前記（１）記載のソフト
ウェア駆動型多重プロセッサ・エミュレーション・シス
テム。（４）前記複数のエミュレーション・プロセッサ、前記
バス手段、前記バス制御手段及び前記シーケンサを含む
単一のモジュール・ユニットを含む、前記（３）記載の
ソフトウェア駆動型多重プロセッサ・エミュレーション
・システム。（５）前記モジュール・ユニットが複数設けられ、各モ
ジュール・ユニットの各前記エミュレーション・プロセ
ッサが外部入力及び外部出力を有しており、更に各モジ
ュール・ユニットの各エミュレーション・プロセッサの
前記外部入力及び前記外部出力を、異なるモジュール・
ユニットのエミュレーション・プロセッサの外部出力及
び外部入力に接続するモジュール間バス手段と、エミュ
レーション実行サイクルのために全ての前記モジュール
・ユニットの前記シーケンサを同期させる手段と、を含
む、前記（４）記載のソフトウェア駆動型多重プロセッ
サ・エミュレーション・システム。（６）エミュレートされる論理のサブセットを表す論理
ソフトウェア・クラスタを含むように予めコンパイルさ
れた、ソフトウェア手段に記憶される論理ソフトウェア
と、全てのエミュレーション・プロセッサによる実行サ
イクルに先立ち、前記論理ソフトウェアの異なるソフト
ウェア・クラスタを、異なるエミュレーション・プロセ
ッサの組込み型制御記憶にロードするローディング手段
と、前記ソフトウェア・クラスタが前記エミュレーショ
ン・プロセッサにロードされた後、全てのエミュレーシ
ョン・プロセッサの実行サイクルのために前記シーケン
サを起動する起動手段と、を含み、前記論理の全てのソ
フトウェア・クラスタが処理され、該論理によるオペレ
ーションがエミュレートされるまで、前記ローディング
手段及び前記起動手段が交互に繰返し動作する、前記
（３）または（５）記載のソフトウェア駆動型多重プロ
セッサ・エミュレーション・システム。（７）各エミュレーション・プロセッサに関連する前記
組込み型制御記憶及び前記組込み型データ記憶に関連付
けられ、当該多重エミュレーション・システムによりエ
ミュレートされるターゲット論理エンティティ内のメモ
リ・アレイの全部または一部をエミュレートするよう
に、前記組込み型制御記憶と前記組込み型データ記憶と
を協働させる特殊制御手段を含む、前記（４）記載のソ
フトウェア駆動型多重プロセッサ・エミュレーション・
システム。

【００６７】

【発明の効果】本発明は、実用ＡＳＩＣチップの初期設
計から検証作業までの高速行程を妥当なコストにより提
供する。それにより設計がシリコンなどに縛られること
なく、"柔軟性"を維持したまま、設計者は"実世界"（re
al world）システム・コンポーネントを用い、実用環境
におけるチップ設計を検証することができる。本発明は
ＶＬＳＩチップ・エミュレーションに無類の容量、相互
接続性、柔軟性、効率及びスピードを提供する。現ＶＬ
ＳＩチップ・エミュレータの入出力ピン制限が、固有の
相互接続機構に結合される"１サイクル当たり１行程"
（path-per-cycle）エミュレーション技術により克服さ
れる。本発明自身はＶＬＳＩ技術において具現され、Ｖ
ＬＳＩチップ設計において具現される超大規模高速論理
回路と共に、メモリ・アレイ及びそれらのソフトウェア
内容をエミュレートすることができる。

【図面の簡単な説明】

【図１】エミュレーション・プロセッサの概観を表す図
である。

【図２】論理回路をエミュレートするために使用される
制御ワード・フィールドを表す図である。

【図３】メモリをエミュレートするために使用される制
御ワード・フィールドを表す図である。

【図４】論理回路をエミュレートするために使用される
論理要素を表す図である。

【図５】エミュレーション・プロセッサの内部データ・
フローを表す図である。

【図６】エミュレーション・モジュールの概観を表す図
である。

【図７】エミュレーション・ボードの概観を表す図であ
る。

【図８】エミュレーション・システムの概観を表す図で
ある。

【図９】１設計例の概観を表す図である。

【図１０】１設計例の詳細ブロック図である。

【図１１】１設計例の割当てを表す図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者タク−ウォン・ンアメリカ合衆国12538、ニューヨーク州ハイド・パーク、ルーズベルト・ロード 118 (72)発明者ハロルド・リチャード・パーマーアメリカ合衆国12603、ニューヨーク州ポキプシ、アルダ・ドライブ 72

Claims

【特許請求の範囲】

【請求項１】各々が複数タイプの論理ゲート機能を処理
する実行ユニットを含む複数のエミュレーション・プロ
セッサと、それぞれが前記エミュレーション・プロセッサに接続さ
れる出力と、それぞれが他の各エミュレーション・プロ
セッサに接続される入力と、任意のエミュレーション・
プロセッサからの出力を他のエミュレーション・プロセ
ッサに転送するバス手段とを有するマルチプレクサと、各エミュレーション・プロセッサ内にあって、関連する
エミュレーション・プロセッサのオペレーションを制御
するソフトウェア論理表現信号を記憶する組込み型制御
記憶と、各エミュレーション・プロセッサ内にあって、当該エミ
ュレーション・プロセッサ内の前記組込み型制御記憶に
記憶される前記ソフトウェア信号の制御の下で、当該エ
ミュレーション・プロセッサにより生成されるデータを
受信する組込み型データ記憶と、前記組込み型制御記憶に記憶される前記ソフトウェア信
号の制御の下で、任意のエミュレーション・プロセッサ
から、接続される前記マルチプレクサを介して、前記バ
ス手段上にデータを送信するバス制御手段と、を含む、ソフトウェア駆動型多重プロセッサ・エミュレ
ーション・システム。
【請求項２】各エミュレーション・プロセッサの前記実
行ユニットに含まれ、複数タイプの任意の論理ゲート機
能をエミュレートするテーブル索引ユニットを含む、請求項１記載のソフトウェア駆動型多重プロセッサ・エ
ミュレーション・システム。
【請求項３】前記複数のエミュレーション・プロセッサ
に接続され、前記エミュレーション・プロセッサを同期
するための出力循環信号を前記エミュレーション・プロ
セッサに提供するシーケンサを含む、請求項１記載のソフトウェア駆動型多重プロセッサ・エ
ミュレーション・システム。
【請求項４】前記複数のエミュレーション・プロセッ
サ、前記バス手段、前記バス制御手段及び前記シーケン
サを含む単一のモジュール・ユニットを含む、請求項３記載のソフトウェア駆動型多重プロセッサ・エ
ミュレーション・システム。
【請求項５】前記モジュール・ユニットが複数設けら
れ、各モジュール・ユニットの各前記エミュレーション
・プロセッサが外部入力及び外部出力を有しており、更
に各モジュール・ユニットの各エミュレーション・プロ
セッサの前記外部入力及び前記外部出力を、異なるモジ
ュール・ユニットのエミュレーション・プロセッサの外
部出力及び外部入力に接続するモジュール間バス手段
と、エミュレーション実行サイクルのために全ての前記モジ
ュール・ユニットの前記シーケンサを同期させる手段
と、を含む、請求項４記載のソフトウェア駆動型多重プロセ
ッサ・エミュレーション・システム。
【請求項６】エミュレートされる論理のサブセットを表
す論理ソフトウェア・クラスタを含むように予めコンパ
イルされた、ソフトウェア手段に記憶される論理ソフト
ウェアと、全てのエミュレーション・プロセッサによる実行サイク
ルに先立ち、前記論理ソフトウェアの異なるソフトウェ
ア・クラスタを、異なるエミュレーション・プロセッサ
の組込み型制御記憶にロードするローディング手段と、前記ソフトウェア・クラスタが前記エミュレーション・
プロセッサにロードされた後、全てのエミュレーション
・プロセッサの実行サイクルのために前記シーケンサを
起動する起動手段と、を含み、前記論理の全てのソフトウェア・クラスタが処理され、
該論理によるオペレーションがエミュレートされるま
で、前記ローディング手段及び前記起動手段が交互に繰
返し動作する、請求項３または５記載のソフトウェア駆動型多重プロセ
ッサ・エミュレーション・システム。
【請求項７】各エミュレーション・プロセッサに関連す
る前記組込み型制御記憶及び前記組込み型データ記憶に
関連付けられ、当該多重エミュレーション・システムに
よりエミュレートされるターゲット論理エンティティ内
のメモリ・アレイの全部または一部をエミュレートする
ように、前記組込み型制御記憶と前記組込み型データ記
憶とを協働させる特殊制御手段を含む、請求項４記載のソフトウェア駆動型多重プロセッサ・エ
ミュレーション・システム。