JP3020035B2 - 集積回路装置のテスト方法及び該方法でテストするのに好適な集積回路装置 - Google Patents
集積回路装置のテスト方法及び該方法でテストするのに好適な集積回路装置Info
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- JP3020035B2 JP3020035B2 JP2220144A JP22014490A JP3020035B2 JP 3020035 B2 JP3020035 B2 JP 3020035B2 JP 2220144 A JP2220144 A JP 2220144A JP 22014490 A JP22014490 A JP 22014490A JP 3020035 B2 JP3020035 B2 JP 3020035B2
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は種々の機能ブロック（以後マクロと称す）か
ら成る１以上の集積回路をテストする方法に関するもの
である。本発明は容易にテストし得る集積回路及び集積
回路ボードのような集積回路装置の設計原理も提供する
ものである。大規模集積回路のテストは特に回路がそれ
ぞれ異なる機能を有する種々のブロック又はマクロを含
むときに特に扱いにくい問題が多くなってきている。特
に、特別の手段を講じなければ、一般に発生するエラー
又はエラーパターンを十分にカバーするテストパターン
セットの発生に多大の時間を要する。内部集積回路のテ
ストに関しては、スキャンテストまたはLSSD原理が標準
方式になっている。
ら成る１以上の集積回路をテストする方法に関するもの
である。本発明は容易にテストし得る集積回路及び集積
回路ボードのような集積回路装置の設計原理も提供する
ものである。大規模集積回路のテストは特に回路がそれ
ぞれ異なる機能を有する種々のブロック又はマクロを含
むときに特に扱いにくい問題が多くなってきている。特
に、特別の手段を講じなければ、一般に発生するエラー
又はエラーパターンを十分にカバーするテストパターン
セットの発生に多大の時間を要する。内部集積回路のテ
ストに関しては、スキャンテストまたはLSSD原理が標準
方式になっている。
（従来の技術） このようなスキャンテストにおいては、集積回路のフ
リップフロップをテストレジスタに接続する。テストパ
ターンを供給した後に回路全体を同期又は非同期動作さ
せる。次いでテストレジスタの内容を次の評価のために
結果パターンとして直列にシフトアウトさせる。このよ
うなスタティックRAMメモリのスキャンテストは欧州特
許出願88201501.9（特開平２−87400号）に開示されて
いる。この既知のシステムは機能ブロックとしてRAMマ
トリクス、種々の制御レジスタ及び他の情報レジスタ、
アドレスデコーダを具えている。特に、この既知のシス
テムはテストを内部的にセルフコントロールして多量の
外部通信を必要としないようにしている。
リップフロップをテストレジスタに接続する。テストパ
ターンを供給した後に回路全体を同期又は非同期動作さ
せる。次いでテストレジスタの内容を次の評価のために
結果パターンとして直列にシフトアウトさせる。このよ
うなスタティックRAMメモリのスキャンテストは欧州特
許出願88201501.9（特開平２−87400号）に開示されて
いる。この既知のシステムは機能ブロックとしてRAMマ
トリクス、種々の制御レジスタ及び他の情報レジスタ、
アドレスデコーダを具えている。特に、この既知のシス
テムはテストを内部的にセルフコントロールして多量の
外部通信を必要としないようにしている。
（発明が解決しようとする課題） しかし、複雑な集積回路、特にそれぞれ異なる特性の
種々のブロックを有する集積回路においてはかなり長い
テスト／結果パターンを必要とするテストスキャンチェ
ーンが存在し、テストパターンの発生及びテストの実行
に極めて長い時間を必要とする。
種々のブロックを有する集積回路においてはかなり長い
テスト／結果パターンを必要とするテストスキャンチェ
ーンが存在し、テストパターンの発生及びテストの実行
に極めて長い時間を必要とする。
（課題を解決するための手段） 従って、本発明の目的は、複雑な集積回路内の格別の
機能ブロック（広範囲の種々の機能のうちの任意のもの
を持ち得る）を完全に、互いに独立にテストし、少なく
とも３つの順次のレベルの階層構造を有する集積回路に
おいては階層の各レベルに簡単なインタフェースを付加
するだけでテストし得るテスト方法を提供することにあ
る。実際の例では僅かに約７％の面積増大を必要とする
だけであった。
機能ブロック（広範囲の種々の機能のうちの任意のもの
を持ち得る）を完全に、互いに独立にテストし、少なく
とも３つの順次のレベルの階層構造を有する集積回路に
おいては階層の各レベルに簡単なインタフェースを付加
するだけでテストし得るテスト方法を提供することにあ
る。実際の例では僅かに約７％の面積増大を必要とする
だけであった。
従って、本発明の１つの特徴は、少なくとも３つのレ
ベルの階層構造を有するデジタル集積回路、即ち少なく
とも１つのアセンブリを高位レベルに具え、少なくとも
１つの斯かるアセンブリが次の下位レベルにサブアセン
ブリの第１系列を具え、少なくとも１つの斯かるサブア
センブリが最下位レベルにテスト可能マクロの第２系列
を具えたディジタル集積回路をステトする方法におい
て、 a.前記マクロの全てをオーバオールリセット信号により
まとめて初期状態にリセットさせるステップと、 b.アセンブリテストサイクルを投入し、サブアセンブリ
の第１系列内の各サブアセンブリを順次に指定し、関連
するサブアセンブリテストサイクルを関連するレディ信
号を受信するまで制御するステップと、 c.指定したサブアセンブリのサブアセンブリテストサイ
クルを実行させ、当該サブアセンブリテストサイクルの
終了後に関連するアセンブリテストサイクルに復帰させ
るステップとを具え、前記サブアセンブリテストサイク
ルは d.前記サブアセンブリテストサイクルにおいてそのマク
ロの第２系列内の各マクロを順次に指定し、指定した各
マクロについてオーバオールマクロテストモード（MT
M）制御信号の制御の下でマクロテストを選択的に実行
させるか当該マクロをバイパスさせ、何れの場合にも当
該マクロテストの終了後にサブアセンブリテストサイク
ルに復帰させるステップと、 e.前記サブアセンブリの第１系列の全てのサブアセンブ
リテストが終了した後にアセンブリ良／故障表示を発生
させるステップとを具える ことにある。
ベルの階層構造を有するデジタル集積回路、即ち少なく
とも１つのアセンブリを高位レベルに具え、少なくとも
１つの斯かるアセンブリが次の下位レベルにサブアセン
ブリの第１系列を具え、少なくとも１つの斯かるサブア
センブリが最下位レベルにテスト可能マクロの第２系列
を具えたディジタル集積回路をステトする方法におい
て、 a.前記マクロの全てをオーバオールリセット信号により
まとめて初期状態にリセットさせるステップと、 b.アセンブリテストサイクルを投入し、サブアセンブリ
の第１系列内の各サブアセンブリを順次に指定し、関連
するサブアセンブリテストサイクルを関連するレディ信
号を受信するまで制御するステップと、 c.指定したサブアセンブリのサブアセンブリテストサイ
クルを実行させ、当該サブアセンブリテストサイクルの
終了後に関連するアセンブリテストサイクルに復帰させ
るステップとを具え、前記サブアセンブリテストサイク
ルは d.前記サブアセンブリテストサイクルにおいてそのマク
ロの第２系列内の各マクロを順次に指定し、指定した各
マクロについてオーバオールマクロテストモード（MT
M）制御信号の制御の下でマクロテストを選択的に実行
させるか当該マクロをバイパスさせ、何れの場合にも当
該マクロテストの終了後にサブアセンブリテストサイク
ルに復帰させるステップと、 e.前記サブアセンブリの第１系列の全てのサブアセンブ
リテストが終了した後にアセンブリ良／故障表示を発生
させるステップとを具える ことにある。
従って、全てのマクロが必要な限りテストされ、テス
トサイクル間の相互作用は基本的で明瞭である。オーバ
オールリセットはクリア初期状態を与える。集積回路装
置は単一の集積回路とすることができる。上記の方法
は、複数の副機能を組み合わせて１つの機能を構成し、
一組の機能を組み合わせて回路全体の特定の機能を形成
する極めて複雑な集積回路をテストするのに好適であ
る。この場合、テスト編成は設計編成と連携させる。特
に、本発明はテストの分配制御を最適と考えられるレベ
ルまで下げることができる。これによりテスト制御手段
全体を簡単化することができ、高レベルの回路配置の構
成時に高レベルにおけるテスト制御手段を再設計する必
要がない。設計は回路のレベル及びテスト方法論のレベ
ルの双方において一層モジュール的になる。
トサイクル間の相互作用は基本的で明瞭である。オーバ
オールリセットはクリア初期状態を与える。集積回路装
置は単一の集積回路とすることができる。上記の方法
は、複数の副機能を組み合わせて１つの機能を構成し、
一組の機能を組み合わせて回路全体の特定の機能を形成
する極めて複雑な集積回路をテストするのに好適であ
る。この場合、テスト編成は設計編成と連携させる。特
に、本発明はテストの分配制御を最適と考えられるレベ
ルまで下げることができる。これによりテスト制御手段
全体を簡単化することができ、高レベルの回路配置の構
成時に高レベルにおけるテスト制御手段を再設計する必
要がない。設計は回路のレベル及びテスト方法論のレベ
ルの双方において一層モジュール的になる。
上記の方法は追加の階層レベルを有する集積回路ボー
ドをテストするのに用いることもできる。同様に単一集
積回路が４以上の階層レベルを有していてもよい。
ドをテストするのに用いることもできる。同様に単一集
積回路が４以上の階層レベルを有していてもよい。
次の下位レベルの一連のテストサイクルの実行後に、
次の高位レベルの各テストサイクルがオーバオールマク
ロテストモード制御信号値により制御されるアイドル状
態を含むようにするのが有利である。
次の高位レベルの各テストサイクルがオーバオールマク
ロテストモード制御信号値により制御されるアイドル状
態を含むようにするのが有利である。
本発明はテストし得る集積回路及び集積回路装置にも
関するものである。他の特徴は特許請求の範囲の実施態
様項に記載されている。
関するものである。他の特徴は特許請求の範囲の実施態
様項に記載されている。
（実施例） 以下、図面を参照して本発明を好適実施例につき説明
する。
する。
集積回路の階層構造の説明 第１図は集積回路配置の階層構造を示す。図の右上は
集積回路20,72,74を具える集積回路ボード70を示す。回
路20については後に詳述する。回路74はテスト制御回路
又はブロックである。回路72は簡単のためこれ以上詳述
しない。全ての回路は表面実装DILパッケージとして示
してあるが、本発明はこれに限定されるものでない。左
上のブロック20はボード70上に装着された集積回路20を
詳細に示すものである。
集積回路20,72,74を具える集積回路ボード70を示す。回
路20については後に詳述する。回路74はテスト制御回路
又はブロックである。回路72は簡単のためこれ以上詳述
しない。全ての回路は表面実装DILパッケージとして示
してあるが、本発明はこれに限定されるものでない。左
上のブロック20はボード70上に装着された集積回路20を
詳細に示すものである。
最下位レベルのブロック34はテスト可能な機能ブロッ
ク又はマクロを記号的に示したものである。斯かる機能
ブロックは種々の機能を有し得るが、これらの機能につ
いては簡単のためにこれ以上詳細に説明しない。テスタ
ビリティの点から、下記の実現可能な解決手段が設計さ
れている。
ク又はマクロを記号的に示したものである。斯かる機能
ブロックは種々の機能を有し得るが、これらの機能につ
いては簡単のためにこれ以上詳細に説明しない。テスタ
ビリティの点から、下記の実現可能な解決手段が設計さ
れている。
−完全な組合せ演算ユニットであって、従って完全に
同期動作する演算ユニットであるマクロ。
同期動作する演算ユニットであるマクロ。
−完全なスキャナブル演算ユニット、即ちスキャンチ
ェーンによりその各フリップフロップにアクセスし得る
演算ユニットであるマクロ。このマクロは１つ又は複数
の個別のスキャンチェーンを有するものとすることがで
き、特定の例では前述したスタティックランダムアクセ
スメモリとすることができる。
ェーンによりその各フリップフロップにアクセスし得る
演算ユニットであるマクロ。このマクロは１つ又は複数
の個別のスキャンチェーンを有するものとすることがで
き、特定の例では前述したスタティックランダムアクセ
スメモリとすることができる。
−全ワード幅に亘って完全にパイプライン動作し、特
にフィードバックを含まないマクロ。これは、入力信号
と出力信号との間のタイミング関係が常に一定で均一で
あることを意味する。このマクロの特定の例はレジスタ
ファイルである。目的の機能のためにフィードバックを
必要とする場合には、解決手段を２以上のマクロに分布
させること勿論である。
にフィードバックを含まないマクロ。これは、入力信号
と出力信号との間のタイミング関係が常に一定で均一で
あることを意味する。このマクロの特定の例はレジスタ
ファイルである。目的の機能のためにフィードバックを
必要とする場合には、解決手段を２以上のマクロに分布
させること勿論である。
上述のマクロはマクロリーフテスタビリティルールの
基本セットに従う。将来適当な適応化により多くの機能
がこれらのルールに適合可能になることが考えられる。
基本セットに従う。将来適当な適応化により多くの機能
がこれらのルールに適合可能になることが考えられる。
テスト可能ブロックを独立に正しく動作するようにし
た後は、このブロックが高レベル構造内のビルディング
ブロック又は“ブラックボックス”として用いられると
きは、これ以上何の変化も加える必要はない。ブロック
24は同一もしくは他の機能又は構造のマクロ30,32,36,3
8と一緒にテスト可能機能ブロック又はマクロ34を具え
たサブアセンブリを記号的に表わしたものであり、これ
らマクロ30,32,36,38もテスト可能であり、サブアセン
ブリ24内に含める際に変化させてはならない。サブアセ
ンブリ24内のテストを制御するために、テスト制御ブロ
ック25を設け、これによりテストの実行を種々のマクロ
に選択的に割り当て、制御すると共に相互接続29により
サブアセンブリの外界にインタフェースする。簡単のた
め、サブアセンブリ内の相互接続は図示してない。テス
ト用相互接続は別にして、種々のマクロはそれらの通常
の相互接続（サブアセンブリの内部及び外部の双方）を
有しているが、これら接続は図の簡単のため図示してな
い。ブロック20はテスト制御ブロック25が設けられたテ
スト可能サブアセンブリ24に加えて、テスト制御ブロッ
ク23,27がそれぞれ設けられた他のサブアセンブリ22,26
を具えた完全な機能回路を記号的に表わしたものであ
り、これらのサブアセンブリ22,26も同様にテスト可能
であり、サブアセンブリ24と同一もしくは異なる機能を
有している。このレベルでもこれらのサブアセンブリは
回路20内に含める際に変化させてはならない。回路20内
のテストを制御するためにテスト制御ブロック28を設
け、これによりテストの実行を種々のサブアセンブリに
選択的に割り当てると共に相互接続21によりアセンブリ
の外界にインタフェースする。図の簡単化のために、回
路内のサブアセンブリ間及び外界との通信のための他の
総合接続は図示してない。同様に、ボードレベルではテ
スト制御回路74が種々の回路20,72の実行を制御し、割
り当てる。このための相互接続は図示してない。テスト
制御回路74はテスト制御マシーンに接続するための外部
テストピン75を有する。テスト制御マシーンはソフトウ
ェア又は他の制御要素の制御の下でテスト信号列を回路
ボード及び従って種々の回路、サブアセンブリ及びマク
ロに供給する。
た後は、このブロックが高レベル構造内のビルディング
ブロック又は“ブラックボックス”として用いられると
きは、これ以上何の変化も加える必要はない。ブロック
24は同一もしくは他の機能又は構造のマクロ30,32,36,3
8と一緒にテスト可能機能ブロック又はマクロ34を具え
たサブアセンブリを記号的に表わしたものであり、これ
らマクロ30,32,36,38もテスト可能であり、サブアセン
ブリ24内に含める際に変化させてはならない。サブアセ
ンブリ24内のテストを制御するために、テスト制御ブロ
ック25を設け、これによりテストの実行を種々のマクロ
に選択的に割り当て、制御すると共に相互接続29により
サブアセンブリの外界にインタフェースする。簡単のた
め、サブアセンブリ内の相互接続は図示してない。テス
ト用相互接続は別にして、種々のマクロはそれらの通常
の相互接続（サブアセンブリの内部及び外部の双方）を
有しているが、これら接続は図の簡単のため図示してな
い。ブロック20はテスト制御ブロック25が設けられたテ
スト可能サブアセンブリ24に加えて、テスト制御ブロッ
ク23,27がそれぞれ設けられた他のサブアセンブリ22,26
を具えた完全な機能回路を記号的に表わしたものであ
り、これらのサブアセンブリ22,26も同様にテスト可能
であり、サブアセンブリ24と同一もしくは異なる機能を
有している。このレベルでもこれらのサブアセンブリは
回路20内に含める際に変化させてはならない。回路20内
のテストを制御するためにテスト制御ブロック28を設
け、これによりテストの実行を種々のサブアセンブリに
選択的に割り当てると共に相互接続21によりアセンブリ
の外界にインタフェースする。図の簡単化のために、回
路内のサブアセンブリ間及び外界との通信のための他の
総合接続は図示してない。同様に、ボードレベルではテ
スト制御回路74が種々の回路20,72の実行を制御し、割
り当てる。このための相互接続は図示してない。テスト
制御回路74はテスト制御マシーンに接続するための外部
テストピン75を有する。テスト制御マシーンはソフトウ
ェア又は他の制御要素の制御の下でテスト信号列を回路
ボード及び従って種々の回路、サブアセンブリ及びマク
ロに供給する。
図示の階層構造は４つのレベル、即ちボード、回路
（アセンブリ）、サブアセンブリ、マクロを有する。各
回路は複数のサブアセンブリに分解し得る必要はない。
他方、階層構造は４より多数のレベルを有することもで
き、例えば単一の集積回路内に３以上のレベルが存在し
てもよい。何れにしても、最下位の階層レベルにおいて
そのテスト制御ブロックがテストの実行を直接制御す
る。高位レベルではそのテスト制御ブロックが次の下位
レベル上のテスト制御ブロックにテストの実行を割り当
てるだけである。例えばブロック26を自身のツリー構造
（階層構造）の最下位レベルにあるものとすることもで
きる。テストの性質については以下に説明する。
（アセンブリ）、サブアセンブリ、マクロを有する。各
回路は複数のサブアセンブリに分解し得る必要はない。
他方、階層構造は４より多数のレベルを有することもで
き、例えば単一の集積回路内に３以上のレベルが存在し
てもよい。何れにしても、最下位の階層レベルにおいて
そのテスト制御ブロックがテストの実行を直接制御す
る。高位レベルではそのテスト制御ブロックが次の下位
レベル上のテスト制御ブロックにテストの実行を割り当
てるだけである。例えばブロック26を自身のツリー構造
（階層構造）の最下位レベルにあるものとすることもで
きる。テストの性質については以下に説明する。
テスト構造の説明 第２図はプロセッサレベルにおける並列機能ブロック
間のテスト構造を状態図の形に記号で表わしたものであ
る。テストハードウェアについては後に検討する。プロ
セッサレベルは最下位レベルであり、このレベルではテ
スト制御ブロック（TCB）がテストデータフローを管理
する。このテスト制御ブロックは階層構造内の１つ上の
レベルのテスト制御ブロックにより２つの入力制御信号
の何れかで駆動される。第１に、オーバオールリセット
信号MTR＝１（マクロテストリセット）がシステムをリ
セット状態44に駆動する。第２に、エネーブル信号PRO
−ENA＝０（プロセッサエネーブル）がシステムをアイ
ドル状態に駆動する。第２図に従って動作するテスト制
御ブロックは“レディ”信号を次の高位の制御レベルに
返送することができる。しかし、特に有利な実行モード
では、機能ブロックが完全に同期動作し、局部テスト制
御ブロックが任意の特定のテストを実行するのに必要な
時間長又はクロックサイクル数を知っているようにする
こともできる。テスト制御ブロックへのコマンドはオー
バオールMTM（マクロテストモード）によりシリアルに
与えられる。第２図に示すように、当該プロセッサに関
してはプロシージャは当該テスト制御ブロック内に実現
される有限状態マシーンのリセット信号40（MTR＝１）
でスタートし、このときリセット状態RS（44）になる。
信号MTM＝０である限り、回路が完全に同期型であれば
クロックパルスを受信する度にループ42を巡回する。信
号MTM＝１を受信すると、テスト動作が開始される（ラ
イン46）。MTMが零に戻るまでは各クロックパルスがシ
ステムをチェーン48,50,52の次の状態にせしめる。この
チェーンはマクロと同数のステップを有する。２以上の
ステップを特定の単一マクロに割り当てることもでき
る。しかし、各テスト可能マクロはチェーン内に少なく
とも１つのステップを有する。MTM＝１と一致して、マ
シーンは分岐してタイプ1,2又は３（ブロック58,60,6
2）の何れかのテストを実行する。各タイプは関連する
マクロに対応する。当該テストが信号MTM＝０の制御の
下で終了すると、システムはライン64を経て状態48に戻
る。信号MTMの切換えは当該テストの長さが与えられた
ソフトウェアで制御される。チェーン48,50,52を通過し
てシステムがアイドル状態54になると、MTM＝０はエネ
ーブル信号PRO−ENA＝０であるかぎり、この状態にとど
まる（ループ56を巡回する）。これら制御信号が両方と
も１になる場合にのみ、システムはチェーン48,50,52に
戻ることができる。システムがアイドルループ56内にあ
る間は他のサブアセンブリに対するテストの残部を、例
えば、この他のサブアセンブリにテスト制御信号又はテ
ストパターンをロードすることにより実行することがで
きる。こうして、一般に、全てのマクロが順次にテスト
される。特定の好適例では、種々のマクロへのテスト信
号のローディングを順次に行ない、複数のマクロに割り
当てられたテストを並列に実行させるようにするのが有
利であることが確かめられた。最下位レベルでのこのテ
ストの並列化はセルフテストストラテジィと組み合わせ
ると特に有利である。この場合には一連のテストパター
ンをそれ以前の１以上の結果パターンに基づいて順次に
発生させ、最終結果の内容をランダム化して優れた故障
検出を与えるようにする。１つのマクロ内の故障を明確
に示す能力が低くてもこのストラテジィの有利な特性は
通常そこなわれない。上述の順次のローディング及び種
々のテストの並列実行はテスト用ソフトウェアの書込み
を容易にすることを確かめた。以上ではテストパターン
の発生については考察せず、テスト状態の管理について
のみ考察した。しかし、このようなテストパターンは常
に前記特開平２−87400号に記載されているような標準
の技術に従って決定することができる。その結果はスト
レート結果パターン、又はシグネチャパターンにコンパ
クト化した結果パターン、又は正さについて評価して良
／故障表示を与えるパターン又はシグネチャの何れかに
なる。評価は各レベル、即ちマクロ自体、サブアセンブ
リレベル、アセンブリレベル、スーパアセンブリレベ
ル、又は外部テストマシーンで行なうことができる。最
低必要条件である良／故障表示を除いて、本発明に関係
のない種々のストラテジィにより動作を変えることが可
能である。原則として、リペアプロシージャも実施でき
るが、これらのステップについてはここでは考察しな
い。
間のテスト構造を状態図の形に記号で表わしたものであ
る。テストハードウェアについては後に検討する。プロ
セッサレベルは最下位レベルであり、このレベルではテ
スト制御ブロック（TCB）がテストデータフローを管理
する。このテスト制御ブロックは階層構造内の１つ上の
レベルのテスト制御ブロックにより２つの入力制御信号
の何れかで駆動される。第１に、オーバオールリセット
信号MTR＝１（マクロテストリセット）がシステムをリ
セット状態44に駆動する。第２に、エネーブル信号PRO
−ENA＝０（プロセッサエネーブル）がシステムをアイ
ドル状態に駆動する。第２図に従って動作するテスト制
御ブロックは“レディ”信号を次の高位の制御レベルに
返送することができる。しかし、特に有利な実行モード
では、機能ブロックが完全に同期動作し、局部テスト制
御ブロックが任意の特定のテストを実行するのに必要な
時間長又はクロックサイクル数を知っているようにする
こともできる。テスト制御ブロックへのコマンドはオー
バオールMTM（マクロテストモード）によりシリアルに
与えられる。第２図に示すように、当該プロセッサに関
してはプロシージャは当該テスト制御ブロック内に実現
される有限状態マシーンのリセット信号40（MTR＝１）
でスタートし、このときリセット状態RS（44）になる。
信号MTM＝０である限り、回路が完全に同期型であれば
クロックパルスを受信する度にループ42を巡回する。信
号MTM＝１を受信すると、テスト動作が開始される（ラ
イン46）。MTMが零に戻るまでは各クロックパルスがシ
ステムをチェーン48,50,52の次の状態にせしめる。この
チェーンはマクロと同数のステップを有する。２以上の
ステップを特定の単一マクロに割り当てることもでき
る。しかし、各テスト可能マクロはチェーン内に少なく
とも１つのステップを有する。MTM＝１と一致して、マ
シーンは分岐してタイプ1,2又は３（ブロック58,60,6
2）の何れかのテストを実行する。各タイプは関連する
マクロに対応する。当該テストが信号MTM＝０の制御の
下で終了すると、システムはライン64を経て状態48に戻
る。信号MTMの切換えは当該テストの長さが与えられた
ソフトウェアで制御される。チェーン48,50,52を通過し
てシステムがアイドル状態54になると、MTM＝０はエネ
ーブル信号PRO−ENA＝０であるかぎり、この状態にとど
まる（ループ56を巡回する）。これら制御信号が両方と
も１になる場合にのみ、システムはチェーン48,50,52に
戻ることができる。システムがアイドルループ56内にあ
る間は他のサブアセンブリに対するテストの残部を、例
えば、この他のサブアセンブリにテスト制御信号又はテ
ストパターンをロードすることにより実行することがで
きる。こうして、一般に、全てのマクロが順次にテスト
される。特定の好適例では、種々のマクロへのテスト信
号のローディングを順次に行ない、複数のマクロに割り
当てられたテストを並列に実行させるようにするのが有
利であることが確かめられた。最下位レベルでのこのテ
ストの並列化はセルフテストストラテジィと組み合わせ
ると特に有利である。この場合には一連のテストパター
ンをそれ以前の１以上の結果パターンに基づいて順次に
発生させ、最終結果の内容をランダム化して優れた故障
検出を与えるようにする。１つのマクロ内の故障を明確
に示す能力が低くてもこのストラテジィの有利な特性は
通常そこなわれない。上述の順次のローディング及び種
々のテストの並列実行はテスト用ソフトウェアの書込み
を容易にすることを確かめた。以上ではテストパターン
の発生については考察せず、テスト状態の管理について
のみ考察した。しかし、このようなテストパターンは常
に前記特開平２−87400号に記載されているような標準
の技術に従って決定することができる。その結果はスト
レート結果パターン、又はシグネチャパターンにコンパ
クト化した結果パターン、又は正さについて評価して良
／故障表示を与えるパターン又はシグネチャの何れかに
なる。評価は各レベル、即ちマクロ自体、サブアセンブ
リレベル、アセンブリレベル、スーパアセンブリレベ
ル、又は外部テストマシーンで行なうことができる。最
低必要条件である良／故障表示を除いて、本発明に関係
のない種々のストラテジィにより動作を変えることが可
能である。原則として、リペアプロシージャも実施でき
るが、これらのステップについてはここでは考察しな
い。
特に有利な解決方法ではアイドル状態54からテスト状
態48への転移を省略し、MTM＝１・PRO−ENA＝１の制御
の下でアイドル状態54をリセット状態44に退出させるよ
うにする。この場合、アイドル状態54をリセット状態44
上にマップすることが可能になり、この場合にはPRO−E
NA＝１がパス46の追加の必要条件行になる。これに加え
て、１以上のループ58,…62をそれらの動作が同一であ
れば互いにマップすることもできる。これにより状態の
数が減少する利点が得られる。
態48への転移を省略し、MTM＝１・PRO−ENA＝１の制御
の下でアイドル状態54をリセット状態44に退出させるよ
うにする。この場合、アイドル状態54をリセット状態44
上にマップすることが可能になり、この場合にはPRO−E
NA＝１がパス46の追加の必要条件行になる。これに加え
て、１以上のループ58,…62をそれらの動作が同一であ
れば互いにマップすることもできる。これにより状態の
数が減少する利点が得られる。
第３図はマルチプロセッサレベルにおける並列サブア
センブリ間のテスト構造を示す。同様にして、種々の信
号の名称を変えれば、これと同一のテスト構造を単一集
積回路内の回路20に対応するレベルより高いレベル又は
複数の集積回路が装着されたワイヤードボード上の種々
の回路のレベルにおいてテストを割当て、実行させるの
に用いることができる（チェーンのステップ数を多くし
たり少なくする必要がある）。いずれにせよ、第３図の
状態を実行するテスト制御ブロックは、それより高いレ
ベルの制御ブロックにより駆動された後に、“レディ”
信号を適当なときに次の高レベルに返送することができ
る。しかし、特に有利な実行モードでは、機能ブロック
およびサブアセンブリを同期動作させ、第３図に従うテ
スト制御ブロックが任意の特定のテストに必要な時間長
又はサイクル数を認識しているようにする。特に、これ
は第３図の状態が本発明によるテストサイクルの最上位
レベルを表わす場合である。今、当該テスト制御ブロッ
クへのコマンドがリセット動作を制御信号MTRに加えて
一次入力信号MTM（マクロテストモード）として直列に
与えられるものとする。第３図に示すように、リセット
の実行後に、MTM＝１への変化がシステムをライン86へ
と駆動する。状態88に到達するとシステムはエネーブル
信号PRO−ENA＝１の制御の下でサブアセンブリ１につい
てテストを実行することができる。このテスト期間は当
該サブアセンブリからのレディ信号RD1が０から１に変
化するまで続き、次いでシステムは状態92に進む。同様
にしてサブアセンブリ２についてテストが実行される。
状態96に到達し、これから出るとき、システムはライン
100を経てアイドル状態102に進み、MTM＝０又はMTE（マ
クロテストエネーブル）＝０である間この状態に維持さ
れる（尚、信号MTEはエネーブル信号PRO−ENAを機能的
に対応するものである）。図に明示してないが状態102
において“レディ”信号が発生される。MTM＝１及びMTE
＝１（図示せず）のとき、システムは再びライン106を
経て状態88に進む。状態102においてループ104で遅延を
生じさせることができる。４以上の順次の階層レベルが
存在する場合にも、各高位レベルを第３図に示すものと
同様の構成のテスト構造で表わすことができる。
センブリ間のテスト構造を示す。同様にして、種々の信
号の名称を変えれば、これと同一のテスト構造を単一集
積回路内の回路20に対応するレベルより高いレベル又は
複数の集積回路が装着されたワイヤードボード上の種々
の回路のレベルにおいてテストを割当て、実行させるの
に用いることができる（チェーンのステップ数を多くし
たり少なくする必要がある）。いずれにせよ、第３図の
状態を実行するテスト制御ブロックは、それより高いレ
ベルの制御ブロックにより駆動された後に、“レディ”
信号を適当なときに次の高レベルに返送することができ
る。しかし、特に有利な実行モードでは、機能ブロック
およびサブアセンブリを同期動作させ、第３図に従うテ
スト制御ブロックが任意の特定のテストに必要な時間長
又はサイクル数を認識しているようにする。特に、これ
は第３図の状態が本発明によるテストサイクルの最上位
レベルを表わす場合である。今、当該テスト制御ブロッ
クへのコマンドがリセット動作を制御信号MTRに加えて
一次入力信号MTM（マクロテストモード）として直列に
与えられるものとする。第３図に示すように、リセット
の実行後に、MTM＝１への変化がシステムをライン86へ
と駆動する。状態88に到達するとシステムはエネーブル
信号PRO−ENA＝１の制御の下でサブアセンブリ１につい
てテストを実行することができる。このテスト期間は当
該サブアセンブリからのレディ信号RD1が０から１に変
化するまで続き、次いでシステムは状態92に進む。同様
にしてサブアセンブリ２についてテストが実行される。
状態96に到達し、これから出るとき、システムはライン
100を経てアイドル状態102に進み、MTM＝０又はMTE（マ
クロテストエネーブル）＝０である間この状態に維持さ
れる（尚、信号MTEはエネーブル信号PRO−ENAを機能的
に対応するものである）。図に明示してないが状態102
において“レディ”信号が発生される。MTM＝１及びMTE
＝１（図示せず）のとき、システムは再びライン106を
経て状態88に進む。状態102においてループ104で遅延を
生じさせることができる。４以上の順次の階層レベルが
存在する場合にも、各高位レベルを第３図に示すものと
同様の構成のテスト構造で表わすことができる。
第３図について更にいくつかの解説を行なう。プロセ
ッサレベルのテスト制御ブロック（TCB）状態とコンパ
チブルに保つためにはマルチプロセッサレベルのテスト
制御ブロックもエネーブルされ、レディ信号を発生する
必要がある。更に、制御信号を有限状態マシーンに巡回
させる必要がある。通常、マルチプロセッサはTCBを有
する再高位の階層レベルであるため、そのTCBの名称は
プロセッサTCBに対し用いる名称と少し異ならせてあ
る。しかし、マルチプロセッサTCBの制御信号の名称は
マクロテスト用語に従っている。マルチプロセッサTCB
はMTE（マクロテストエネーブル）と称す外部信号によ
りエネーブルされる。このときマルチプロセッサTCBは
信号PRO−ENAにより下位レベルTCBの指定を開始する。
マルチプロセッサの状態図は信号MTM及び種々のプロセ
ッサにより発生されるレディ信号の制御の下で一巡され
る。そして指定された（エネーブルされた）プロセッサ
TCBが同一の外部信号MTM（この信号はエネーブルされた
プロセッサTCBに渡される）の制御の下でプロセッサ状
態図の動作の実行を開始する。この状態図のアイドル状
態に入ると、当該プロセッサTCBはレディ信号を発生し
てマルチプロセッサTCBに当該プロセッサのテストの終
了を知らせる。この信号の受信時にマルチプロセッサTC
Bは次のプロセッサに対するPRO−ENA信号を発生する。
このプロセッサは最後のプロセッサTCBがレディ信号を
発生するまで続く。この最後のレディ信号によりマルチ
プロセッサTCBはアイドル状態に入り、レディ信号を発
生する。
ッサレベルのテスト制御ブロック（TCB）状態とコンパ
チブルに保つためにはマルチプロセッサレベルのテスト
制御ブロックもエネーブルされ、レディ信号を発生する
必要がある。更に、制御信号を有限状態マシーンに巡回
させる必要がある。通常、マルチプロセッサはTCBを有
する再高位の階層レベルであるため、そのTCBの名称は
プロセッサTCBに対し用いる名称と少し異ならせてあ
る。しかし、マルチプロセッサTCBの制御信号の名称は
マクロテスト用語に従っている。マルチプロセッサTCB
はMTE（マクロテストエネーブル）と称す外部信号によ
りエネーブルされる。このときマルチプロセッサTCBは
信号PRO−ENAにより下位レベルTCBの指定を開始する。
マルチプロセッサの状態図は信号MTM及び種々のプロセ
ッサにより発生されるレディ信号の制御の下で一巡され
る。そして指定された（エネーブルされた）プロセッサ
TCBが同一の外部信号MTM（この信号はエネーブルされた
プロセッサTCBに渡される）の制御の下でプロセッサ状
態図の動作の実行を開始する。この状態図のアイドル状
態に入ると、当該プロセッサTCBはレディ信号を発生し
てマルチプロセッサTCBに当該プロセッサのテストの終
了を知らせる。この信号の受信時にマルチプロセッサTC
Bは次のプロセッサに対するPRO−ENA信号を発生する。
このプロセッサは最後のプロセッサTCBがレディ信号を
発生するまで続く。この最後のレディ信号によりマルチ
プロセッサTCBはアイドル状態に入り、レディ信号を発
生する。
マルチプロセッサ状態図のアイドル状態は種々のプロ
セッサにおけるセルフテストの実行を待つのに用いる。
第２の理由は、マルチプロセッサのテスト中、回路全体
を確定した既知の良（“静止”）状態にするためであ
る。ここでも、アイドル状態102を状態88の代わりにリ
セット状態82へ退出させ、状態102を状態82にマップす
ることができる。
セッサにおけるセルフテストの実行を待つのに用いる。
第２の理由は、マルチプロセッサのテスト中、回路全体
を確定した既知の良（“静止”）状態にするためであ
る。ここでも、アイドル状態102を状態88の代わりにリ
セット状態82へ退出させ、状態102を状態82にマップす
ることができる。
下位レベルのプロセッサを指定し動作させるこのプロ
セッサはツリー構造をたどることに相当する。これは階
層プロセッサであり、階層のレベルで制限されることは
ない。
セッサはツリー構造をたどることに相当する。これは階
層プロセッサであり、階層のレベルで制限されることは
ない。
ハードウェア実現 第４図はテスト制御ブロックの階層制御装置を示す。
種々のプロセッサ（サブアセンブリ）間のデータ通信の
みを示してある。制御信号及び関連するテストインタフ
ェース素子（TIE）は図示してない。テスト制御ブロッ
ク（TCB）110はオーバオール制御レベルから信号MTR,MT
M,MTEを受信し、レディ信号READYを返送する。このTCB1
10は次の下位レベルのテスト制御ブロック（TCB）112,1
14に信号Pro−ena（インデックスは不特定）を送出する
と共にこれらブロックから信号Ready（インデックスは
不特定）を受信する。これらテスト制御ブロック112,11
4はインデックスを持たないオーバオール制御信号MTR,M
TMも受信する。テスト制御ブロック112,114はそれぞれ
プロセッサ116,118を制御する。一例ではこれらプロセ
ッサは不特定ビット幅のデータバス120,122で相互接続
され、各バスは制御ブロック124,126を有している。プ
ロセッサはそれらの関連するテスト制御ブロックからラ
イン128,130を経てバス制御ブロック（BCB）制御信号を
それぞれ受信し、これら制御信号の中のエネーブル信号
が出力バッファ132,134を制御してバス制御ブロック信
号をBCB制御バス136に送出する。２つの制御信号（バス
幅は２制御ビット）の意味は下記の表に示す通りであ
る。
種々のプロセッサ（サブアセンブリ）間のデータ通信の
みを示してある。制御信号及び関連するテストインタフ
ェース素子（TIE）は図示してない。テスト制御ブロッ
ク（TCB）110はオーバオール制御レベルから信号MTR,MT
M,MTEを受信し、レディ信号READYを返送する。このTCB1
10は次の下位レベルのテスト制御ブロック（TCB）112,1
14に信号Pro−ena（インデックスは不特定）を送出する
と共にこれらブロックから信号Ready（インデックスは
不特定）を受信する。これらテスト制御ブロック112,11
4はインデックスを持たないオーバオール制御信号MTR,M
TMも受信する。テスト制御ブロック112,114はそれぞれ
プロセッサ116,118を制御する。一例ではこれらプロセ
ッサは不特定ビット幅のデータバス120,122で相互接続
され、各バスは制御ブロック124,126を有している。プ
ロセッサはそれらの関連するテスト制御ブロックからラ
イン128,130を経てバス制御ブロック（BCB）制御信号を
それぞれ受信し、これら制御信号の中のエネーブル信号
が出力バッファ132,134を制御してバス制御ブロック信
号をBCB制御バス136に送出する。２つの制御信号（バス
幅は２制御ビット）の意味は下記の表に示す通りであ
る。
従って、図示の構成では、制御バス136はライン128,1
30上の信号による選択に応じてプロセッサ116又は118に
より駆動される。一例ではこれらのプロセッサを２つの
データバス120,122で相互接続しているが、他の任意の
数のデータバスで相互接続してもよい。１つのプロセッ
サが制御バス136を駆動し、データバス120,122へのデー
タ転送を支配するとき、これに接続された他のプロセッ
サは当該データバス上に転送されたデータを観測するこ
とができる。それぞれのプロセッサ内のバス制御ブロッ
クはホールドレジスタとして作用する。
30上の信号による選択に応じてプロセッサ116又は118に
より駆動される。一例ではこれらのプロセッサを２つの
データバス120,122で相互接続しているが、他の任意の
数のデータバスで相互接続してもよい。１つのプロセッ
サが制御バス136を駆動し、データバス120,122へのデー
タ転送を支配するとき、これに接続された他のプロセッ
サは当該データバス上に転送されたデータを観測するこ
とができる。それぞれのプロセッサ内のバス制御ブロッ
クはホールドレジスタとして作用する。
一般に、マクロ内のテストはSPURAと称される公知の
スキャンテスト原理に従って行なわれる。プロセッサ又
はアセンブリ内には関連するテスト制御ブロックで制御
される４つのスキャンチェーンがある。
スキャンテスト原理に従って行なわれる。プロセッサ又
はアセンブリ内には関連するテスト制御ブロックで制御
される４つのスキャンチェーンがある。
1.データスキャンチェーン： バス制御ブロック（BCB）スキャンチェーン。プロ
セッサ内の全てのBCBがこのスキャンチェーンの一部を
形成する。
セッサ内の全てのBCBがこのスキャンチェーンの一部を
形成する。
データスキャンチェーン。データスキャンチェーン
はプロセッサ内の全ての他のスキャン可能フリップフロ
ップから成る。
はプロセッサ内の全ての他のスキャン可能フリップフロ
ップから成る。
2.制御スキャンチェーン：命令レジスタ（IR）スキャン 3.セルフテストスキャンチェーン： セルフテストスキャンチェーン。プロセッサ内のセ
ルフテスト可能マクロの全てのレジスタセル及びレジス
タファイルがこのスキャンチェーンの一部を形成する。
セルフテスト原理は米国特許第4435806号（特開昭57−5
2950号）に開示されている。セルフテストは外部通信を
殆ど必要とせず、結果はゴー・オン・ゴー・情報であ
り、故障識別力はかなり低い。テスト時間を短縮するた
めに種々のテストスキャンチェーンを結合又は分割する
ことができる。
ルフテスト可能マクロの全てのレジスタセル及びレジス
タファイルがこのスキャンチェーンの一部を形成する。
セルフテスト原理は米国特許第4435806号（特開昭57−5
2950号）に開示されている。セルフテストは外部通信を
殆ど必要とせず、結果はゴー・オン・ゴー・情報であ
り、故障識別力はかなり低い。テスト時間を短縮するた
めに種々のテストスキャンチェーンを結合又は分割する
ことができる。
参考のために、信号セットを以下にリストアップす
る。
る。
−MTM:マクロテストモード（各TCBのモードを決定す
る） −MTE:マクロテストエネーブル（最高位レベルルのTCB
をエネーブルしBCB制御バスを制御する） −MTC:マクロテストクロック（マルチクロッククの場合
に存在する） −MTR:マクロテストリセット（全てのTCBをリセット状
態にしてテスト制御ロジックをリセットさせる） −４タイプのスキャンチェーンのための複数のシリアル
データ入力端子及びシリアルデータ出力端子。
る） −MTE:マクロテストエネーブル（最高位レベルルのTCB
をエネーブルしBCB制御バスを制御する） −MTC:マクロテストクロック（マルチクロッククの場合
に存在する） −MTR:マクロテストリセット（全てのTCBをリセット状
態にしてテスト制御ロジックをリセットさせる） −４タイプのスキャンチェーンのための複数のシリアル
データ入力端子及びシリアルデータ出力端子。
これらのピンは通常の機能ピンと多重化することがで
きる。
きる。
バウンダリスキャン（米国特許出願第374515号（特開
昭63−70177号）参照）の場合には、 −TDI,TDO,TCK,TMS（４つのバウンダリスキャンピンと
して） −MTM:マクロテストモード（各TCBのモードをを決定す
る） −信号MTE及びMTRはバウンダリスキャン命令レジスタ及
びバウンダリスキャンTAPにより発生させることができ
る。
昭63−70177号）参照）の場合には、 −TDI,TDO,TCK,TMS（４つのバウンダリスキャンピンと
して） −MTM:マクロテストモード（各TCBのモードをを決定す
る） −信号MTE及びMTRはバウンダリスキャン命令レジスタ及
びバウンダリスキャンTAPにより発生させることができ
る。
−MTCはTCKと同一にすることができる。
第５図はそれぞれのプロセッサ142,148が直列に接続
可能なフリップフロップのスキャン可能チェーン164,16
6を有している状態を示す。これらチェーンは一本の太
線で示してある。これらプロセッサを別々にテストする
ために、これらプロセッサに対し各別のバイパス156,15
8を設け、各バイパスにはその入出力間にタイミングの
トレランスを与えるためにバッファフリップフロップを
含ませることができる。更に、スキャンチェーンを経る
テストパターン及び結果パターンのルートを選択し得る
ようにするために種々のマルチプレクサ140,146,152を
設け、これらを適当な制御信号154,160,162で制御す
る。図示の構成は単なる基本例であり、同一の原理に従
ってもっと精巧な構成に進化させることができる。
可能なフリップフロップのスキャン可能チェーン164,16
6を有している状態を示す。これらチェーンは一本の太
線で示してある。これらプロセッサを別々にテストする
ために、これらプロセッサに対し各別のバイパス156,15
8を設け、各バイパスにはその入出力間にタイミングの
トレランスを与えるためにバッファフリップフロップを
含ませることができる。更に、スキャンチェーンを経る
テストパターン及び結果パターンのルートを選択し得る
ようにするために種々のマルチプレクサ140,146,152を
設け、これらを適当な制御信号154,160,162で制御す
る。図示の構成は単なる基本例であり、同一の原理に従
ってもっと精巧な構成に進化させることができる。
上述したように、各プロセッサは４タイプのスキャン
チェーンを有し得る。マルチプロセッサを設計する際に
これらチェーンをどう処理するかという問題が生ずる。
種々のプロセッサ内の全てのEXUを直列にテストするの
に要する時間を短縮するためにいわゆるバイパスセルを
用いる。バイパスセルはプロセッサのそばに配置された
スキャン可能レジスタセルとする。このバイパスセルは
各スキャンチェーンのスキャンサイクルにおけるテスト
データの短絡ルートを与える。このバイパスセルは他の
プロセッサ内のEXUをアクセスする必要があるときに用
いることができる。マルチプロセッサTCBはこのバイパ
スセルをPRO−ENA信号により制御する。このバイパスセ
ルはどのタイプのスキャンチェーンにも用いる。マルチ
プレクサの出力端子は他のプロセッサ内の同一タイプの
スキャンチェーンの直列データ入力端子に接続する。こ
のようにしてマルチプロセッサも４つのタイプのスキャ
ンチェーンを有する。バイパスセルを用いる第２のもっ
と重要な理由は、マルチプロセッサ内でスキャンチェー
ンに対する制御信号を発生させることにある。プロセッ
サTCBはスキャンチェーンの自分の部分に対する制御信
号を発生する。数個のプロセッサのスキャンチェーンを
連結する場合、競合が生じ得る。即ちどのTCBが連結ス
キャンチェーンを制御するのか？この問題は種々のTCB
を“チューニング”することにより解決することができ
る。これは本明細書に記載したような構成の階層構造で
は不可能である。従って、この問題を解決する唯一の方
法はBCB制御バスがある場合にはテスト制御バスによる
か、或は種々のプロセッサのスキャンチェーンを連結さ
せないかである。本発明では後者を選択した。一次ICピ
ンへの配線を最少にすると共に多数のマルチプレクサ
（及びそれらの制御信号）の使用を避けるためにバイパ
スセルを用いる。従って、一般的に言うと、種々のプロ
セッサのスキャンチェーンを連結しなくてもよく、バイ
パスセルを用いる必要がある。
チェーンを有し得る。マルチプロセッサを設計する際に
これらチェーンをどう処理するかという問題が生ずる。
種々のプロセッサ内の全てのEXUを直列にテストするの
に要する時間を短縮するためにいわゆるバイパスセルを
用いる。バイパスセルはプロセッサのそばに配置された
スキャン可能レジスタセルとする。このバイパスセルは
各スキャンチェーンのスキャンサイクルにおけるテスト
データの短絡ルートを与える。このバイパスセルは他の
プロセッサ内のEXUをアクセスする必要があるときに用
いることができる。マルチプロセッサTCBはこのバイパ
スセルをPRO−ENA信号により制御する。このバイパスセ
ルはどのタイプのスキャンチェーンにも用いる。マルチ
プレクサの出力端子は他のプロセッサ内の同一タイプの
スキャンチェーンの直列データ入力端子に接続する。こ
のようにしてマルチプロセッサも４つのタイプのスキャ
ンチェーンを有する。バイパスセルを用いる第２のもっ
と重要な理由は、マルチプロセッサ内でスキャンチェー
ンに対する制御信号を発生させることにある。プロセッ
サTCBはスキャンチェーンの自分の部分に対する制御信
号を発生する。数個のプロセッサのスキャンチェーンを
連結する場合、競合が生じ得る。即ちどのTCBが連結ス
キャンチェーンを制御するのか？この問題は種々のTCB
を“チューニング”することにより解決することができ
る。これは本明細書に記載したような構成の階層構造で
は不可能である。従って、この問題を解決する唯一の方
法はBCB制御バスがある場合にはテスト制御バスによる
か、或は種々のプロセッサのスキャンチェーンを連結さ
せないかである。本発明では後者を選択した。一次ICピ
ンへの配線を最少にすると共に多数のマルチプレクサ
（及びそれらの制御信号）の使用を避けるためにバイパ
スセルを用いる。従って、一般的に言うと、種々のプロ
セッサのスキャンチェーンを連結しなくてもよく、バイ
パスセルを用いる必要がある。
第１図は集積回路装置の階層構造を示す図、 第２図はプロセッサレベルにおける並列機能ブロック間
のテスト構造を記号的に示す図、 第３図はマルチプロセッサレベルにおける並列サブアセ
ンブリ間のテスト構造を記号的に示す図、 第４図はテスト制御ブロックの階層制御装置を示す図、 第５図は本発明によるスキャンテスト可能なマクロの直
列配置を示す図である。 70……集積回路ボード 20,72……集積回路（アセンブリ） 74……テスト制御回路 22,24,26……サブアセンブリ 23,25,27……テスト制御ブロック 30,32,34,36,38……テスト可能マクロ MTR……マクロテストリセット信号 MTM……マクロテストモード信号 PRO−ENA……プロセッサエネーブル信号 RD1〜RD3……レディ信号 MTE……マクロテストエネーブル信号 110,112,114……テスト制御ブロック（TCB） 116,118……プロセッサ 124,126……バス制御ブロック（BCB1,2） 142,148……プロセッサ 164,166……スキャン可能チェーン 156,158……バイパス 140,146,152……マルチプレクサ
のテスト構造を記号的に示す図、 第３図はマルチプロセッサレベルにおける並列サブアセ
ンブリ間のテスト構造を記号的に示す図、 第４図はテスト制御ブロックの階層制御装置を示す図、 第５図は本発明によるスキャンテスト可能なマクロの直
列配置を示す図である。 70……集積回路ボード 20,72……集積回路（アセンブリ） 74……テスト制御回路 22,24,26……サブアセンブリ 23,25,27……テスト制御ブロック 30,32,34,36,38……テスト可能マクロ MTR……マクロテストリセット信号 MTM……マクロテストモード信号 PRO−ENA……プロセッサエネーブル信号 RD1〜RD3……レディ信号 MTE……マクロテストエネーブル信号 110,112,114……テスト制御ブロック（TCB） 116,118……プロセッサ 124,126……バス制御ブロック（BCB1,2） 142,148……プロセッサ 164,166……スキャン可能チェーン 156,158……バイパス 140,146,152……マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リディ ジョセフィーヌ ジュリアン スタン オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 マックス ファン デル スタル オランダ国1273 ヘーアー フイツェン アンティロペ 17 (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 G06F 11/22
Claims (14)
- 【請求項１】少なくとも３つのレベルの階層構造を有す
るデジタル集積回路、即ち少なくとも１つのアセンブリ
を高位レベルに具え、少なくとも１つの斯かるアセンブ
リが次の下位レベルにサブアセンブリの第１系列を具
え、少なくとも１つの斯かるサブアセンブリが最下位レ
ベルにテスト可能マクロの第２系列を具えたディジタル
集積回路をテストする方法において、 a.前記マクロの全てをオーバオールリセット信号により
まとめて初期状態にリセットさせるステップと、 b.アセンブリテストサイクルを投入し、サブアセンブリ
の第１系列内の各サブアセンブリを順次に指定し、関連
するサブアセンブリテストサイクルを関連するレディ信
号を受信するまで制御するステップと、 c.指定したサブアセンブリのサブアセンブリテストサイ
クルを実行させ、当該サブアセンブリテストサイクルの
終了後に関連するアセンブリテストサイクルに復帰させ
るステップとを具え、前記サブアセンブリテストサイク
ルは d.前記サブアセンブリテストサイクルにおいてそのマク
ロの第２系列内の各マクロを順次に指定し、指定した各
マクロについてオーバオールマクロテストモード（MT
M）制御信号の制御の下でマクロテストを選択的に実行
させるか当該マクロをバイパスさせ、何れの場合にも当
該マクロテストの終了後にサブアセンブリテストサイク
ルに復帰させるステップと、 e.前記サブアセンブリの第１系列の全てのサブアセンブ
リテストが終了した後にアセンブリ良／故障表示を発生
させるステップとを具える ことを特徴とする集積回路のテスト方法。 - 【請求項２】前記集積回路装置は単一の集積回路である
ことを特徴とする特許請求の範囲第１項記載の方法。 - 【請求項３】前記集積回路が４つのレベルの階層構造を
有し、即ちスーパアセンブリを最高位レベルに具え、斯
かるスーパアセンブリがアセンブリの第３系列を具えて
いる場合には、前記リセットステップ後に、 a1.スーパアセンブリサイクルを投入し、アセンブリの
第３系列内の各アセンブリを、関連するアセンブリレデ
ィ信号を受信するまで順次に指定し、 a2.指定した各アセンブリにおいてアセンブリテストサ
イクルを実行させ、このアセンブリテストサイクルの終
了後にスーパアセンブリテストサイクルに復帰させ、 f.前記アセンブリの第３系列の全てのアセンブリテスト
サイクルが終了した後にスーパアセンブリ良／故障表示
を発生させる ことを特徴とする特許請求の範囲第１項記載の方法。 - 【請求項４】前記集積回路装置はワイヤーボードであ
り、各アセンブリが集積回路であることを特徴とする特
許請求の範囲第３項記載の方法。 - 【請求項５】各アセンブリテストサイクルはその全ての
サブアセンブリの指定後に第１のアイドル状態を有して
いることを特徴とする特許請求の範囲第１又は３項記載
の方法。 - 【請求項６】各サブアセンブリテストサイクルはその全
てのマクロの指定後に第２のアイドル状態を有している
ことを特徴とする特許請求の範囲第1,3又は５項記載の
方法。 - 【請求項７】前記アイドル状態にはオーバオールマクロ
テストモード制御信号値によりアクセスし得ることを特
徴とする特許請求の範囲第５又は６項記載の方法。 - 【請求項８】前記マクロはスキャンテスト可能であるこ
とを特徴とする特許請求の範囲第１〜７項の何れかに記
載の方法。 - 【請求項９】前記集積回路の何れかはバウンダリスキャ
ンテスト可能であることを特徴とする特許請求の範囲第
１〜８項の何れかに記載の方法。 - 【請求項１０】少なくとも３つのレベルの内部階層構造
を有する集積回路装置、即ち少なくとも１つのアセンブ
リを高位レベルに具え、少なくとも１つの斯かるアセン
ブリが次の下位レベルにサブアセンブリの第１系列を具
え、少なくとも１つの斯かるサブアセンブリが最下位レ
ベルにテスト可能なマクロの第２系列を具えている集積
回路装置において、当該集積回路装置は、 a.全てのマクロにオーバオールリセット信号（MTR）を
供給するオーバオールリセット信号入力端子と、 b.前記各アセンブリ内にあって、そのサブアセンブリの
第１系列内において第１ポインタを循環させて各サブア
センブリにサブアセンブリテストを指定し、この指定を
指定されたサブアセンブリからレディ信号を受信するま
で続ける第１テスト制御ブロックと、 c.前記各サブアセンブリ内にあって、そのマクロの第２
系列内において第２ポインタを循環させて各マクロにオ
ーバオールマクロテストモード（MTM）制御信号の制御
の下でマクロテストを指定するかマクロテストをバイパ
スさせる第２テスト制御ブロック及び指定されたマクロ
からのマクロレディ信号の受信時にマクロテストからサ
ブアセンブリテストに復帰させる復帰手段と、 d.前記サブアセンブリの第１系列の全サブアセンブリテ
ストサイクルが終了した後にアセンブリ良／故障表示を
発生する報告手段 とを具えたことを特徴とする集積回路装置。 - 【請求項１１】少なくとも４つのレベルの階層構造を有
し、アセンブリの第３系列を具えるスーパアセンブリを
最高位レベルに具えている特許請求の範囲第10項記載の
集積回路装置において、当該集積回路装置は、 前記スーパアセンブリ内にあって、そのアセンブリの第
３系列内において、第３ポインタを循環させて各アセン
ブリにアセンブリテストサイクルを指定し、この指定を
指定されたアセンブリからアセンブリレディ信号を受信
するまで続けるスーパアセンブリ制御ブロックと、前記
アセンブリの第３系列の全アセンブリテストサイクルが
終了した後に、アセンブリ良／故障表示を発生する報告
手段とを具えたことを特徴とする集積回路装置。 - 【請求項１２】単一集積回路として実現したことを特徴
とする特許請求の範囲第10又は11項記載の集積回路装
置。 - 【請求項１３】前記マクロは、フリップフロップの第１
内部テストスキャンチェーンを有する第１のマクロと、
他のフリップフロップの第２内部テストスキャンチェー
ンを有する第２マクロと、前記第１及び第２の内部テス
トスキャンチェーンを直列に接続する直列接続手段とを
少なくとも具え、前記第１及び第２のマクロはそれぞれ
第１及び第２のバッファバイパスを有し、前記直列接続
手段は前記第１の内部チェーンと前記第２のバイパスと
を直列に接続して前記第２の内部チェーンを不作動にす
る第１の状態と、前記第１のバイパスと前記第２の内部
チェーンとを直列に接続して前記第１の内部チェーンを
不作動にする第２の状態とを有していることを特徴とす
る特許請求の範囲第10又は11項記載の集積回路装置。 - 【請求項１４】少なくとも１つのサブアセンブリはデー
タバスにより相互接続された２個のマクロを具え、該バ
スには前記バスの外部にバス制御ブロック（124,126）
が設けられ、前記集積回路装置は前記バス制御ブロック
に少なくとも２つの異なる制御信号を並列に供給するバ
ス制御ブロック制御バスを有し、前記２つの各マクロは
それら自身の制御ブロックの制御の下でそれら自身の制
御ブロックから受信バス制御ブロック信号を前記制御バ
スにゲートするゲート手段を具えていることを特徴とす
る特許請求の範囲第10又は11項記載の集積回路装置。
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