JPH0396879A - 集積回路装置のテスト方法及び該方法でテストするのに好適な集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は種々の機能ブロック　（以後マクロと称す）か
ら或る１以上の集積回路をテストする方法に関するもの
である。本発明は容易にテストし得る集積回路及び集積
回路ボードのような集積回路装置の設計原理も提供する
ものである。大規模集積回路のテストは特に回路がそれ
ぞれ異なる機能を有する種々のブロック又はマクロを含
むときに特に扱いにくい問題が多ぐなってきている。特
に、特別の手段を講じなければ、一般に発生するエラー
又はエラーパターンを十分にカバーするテストパターン
セットの発生に多大の時間を要する。内部集積回路のテ
ストに関しては、スキャンテストまたはＬＳＳＤ原理が
標準方式になっている。

（従来の技術） このようなスキャンテストにおいては、集積回路のフリ
ップフロップをテストレジスタに接続する。テストパタ
ーンを供給した後に回路全体を同期又は非同期動作させ
る。次いでテストレジスタ９ １０ の内容を次の評価のために結果パターンとして直列にシ
フトアウトさせる。このようなスタティックＲＡＭメモ
リのスキャンテストは欧州特許出願８８２０１５０１．
９　（特開平２−８７４００号）に開示されている。こ
の既知のシステムは機能ブロックとしてＲＡＭマトリク
ス、種々の制御レジスタ及び他の情報レジスタ、アドレ
スデコーダを具えている。特に、この既知のシステムは
テストを内部的にセルフコントロールして多量の外部通
信を必要としないようにしている。

（発明が解決しようとする課題） しかし、複雑な集積回路、特にそれぞれ異なる特性の種
々のブロックを有する集積回路においてはかなり長いテ
スト／結果パターンを必要とするテストスキャンチェー
ンが存在し、テストパターンの発生及びテストの実行に
極めて長い時間を必要とする。

（課題を解決するための手段） 従って、本発明の目的は、複雑な集積回路内の格別の機
能ブロック　（広範囲の種々の機能のうちの任意のもの
を持ち得る）を完全に、互いに独立にテストし、少なく
とも３つの順次のレベルの階層構造を有する集積回路に
おいては階層の各レヘルに簡単なインタフェースを付加
するだけでテストし得るテスト方法を提供することにあ
る。実際の例では僅かに約７％の面積増大を必要とする
だけであった。

従って、本発明の１つの特徴は、少なくとも３つのレベ
ルの階層構造を有するデジタル集積回路、即ち少なくと
も１つのアセンブリを高位レベルに具え、少なくとも１
つの斯かるアセンブリが次の下位レベルにサブアセンブ
リの第１系列を具え、少なくとも１つの斯かるサブアセ
ンブリが最下位レベルにテスト可能マクロの第２系列を
具えたディジタル集積回路をステトする方法において、
ａ．前記マクロの全てをオーバオールリセット信号によ
りまとめて初期状態にリセットさせるステップと、 ｂ．アセンブリテストサイクルを投入し、サブアセンブ
リの第１系列内の各サブアセンブリを順次に指定し、関
連するサブアセンブリテストサイクルを関連するレディ
信号を受信するまで制御するステップと、 ｃ、指定したサブアセンブリのサブアセンブリテストサ
イクルを実行させ、当該サブアセンブリテストサイクル
の終了後に関連するアセンブリテストサイクルに復帰さ
せるステップとを具え、前記サブアセンブリテストサイ
クルは ｄ．前記サブアセンブリテストサイクルにおいてそのマ
クロの第２系列内の各マクロを順次に指定し、指定した
各マクロについてオーバオールマクロテストモード（Ｍ
ＴＭ）制御信号の制御の下でマクロテストを選択的に実
行させるか当該マクロをバイパスさせ、何れの場合にも
当該マクロテストの終了後にサブアセンブリテストサイ
クルに復帰させるステップと、 ｅ．前記サブアセンブリの第１系列の全てのサブアセン
ブリテストが終了した後にアセンブリ良／故障表示を発
生させるステップとを具えることにある。

従って、全てのマクロが必要な限りテストされ、テスト
サイクル間の相互作用は基本的で明瞭である。オーバオ
ールリセットはクリア初期状態を与える。集積回路装置
は単一の集積回路とすることができる。上記の方法は、
複数の副機能を組み合わせて１つの機能を構威し、一組
の機能を組み合わせて回路全体の特定の機能を形或する
極めて複雑な集積回路をテストするのに好適である。こ
の場合、テス｝Ｉ戒は設計編戒と連携させる。特に、本
発明はテストの分配制御を最適と考えられるレベルまで
下げることができる。これによりテスト制御手段全体を
簡単化することができ、高レベルの回路配置の構戒時に
高レベルにおけるテスト制御手段を再設計する必要がな
い。設計は回路のレヘル及びテスト方法論のレベルの双
方において一層モジュール的になる。

上記の方法は追加の階層レベルを有する集積回路ボード
をテストするのに用いることもできる。

同様に単一集積回路が４以上の階層レベルを有していて
もよい。

１３ １４ 次の下位レベルの一連のテストサイクルの実行後に、次
の高位レベルの各テストサイクルがオーバオールマクロ
テストモード制御信号値により制御されるアイドル状態
を含むようにするのが有利である。

本発明はテストし得る集積回路及び集積回路装置にも関
するものである。他の特徴は特許請求の範囲の実施態様
項に記載されている。

（実施例） 以下、図面を参照して本発明を好適実施例につき説明す
る。

口　　の　　　　　゛告の云゛　Ｈ 第１図は集積回路配置の階層構造を示す。図の右上は集
積回路２０．　７２．　７４を具える集積回路ボード７
０を示す。回路２０については後に詳述する。回路７４
はテスト制御回路又はブロックである。回路７２は簡単
のためこれ以上詳述しない。全ての回路は表面実装ＤＩ
Ｌパッケージとして示してあるが、本発明はこれに限定
されるものでない。左上のブロック２０はボード７０上
に装着された集積回路２０を詳細に示すものである。

最下位レベルのブロック３４はテスト可能な機能ブロッ
ク又はマクロを記号的に示したものである。

斯かる機能ブロックは種々の機能を有し得るが、これら
の機能については簡単のためにこれ以上詳細に説明しな
い。テスタビリティの点から、下記の実現可能な解決手
段が設計されている。

一完全な組合せ演算ユニットであって、従って完全に同
期動作する演算ユニットであるマクロ。

一完全なスキャナブル演算ユニット、即ちスキャンチェ
ーンによりその各フリップフロップにアクセスし得る演
算ユニットであるマクロ。このマクロは１つ又は複数の
個別のスキャンチェーンを有するものとすることができ
、特定の例では前述したスタティックランダムアクセス
メモリとすることができる。

−全ワード幅に亘って完全にパイプライン動作し、特に
フィードバックを含まないマクロ。これは、入力信号と
出力信号との間のタイごング関係が常に一定で均一であ
ることを意味する。このマクロの特定の例はレジスタフ
ァイルである。目的の機能のためにフィードバックを必
要とする場合には、解決手段を２以上のマクロに分布さ
せること勿論である。

上述のマクロはマクロリーフテスタビリテイルールの基
本セットに従う。将来適当な適応化により多くの機能が
これらのルールに適合可能になることが考えられる。

テスト可能ブロックを独立に正しく動作するようにした
後は、このブロックが高レベル構造内のビルディングブ
ロック又は“ブラックボックス”として用いられるとき
は、これ以上何の変化も加える必要はない。ブロック２
４は同一もしくは他の機能又は構造のマクロ３０，　３
２，　３６．　３８と一緒にテスト可能機能ブロック又
はマク０３４を具えたサブアセンブリを記号的に表わし
たものであり、これらマクロ３０，　３２，　３６．　
３８もテスト可能であり、サブアセンブリ２４内に含め
る際に変化させてはならない。サブアセンブリ２４内の
テストを制御するために、テスト制御ブロック２５を設
け、これによりテストの実行を種々のマクロに選択的に
割り当て、制御すると共に相互接続２９によりサブアセ
ンブリの外界にインタフェースする。簡単のため、サブ
アセンブリ内の相互接続は図示してない。テスト用相互
接続は別にして、種々のマクロはそれらの通常の相互接
続（サブアセンブリの内部及び外部の双方）を有してい
るが、これら接続は図の簡単のため図示してない。ブロ
ック２０はテスト制御ブロック２５が設けられたテスト
可能サブアセンブリ２４に加えて、テスト制御ブロック
２３．　２７がそれぞれ設けられた他のサブアセンブリ
２２．　２６を具えた完全な機能回路を記号的に表わし
たものであり、これらのサブアセンブリ２２．　２６も
同様にテスト可能であり、サブアセンブリ２４と同一も
しくは異なる機能を有している。このレベルでもこれら
のサブアセンブリは回路２０内に含める際に変化させて
はならない。回路２０内のテストを制御するためにテス
ト制御ブロック２８を設け、これによりテストの実行を
種々のサブアセンブリに選択的に割り当てると共に相互
接続２１によりアセンブリの外界に１７ １８ インタフェースする。図の簡単化のために、回路内のサ
ブアセンブリ間及び外界との通信のための他の総合接続
は図示してない。同様に、ボードレベルではテスト制御
回路７４が種々の回路２０．　７２の実行を制御し、割
り当てる。このための相互接続は図示してない。テスト
制御回路７４はテスト制御マシーンに接続するための外
部テストピン７５を有する。テスト制御マシーンはソフ
トウエア又は他の制御要素の制御の下でテスト信号列を
回路ボード及び従って種々の回路、サブアセンブリ及び
マクロに供給する。

図示の階層構造は４つのレヘル、即ちボード、回路（ア
センブリ）、サブアセンブリ、マクロを有する。各回路
は複数のサブアセンブリに分解し得る必要はない。他方
、階層構造は４より多数のレベルを有することもでき、
例えば単一の集積回路内に３以上のレベルが存在しても
よい。何れにしても、最下位の階層レベルにおいてその
テスト制御ブロックがテストの実行を直接制御する。高
位レベルではそのテスト制御ブロックが次の下位レベル
上のテスト制御ブロックにテストの実行を割り当てるだ
けである。例えばブロック２６を自身のツリー構造（階
層構造）の最下位レヘルにあるものとすることもできる
。テストの性質については以下に説明する。

テスト　゛告の量゛ロ 第２図はプロセッサレベルにおける並列機能ブロック間
のテスト構造を状態図の形に記号で表わしたものである
。テストハードウェアについては後に検討する。プロセ
ッサレベルは最下位レベルであり、このレベルではテス
ト制御ブロック（ＴＣＢ）がテストデータフローを管理
する。このテスト制御ブロックは階層構造内の１つ上の
レベルのテスト制御ブロックにより２つの入力制御信号
の何れかで駆動される。第１に、オーバオールリセット
信号ＭＴＲ＝　１　（．マクロテストリセット）がシス
テムをリセット状態４４に駆動する。第２に、エネーブ
ル信号ＰＲＯ−ＥＮＡ＝　Ｏ　（プロセッサエネーブル
）がシステムをアイドル状態に駆動する。第２図に従っ
て動作するテスト制御ブロックは“レディ”信号壱次の
高位の制御レヘルに返送することができる。

しかし、特に有利な実行モードでは、機能ブロックが完
全に同期動作し、局部テスト制御ブロックが任意の特定
のテストを実行するのに必要な時間長又はクロックサイ
クル数を知っているようにすることもできる。テスト制
御ブロックへのコマンドはオーバオールＭＴＭ　（マク
ロテストモード）によりシリアルに与えられる。第２図
に示すように、当該プロセッサに関してはプロシージャ
は当該テスト制御ブロック内に実現される有限状態マシ
ーンのリセット信号４０（ＭＴＲ＝　１　）でスタート
し、このときリセット状態ＲＳ　（４４）になる。信号
ＭＴＭ＝０である限り、回路が完全に同期型であればク
ロックパルスを受信する度にループ４２を巡回する。信
号ＭＴＭ＝１を受信すると、テスト動作が開始される　
（ライン４６）。ＭＴＭが零に戻るまでは各クロックパ
ルスがシステムをチェーン４８，　５０．　５２の次の
状態にせしめる。このチェーンはマクロと同数のステッ
プを有する。２以上のステップを特定の単一マクロに割
り当てることもできる。しかし、各テスト可能マクロは
チェーン内に少なくとも１つのステップを有する。ＭＴ
Ｍ＝　１と一致して、マシーンは分岐してタイプ１，２
又は３　（ブロック５８，６０．　６２）の何れかのテ
ストを実行する。各タイプは関連するマクロに対応する
。当該テストが信号ＭＴＭ＝Ｏの制御の下で終了すると
、システムはライン６４を経て状態４８に戻る。信号Ｍ
ＴＭの切換えは当該テストの長さが与えられたソフトウ
ェアで制御される。チェーン４８，　５０．　５２を通
過してシステムがアイドル状態５４になると、ＭＴＭ＝
Ｏはエネーブル信号ＰＲＯ−ＥＮ＾＝０であるかぎり、
この状態にとどまる（ループ５６を巡回する）。これら
制御信号が両方とも１になる場合にのみ、システムはチ
ェーン４８，　５０．　５２に戻ることができる。シス
テムがアイドルループ５６内にある間は他のサブアセン
ブリに対するテストの残部を、例えば、この他のサブア
センブリにテスト制御信号又はテストパターンをロード
することにより実行することができる。こうして、一般
に、全てのマクロが順次にテストされる。特定の好適例
では、種々のマクロ２１ ２２ へのテスト信号のローディングを順次に行ない、複数の
マクロに割り当てられたテストを並列に実行させるよう
にするのが有利であることが確かめられた。最下位レベ
ルでのこのテストの並列化はセルフテストストラテジイ
と組み合わせると特に有利である。この場合には一連の
テスｌ・パターンをそれ以前の１以上の結果パターンに
基づいテＩｌｌ次に発生させ、最終結果の内容をランダ
ム化して優れた故障検出を与えるようにする。１つのマ
クロ内の故障を明確に示す能力が低くてもこのストラテ
ジイの有利な特性は通常そこなわれない。上述の順次の
ローディング及び種々のテストの並列実行はテスト用ソ
フトウェアの書込みを容易にすることを確かめた。以上
ではテストパターンの発生については考察せず、テスト
状態の管理についてのみ考察した。しかし、このような
テストパターンは常に前記特開平２−８７４００号に記
載されているような標準の技術に従って決定することが
できる。その結果はストレート結果パターン、又はシグ
ネチャパターンにコンパクト化した結果バターン、又は
正さについて評価して良／故障表示を与えるパターン又
はシグネチャの何れかになる。

評価は各レヘル、即ちマクロ自体、サブアセンブリレベ
ル、アセンブリレヘル、スーパアセンブリレベル、又は
外部テストマシーンで行なうことができる。最低必要条
件である良／故障表示を除いて、本発明に関係のない種
々のストラテジイにより動作を変えることが可能である
。原則として、リペアプロシージャも実施できるが、こ
れらのステップについてはここでは考察しない。

特に有利な解決方法ではアイドル状態５４からテ７１．
｝状態４日ヘノ転移を省略し、ＭＴＭ＝１　−　ＰＲＯ
−ＢＮＡ一１の制御の下でアイドル状態５４をリセット
状態４４に退出させるようにする。この場合、アイドル
状態５４をリセット状態４４上にマップすることが可能
になり、この場合にはＰＲＯ−ＥＮＡ＝　１がバス４６
の追加の必要条件行になる。これに加えて、１以上のル
ープ５８，−−−６２をそれらの動作が同一であれば互
いにマップすることもできる。これにより状態の数が減
少する利点が得られる。

第３図はマルチプロセッサレベルにおける並列サブアセ
ンブリ間のテスト構造を示す。同様にして、種々の信号
の名称を変えれば、これと同一のテスト構造を単一集積
回路内の回路２０に対応するレヘルより高いレベル又は
複数の集積回路が装着されたワイヤードボード上の種々
の回路のレベルにおいてテストを割当て、実行させるの
に用いることができる（チェーンのステップ数を多くし
たり少なくする必要がある）。いずれにせよ、第３図の
状態を実行するテスト制御ブロックは、それより高いレ
ベルの制御ブロックにより駆動された後に、“レディ”
信号を適当なときに次の高レベルに返送することができ
る。しかし、特に有利な実行モードでは、機能ブロック
およびサブアセンブリを同期動作させ、第３図に従うテ
スト制御ブロックが任意の特定のテストに必要な時間長
又はサイクル数を認識しているようにする。特に、これ
は第３図の状態が本発明によるテストサイクルの最上位
レベルを表わす場合である。今、当該テスト制御ブロッ
クへのコマンドがリセット動作を制御信号ＭＴＲに加え
て一次入力信号ＭＴＭ　（マクロテストモード）として
直列に与えられるものとする。

第３図に示すように、リセットの実行後に、ＭＴＭ一１
への変化がシステムをライン８６へと駆動する。

状態８８に到達するとシステムはエネーブル信号ＰＲＯ
−ＥＮＡ＝　１の制御の下でサブアセンブリ１について
テストを実行することができる。このテスト期間は当該
サブアセンブリからのレディ信号ＲＤＩが０から１に変
化するまで続き、次いでシステムは状態９２に進む。同
様にしてサブアセンブリ２についてテストが実行される
。状態９６に到達し、これから出るとき、システムはう
イン１００を経てアイドル状態１０２に進み、ＭＴＭ＝
Ｏ又はＭＴＥ　（マクロテストエネーブル）＝０である
間この状態に維持さレル（尚、信号ＭＴＥはエネーブル
信号ＰＲＯ　−　ＥＮＡに機能的に対応するものである
）。図に明示してないが状態１０２において“レディ”
信号が発生される。ＭＴＭ＝　１及びＭＴＥ＝　１　（
図示せず冫のとき、システムは再びライン１０６を経て
状態８８に進む。

状態１０２においてループ１０４で遅延を生しさせる２
　５〜 ２　６〜 ことができる。４以上の順次の階層レベルが存在する場
合にも、各高位レベルを第３図に示すものと同様の構威
のテスト構造で表わすことができる。

第３図について更にいくつかの解説を行なう。

プロセッサレベルのテスト制御ブロック（ＴＣＢ）状態
とコンパチブルに保つためにはマルチプロセッサレベル
のテスト制御ブロックもエネーブルされ、レディ信号を
発生する必要がある。更に、制御信号を有限状態マシー
ンに巡回させる必要がある。

通常、マルチプロセッサはＴＣＢを有する再高位の階層
レベルであるため、そのＴＣＢの名称はプロセッサＴＣ
Ｈに対し用いる名称と少し異ならせてある。

しかし、マルチプロセッサＴＣＢの制御信号の名称はマ
クロテスト用語に従っている。マルチプロセッサＴＣＢ
はＭＴＥ　（マクロテストエネーブル）と称す外部信号
によりエネーブルされる。このときマルチプロセッサＴ
ＣＢは信号ＰＲＯ　−　ＥＮＡにより下位レベルＴＣＢ
の指定を開始する。マルチプロセッサの状態図は信号Ｍ
ＴＭ及び種々のプロセッサにより発生されるレディ信号
の制御の下で一巡される。そして指定された（エネーブ
ルされた）プロセッサＴＣＢが同一の外部信号ＭＴＭ（
この信号はエネーブルされたプロセッサＴＣＢに渡され
る）の制御の下でプロセッサ状態図の動作の実行を開始
する。この状態図のアイドル状態に入ると、当該プロセ
ッサＴＣＢはレディ信号を発生してマルチプロセッサＴ
ＣＢに当該プロセッサのテストの終了を知らせる。この
信号の受信時にマルチプロセッサＴＣＢは次のプロセッ
サに対するＰＲＯ　−　ＥＮＡ信号を発生する。このプ
ロセッサは最後のプロセッサＴＣＢがレディ信号を発生
するまで続く。この最後のレディ信号によりマルチプロ
セッサＴＣＢはアイドル状態に入り、レディ信号を発生
する。

マルチプロセッサ状態図のアイドル状態は種々のプロセ
ッサにおけるセルフテストの実行を待つのに用いる。第
２の理由は、マルチプロセッサのテスト中、回路全体を
確定した既知の良（“静止”）状態にするためである。

ここでも、アイドル状態１０２を状態８８の代わりにリ
セット状態８２へ退出させ、状態１０２を状態８２にマ
ップすることができる。

下位レベルのプロセッサを指定し動作させるこのプロセ
ッサはツリー構造をたどることに相当する。これは階層
プロセッサであり、階層のレベルで制限されることはな
い。

ハードウェア 第４図はテスト制御プロ・ツタの階層制御装置を示す。

種々のプロセッサ（サブアセンブリ）間のデータ通信の
みを示してある。制御信号及び関連するテストインタフ
ェース素子（ＴＩＥ）は図示してない。テスト制御ブロ
ック（ＴＣＢ）　１１０はオーバオール制御レヘルから
信号ＭＴＲ，　ＭＴＭ，　ＭＴＥを受信し、レディ信号
ＲＥＡＤＹを返送する。このＴＣＢＩＩＯは次の下位レ
ベルのテスト制御ブロック（ＴＣＢ）１１２，　１１４
に信号Ｐｒｏ−ｅｎａ　（インデックスは不特定）を送
出すると共にこれらブロックから信号Ｒｅａｄｙ　（イ
ンデックスは不特定）を受信する。これらテスト制御ブ
ロック１１２，　１１４はインデックスを持たないオー
バオール制御信号ＭＴＩ？，　ＭＴＭも受信する。テス
ト制御ブロック１１２，　１１４はそれぞれプロセッサ
１１６，　１１８を制御する。一例ではこれらプロセッ
サは不特定ビット幅のデータバス１２０，　１２２で相
互接続され、各バスは制御ブロック１２４，　１２６を
有している。プロセッサはそれらの関連するテスト制御
ブロックからライン１２８，　１３０を経てバス制御ブ
ロック（ＢＣＢ）制御信号をそれぞれ受信し、これら制
御信号の中のエネーブル信号が出力バッファ１３２，　
１３４を制御してバス制御ブロック信号をＢＣＢ制御バ
ス１３６に送出する。２つの制御信号（バス幅は２制御
ビット）の意味は下記の表に示す通りである。

２９ ３０ 従って、図示の構戒では、制御バス１３６はライン１２
８，　１３０上の信号による選択に応してプロセッサ１
１６又は１１８により駆動される。一例ではこれらのプ
ロセッサを２つのデータバス１２０，　１２２で相互接
続しているが、他の任意の数のデータバスで相互接続し
てもよい。１つのプロセッサが制御バス１３６を駆動し
、データバス１２０，　１２２へのデータ転送を支配す
るとき、これに接続された他のプロセッサは当該データ
バス上に転送されたデータを観測することができる。そ
れぞれのプロセンサ内のバス制御ブロックはホールドレ
ジスタとして作用する。

一般に、マクロ内のテストはＳＰＵＲＡ　と称される公
知のスキャンテスト原理に従って行なわれる。

プロセッサ又はアセンブリ内には関連するテスト制御ブ
ロックで制御される４つのスキャンチェーンがある。

１．データスキャンチェーン： ・バス制？Ｉ　フロック（ＢＣＢ）スキャンチェーン。

プロセッサ内の全てのＢＣＢがこのスキャンチェ−ンの
一部を形威する。

・データスキャンチェーン。データスキャンチェーンは
プロセッサ内の全ての他のスキャン可能フリップフロッ
プから或る。

２．制御スキャンチェーン：命令レジスタ（ＩＲ）スキ
ャン ３．セルフテストスキャンチェーン： Ｏセルフテストスキャンチェーン。プロセッサ内のセル
フテスト可能マクロの全てのレジスタセル及びレジスタ
ファイルがこのスキャンチェーンの一部を形威する。セ
ルフテスト原理は米国特許第４４３５８０６号（特開昭
５７　−　５２９５０号）に開示されている。セルフテ
ストは外部通信を殆ど必要とせず、結果はゴー・オン・
ゴー・情報であり、故障識別力はかなり低い。テスト時
間を短縮するために種々のテストスキャンチェーンを結
合又は分割することができる。

参考のために、信号セットを以下にリストアップする。

−ＭＴＭ：マクロテストモード（各ＴＣＢのモードを決
定する） −ＭＴＥ：マクロテストエネーブル（最高位レヘルルの
ＴＣＢをエネープルしＢＣＢ制御バスを制御する） −ＭＴＣ：マクロテストクロック　（マルチクロックク
の場合に存在する） 一ＭＴＲ：マクロテストリセット　（全てのＴＣＢをリ
セット状態にしてテスト制御ロジックをリセットさせる
） 一４タイプのスキャンチェーンのための複数のシリアル
データ入力端子及びシリアルデータ出力端子。

これらのビンは通常の機能ピンと多重化することができ
る。

バウンダリスキャン（米国特許出願第３７４５１５号（
特開昭６３−７０１７７号）参照）の場合には、−　Ｔ
ＤＩ，　ＴＤＯ，　ＴＣＫ，　ＴＭＳ　（４つのバウン
ダリスキャンピンとして） −ＭＴＭ：マクロテストモード（各ＴＣＢのモードをを
決定する） 一信号ＭＴＥ及びＭＴＲはバウンダリスキャン命令レジ
スタ及びバウンダリスキャンＴＡＰにより発生させるこ
とができる。

−　ＭＴＣはＴＣＫ　と同一にすることができる。

第５図はそれぞれのプロセッザ１４２，　１４８が直列
に接続可能なフリップフロップのスキャン可能チェーン
１６４，　１６６を有している状態を示す。これらチェ
ーンは一木の太線で示してある。これらプロセッサを別
々にテストするために、これらプロセッサに対し各別の
バイパス１５６，　１５８を設け、各バイパスにはその
入出力間にタイ旦ングのトレランスを与えるためにバッ
ファフリップフロップを含ませることができる。更に、
スキャンチェーンを経るテストパターン及び結果パター
ンのルートを選択し得るようにするために種々のマルチ
プレクサ１４０，　１４６，　１５２を設け、これらを
適当な制御信号１５４，　１６０，　１６２で制御する
。図示の構威は単なる基本例であり、同一の原理に従っ
てもっと精巧な構威に進化させることができる。

３３ ３４ 上述したように、各プロセッサは４タイプのスキャンチ
ェーンを有し得る。マルチプロセッサを設計する際にこ
れらチェーンをどう処理するかという問題が生ずる。種
々のプロセッサ内の全てのＥＸＵを直列にテストするの
に要する時間を短縮するためにいわゆるバイパスセルを
用いる。バイパスセルはプロセッサのそばに配置された
スキャン可能レジスクセルとする。このバイパスセルは
各スキャンチェーンのスキャンサイクルにおけるテスト
データの短絡ルートを与える。このバイパスセルは他の
プロセッサ内のＥＸｔｌをアクセスする必要があるとき
に用いることができる。マルチプロセッサＴＣＢはこの
バイパスセルをＰＲＯ　−　ＥＮＡ信号により制御する
。このハイパスセルはどのタイプのスキャンチェーンに
も用いる。マルチプレクサの出力端子は他のプロセッサ
内の同一タイプのスキャンチェーンの直列データ入力端
子に接続する。

このようにしてマルチプロセッサも４つのタイプのスキ
ャンチェーンを有する。バイパスセルを用いる第２のも
っと重要な理由は、マルチブロセッサ内でスキャンチェ
ーンに対する制御信号を発生させることにある。プロセ
ッサＴＣＢはスキャンチェーンの自分の部分に対する制
御信号を発生する。

数個のプロセッサのスキャンチェーンを連結する場合、
競合が生じ得る。即ちどのＴＣＢが連結スキャンチェー
ンを制御するのか？この問題は種々のＴＣＢを“チュー
ニングすることにより解決することができる。これは本
明細書に記載したような構或の階層構造では不可能であ
る。従って、この問題を解決する唯一の方法はＢＣＢ制
御バスがある場合にはテスト制御バスによるか、或は種
々のプロセッサのスキャンチェーンを連結させないかで
ある。本発明では後者を選択した。一次ＩＣピンへの配
線を最少にすると共に多数のマルチブレクサ（及びそれ
らの制御信号）の使用を避けるためにバイパスセルを用
いる。従って、一般的に言うと、種々のプロセッサのス
キャンチェーンを連結しなくてもよく、バイパスセルを
用いる必要がある。

【図面の簡単な説明】

第１図は集積回路装置の階層構造を示す図、第２図はプ
ロセッサレヘルにおける並列機能ブロック間のテスト構
造を記号的に示す図、第３図はマルチプロセッサレベル
における並列サブアセンブリ間のテスト構造を記号的に
示す図、第４図はテスト制御ブロックの階層制御装置を
示す図、 第５図は本発明によるスキャンテスト可能なマクロの直
列配置を示す図である。 ７〇一集積回路ボード ２０．　７２・・・集積回路（アセンブリ）７４・・・
テスト制御回路 ２２，　２４．　２６・・・サブアセンブリ２３，　２
５．　２７・・・テスト制御ブロック３０．　３２，　
３４，　３６．　３８・・・テスト可能マクロＭＴＲ・
・・マクロテストリセット信号ＭＴＭ・・・マクロテス
トモード信号 ＰＩ？０　−　ＥＮＡ・・・プロセッサエネーブル信号
ＲＤＩ〜ＲＤ３・・・レディ信号 ＭＴＥ １１０ １１６， １２４， １４２， １６４． １５６ １４０， ・・・マクロテストエネーブル信号 １１２，　１１４・・・テスト制御ブロック（ＴＣＢ）
１１８・・・プロセッサ １２６・・・バス制御ブロック（ＢＣＢＩ，２）１４８
・・・プロセッサ １６６・・・スキャン可能チェーン １５８・・・バイパス １４６，　１５２・・・マルチプレクサ３７ ３８

Claims (1)

1. 【特許請求の範囲】 １、少なくとも３つのレベルの階層構造を有するデジタ
   ル集積回路、即ち少なくとも１つのアセンブリを高位レ
   ベルに具え、少なくとも１つの斯かるアセンブリが次の
   下位レベルにサブアセンブリの第１系列を具え、少なく
   とも１つの斯かるサブアセンブリが最下位レベルにテス
   ト可能マクロの第２系列を具えたディジタル集積回路を
   ステトする方法において、ａ、前記マクロの全てをオー
   バオールリセット信号によりまとめて初期状態にリセッ
   ト させるステップと、 ｂ、アセンブリテストサイクルを投入し、サブアセンブ
   リの第１系列内の各サブアセン ブリを順次に指定し、関連するサブアセン ブリテストサイクルを関連するレディ信号 を受信するまで制御するステップと、 ｃ、指定したサブアセンブリのサブアセンブリテストサ
   イクルを実行させ、当該サブア センブリテストサイクルの終了後に関連す るアセンブリテストサイクルに復帰させる ステップとを具え、前記サブアセンブリテ ストサイクルは ｄ、前記サブアセンブリテストサイクルにおいてそのマ
   クロの第２系列内の各マクロを 順次に指定し、指定した各マクロについて オーバオールマクロテストモード（ＭＴＭ）制御信号の
   制御の下でマクロテストを選択的 に実行させるか当該マクロをバイパスさせ、何れの場合
   にも当該マクロテストの終了後 にサブアセンブリテストサイクルに復帰さ せるステップと、 ｅ、前記サブアセンブリの第１系列の全てのサブアセン
   ブリテストが終了した後にアセ ンブリ良／故障表示を発生させるステップ とを具える ことを特徴とする集積回路のテスト方法。 ２、前記集積回路装置は単一の集積回路であることを特
   徴とする特許請求の範囲第１項記載の方法。 ３、前記集積回路が４つのレベルの階層構造を有し、即
   ちスーパアセンブリを最高位レベルに具え、斯かるスー
   パアセンブリがアセンブリの第３系列を具えている場合
   には、前記リセットステップ後に、 ａ１、スーパアセンブリサイクルを投入し、アセンブリ
   の第３系列内の各アセンブリを、 関連するアセンブリレディ信号を受信する まで順次に指定し、 ａ２、指定した各アセンブリにおいてアセンブリテスト
   サイクルを実行させ、このアセン ブリテストサイクルの終了後にスーパアセ ンブリテストサイクルに復帰させ、 ｆ、前記アセンブリの第３系列の全てのアセンブリテス
   トサイクルが終了した後にスー パアセンブリ良／故障表示を発生させる ことを特徴とする特許請求の範囲第１項記載の方法。 ４、前記集積回路装置はワイヤードボードであり、各ア
   センブリが集積回路であることを特徴とする特許請求の
   範囲第３項記載の方法。 ５、各アセンブリテストサイクルはその全てのサブアセ
   ンブリの指定後に第１のアイドル状態を有していること
   を特徴とする特許請求の範囲第１又は３項記載の方法。 ６、各サブアセンブリテストサイクルはその全てのマク
   ロの指定後に第２のアイドル状態を有していることを特
   徴とする特許請求の範囲第１、３又は５項記載の方法。 ７、前記アイドル状態にはオーバオールマクロテストモ
   ード制御信号値によりアクセスし得ることを特徴とする
   特許請求の範囲第５又は６項記載の方法。 ８、前記マクロはスキャンテスト可能であることを特徴
   とする特許請求の範囲第１〜７項の何れかに記載の方法
   。 ９、前記集積回路の何れかはバウンダリスキャンテスト
   可能であることを特徴とする特許請求の範囲第１〜８項
   の何れかに記載の方法。 １０、少なくとも３つのレベルの内部階層構造を有する
   集積回路装置、即ち少なくとも１つのアセンブリを高位
   レベルに具え、少なくとも１つの斯かるアセンブリが次
   の下位レベルにサブアセンブリの第１系列を具え、少な
   くとも１つの斯かるサブアセンブリが最下位レベルにテ
   スト可能なマクロの第２系列を具えている集積回路装置
   において、当該集積回路装置は、 ａ、全てのマクロにオーバオールリセット信号（ＭＴＲ
   ）を供給するオーバオールリセット信号入力端子と、 ｂ、前記各アセンブリ内にあって、そのサブアセンブリ
   の第１系列内において第１ポイ ンタを循環させて各サブアセンブリにサブ アセンブリテストを指定し、この指定を指 定されたサブアセンブリからレディ信号を 受信するまで続ける第１テスト制御ブロッ クと、 ｃ、前記各サブアセンブリ内にあって、そのマクロの第
   ２系列内において第２ポインタ を循環させて各マクロにオーバオールマク ロテストモード（ＭＴＭ）制御信号の制御の下でマクロ
   テストを指定するかマクロテスト をバイパスさせる第２テスト制御ブロック 及び指定されたマクロからのマクロレディ 信号の受信時にマクロテストからサブアセ ンブリテストに復帰させる復帰手段と、 ｄ、前記サブアセンブリの第１系列の全サブアセンブリ
   テストサイクルが終了した後に アセンブリ良／故障表示を発生する報告手 段 とを具えたことを特徴とする集積回路装置。 １１、少なくとも４つのレベルの階層構造を有し、アセ
   ンブリの第３系列を具えるスーパアセンブリを最高位レ
   ベルに具えている特許請求の範囲第１０項記載の集積回
   路装置において、当該集積回路装置は、 前記スーパアセンブリ内にあって、そのア センブリの第３系列内において、第３ポインタを循環さ
   せて各アセンブリにアセンブリテストサイクルを指定し
   、この指定を指定されたアセンブリからアセンブリレデ
   ィ信号を受信するまで続けるスーパアセンブリ制御ブロ
   ックと、前記アセンブリの第３系列の全アセンブリテス
   トサイクルが終了した後に、アセンブリ良／故障表示を
   発生する報告手段とを具えたことを特徴とする集積回路
   装置。 １２、単一集積回路として実現したことを特徴とする特
   許請求の範囲第１０又は１１項記載の集積回路装置。 １３、前記マクロは、フリップフロップの第１内部テス
   トスキャンチェーンを有する第１のマクロと、他のフリ
   ップフロップの第２内部テストスキャンチェーンを有す
   る第２マクロと、前記第１及び第２の内部テストスキャ
   ンチェーンを直列に接続する直列接続手段とを少なくと
   も具え、前記第１及び第２のマクロはそれぞれ第１及び
   第２のバッファバイパスを有し、前記直列接続手段は前
   記第１の内部チェーンと前記第２のバイパスとを直列に
   接続して前記第２の内部チェーンを不作動にする第１の
   状態と、前記第１のバイパスと前記第２の内部チェーン
   とを直列に接続して前記第１の内部チェーンを不作動に
   する第２の状態とを有していることを特徴とする特許請
   求の範囲第１０又は１１項記載の集積回路装置。 １４、少なくとも１つのサブアセンブリはデータバスに
   より相互接続された２個のマクロを具え、該バスには前
   記バスの外部にバス制御ブロック（１２４、１２６）が
   設けられ、前記集積回路装置は前記バス制御ブロックに
   少なくとも２つの異なる制御信号を並列に供給するバス
   制御ブロック制御バスを有し、前記２つの各マクロはそ
   れら自身の制御ブロックの制御の下でそれら自身の制御
   ブロックから受信バス制御ブロック信号を前記制御バス
   にゲートするゲート手段を具えていることを特徴とする
   特許請求の範囲第１０又は１１項記載の集積回路装置。