JPH10123223A - 集積回路のテスト用クロック発生方法および回路 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路テストに適合したクロックを発生す
ることができる集積回路のテスト用クロック発生方法お
よび回路を提供すること。 【解決手段】 ＪＴＡＧ境界スキャンテスト回路を含む
集積回路１１０の正常動作のテスト時に、この集積回路
１１０のテストクロック入力ピンTCK にてＪＴＡＧ境界
スキャン用のＪＴＡＧクロックを入力し、このＪＴＡＧ
クロックから集積回路１１０の非境界スキャンテスト用
のテストクロックをテストクロック発生器１６０で発生
し、このテストクロックを利用して集積回路１１０のテ
ストを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本特許明細書の一部分は、著
作権に保護される資料を含んでいる。本著作権所有者
は、特許庁の特許ファイルまたは記録により表示するよ
うな場合に、本特許明細書、または、特許公開書の第３
者による複写再生は異議を提議しないが、それ以外はい
ずれの場合にもすべての著作権を行使する。

【０００２】本発明は集積回路に係るもので、特に集積
回路の正常(normal)動作用およびテスト動作用のクロッ
クを発生する集積回路のテスト用クロック発生方法およ
び回路に関する。

【０００３】

【従来の技術】一部の集積回路は、デバギング(debuggi
ng）および製造時に、容易に回路をテストすることがで
きるテスト回路を含んでいる。このような回路の一例と
しては、ＪＴＡＧ境界スキャン規格としてシ．エム．マ
ンダ(C.M.Maunder）とアル．イ．ツロッス(R.E.Tullos
s）の「テストアクセスポートおよび境界スキャン構
造」(IEEE Computer Society Press，1990）に説明され
ている。

【０００４】テストデータは前記回路入力ピンに供給さ
れ、できるだけラッチ内にスキャニングされる。集積回
路またはこの集積回路の一部分には正常動作のシミュレ
ーションのためにクロックが供給される。出力テストデ
ータが出力ピン側から観測される。出力テストデータ
は、正常動作がシミュレーションされたとき、データの
獲得可能なラッチからスキャニングされる。クロック信
号はデータのスキャンおよび正常動作のシミュレーショ
ンのために発生される。

【０００５】

【発明が解決しようとする課題】本発明は、集積回路テ
ストに適合したクロックを発生することができる、シン
プルな集積回路のテスト用クロック発生方法および回路
を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明により集積回路用
のテスト用クロック発生方法および回路が提供される。
クロック発生回路は正常動作用およびテスト用クロック
を発生することに適合する。テスト用に発生されたクロ
ックはＪＴＡＧ境界スキャンクロック、および内部（非
境界）機能ブロックをテストすることに使用された、内
部シフトレジスタチェーン用のスキャンクロックを含ん
でいる。また、テスト用に発生されたクロックは正常動
作のシミュレーションに適合したクロックも含んでい
る。

【０００７】内部スキャンチェーン用クロックの発生を
簡単化させるためにクロック発生回路は、標準ＪＴＡＧ
テストクロック入力ピンTCK (test clock input)から内
部スキャンクロックの発生を可能にする。テストクロッ
ク入力ピンTCK からのスキャンクロック発生はチップデ
バギング(chip debugging)に便利である。また、内部ス
キャンクロックは別途のテストクロック入力ピンTCK か
ら発生する場合もある。この場合でも、集積回路とこの
集積回路製造環境に使用された既存のテスト装置間のイ
ンタフェースを提供することが容易になる。正常動作の
シミュレーションのためのクロックは、テストクロック
入力ピンTCK から発生する場合もある。テストクロック
入力ピンＴＣＫから発生されたクロックは、このテスト
クロック入力ピンTCK が良好に制御されるので、良好に
制御される。本発明のその他の特徴および利点に関して
は後述する。本発明は上記特許請求の範囲により定義さ
れる。

【０００８】

【発明の実施の形態】図１は集積回路（以下、ＩＣとい
う）１１０のブロック図である。このＩＣ１１０は、Ｉ
Ｃテストを容易に実行するためのテスト回路を含んでい
る。一部の環境でＩＣ１１０は、カリフォルニアサンホ
セにある三星半導体インコーポレーテッドで開発したマ
ルチメディア信号プロセッサ(MSP^TM）である。このマル
チメディア信号プロセッサは、シ．リーダ（C.Reader）
等の発明者により１９９６年８月１９日付で「ビデオデ
ータ処理方法および装置」を発明の名称として出願され
た、米国特許出願第０８／６９９，３０３号に説明され
ている。この特許出願は参照文として本明細書に含まれ
ている。ＭＳＰテスト回路は本明細書の付録ＡとＢに詳
細に説明されている。特に、付録Ｂはテスト回路のベリ
ログコード(Verilog code)を含んでいる。

【０００９】前記テスト回路はテスト制御回路１２０を
含んでいる（図１参照）。このテスト制御回路１２０は
ＩＥＥＥ規格１１４９．１（ときには、JTAGバージョン
２．０または単にJTAG規格という）により、境界スキャ
ンテスト用制御回路として機能することができる。この
規格は「ＩＥＥＥ規格テストアクセスポートおよび境界
スキャン構造」(IEEE Inc.1993,10,21）に定義されてお
り、これは参照文献として本明細書に含まれている。ま
た、参照文献として本明細書に含まれているシ．エム．
マンダとアル．イ．ツロッスの「テストアクセスポート
および境界スキャン構造」(IEEE COMPUTER SOCIETY PRE
SS,1990)を参照。境界スキャンテスト以外に、テスト制
御回路１２０は後述する内部テストにも適合する。

【００１０】ＩＣ１１０は、テスト制御回路１２０に接
続されている前記ＪＴＡＧ規格により定義された５個の
ピンを含んでいる。このピンは、テストクロック入力ピ
ンTCK 、テストモードセレクト入力ピンTMS(test mode
select input) 、テストデータ入力ピンTDI(test data
input ）、テストデータ出力ピンTDO(test data outpu
t) およびテストリセットアクティブローTRST N(test
reset input,active low)である。テストクロック入力
ピンTCK 側のクロック入力は、前記ＪＴＡＧ境界スキャ
ンテストの途中だけでなく、内部テストの途中にも使用
される。特に、テストクロック入力ピンTCK は内部スキ
ャンチェーン(126.1-126.17)に関するデータスキャン用
のスキャンクロック信号を供給する。

【００１１】それぞれのチェーン(126.i）はLSSD(level
sensitive scan design）ラッチの内蔵されたシフトレ
ジスタを含んでいる。LSSDラッチは、たとえばエム．ア
ブラモビシ(M.Abramobici)等の「デジタルシステムテス
トおよびテスト可能設計」(1990)に説明されており、こ
れは参照文献として本明細書に含まれている。ＩＣ１１
０の一部の実施の形態は１７個より多いスキャンチェー
ン、または１７個より少ないスキャンチェーンを含んで
いる。１つのＭＳＰ実施の形態の場合、これら１７個の
スキャンチェーン、およびこのチェーンを含んでいるそ
れぞれのＭＳＰ機能ブロックは、チェーン(1-17)に付録
Ａの表２に記載されている。チェーン１８はＭＳＰ境界
スキャンチェーンである。チェーン１９はＭＳＰに内蔵
されたＡＲＭ７プロセッサの境界チェーンである。表２
のそれぞれの内部チェーン１２６は、付録Ａ、表５にリ
ストされているそれぞれのＪＴＡＧ専用命令により選択
される、ＪＴＡＧテストデータレジスタである。

【００１２】それぞれの内部チェーン（126.x)はテスト
データをスキャンするために非重畳スキャンクロック(s
ca x, scb x ) を受信する。「単一内部スキャン」動
作ではいくつかのチェーン１２６の中のいずれか１つの
チェーンのみがスキャニングされる。前記それぞれのク
ロック(sca、scb)は、後述のとおり前記のテストクロッ
ク入力ピンTCK のクロックから得られる。一部のテスト
環境は、テストクロック入力ピンTCK に対して良好な制
御を供給し、それにより良好な制御がクロック(sca、sc
b)に提供される。特に、テストクロック入力ピンTCK の
クロック周波数は良好に制御され、そしてテストクロッ
ク入力ピンTCK のクロックのはいつでも開始および停止
可能である。たとえば、付録Ａのセクション１．１１に
説明されているテスト環境を参照されたい。したがっ
て、クロック(sca、scb)もまた、単一スキャン動作で良
好に制御される。

【００１３】ＩＣ１１０はまた、すべてのチェーン(12
6.1-126.17)が同時にスキャニングされる多重内部スキ
ャンモードになっている。このモードは、多数の標準テ
ストが高速で実行される場合の製造に適する。このモー
ドでクロック(sca、scb)は、テストクロック入力ピンTC
A 、TCB 側に供給される非重畳クロックから得られる。
テストクロック入力ピンTCA 、TCB は一部の実施の形態
では専用テストクロック入力ピンである。

【００１４】別個の専用テストクロック入力ピンTCA 、
TCB を使用すると、良好に制御されたクロック(sca、sc
b)が供給され、またＩＣ１１０とシュルムバーガ(Schlu
mberger)ＩＴＳ９０００のような既存の製造テスト装置
間のインターフェースが簡単になる。また、別個の専用
テストクロック入力ピンTCA 、TCB は、カリフォルニア
サンホセのビューロジック(Viewlogic）社のＡＴＰＧ(A
utomatic Test Pattern Generator)ソフトウェアの、Ｓ
ｕｎｒｉｓｅ^TMのようなＡＴＰＧを容易に使用できるよ
うにする。

【００１５】それぞれのチェーン(126.x）はまた、スキ
ャン−イン(scan-in）データ入力（si x)と、スキャン
アウト(scan-out)データ出力（so x)を含んでいる。前
記の単一スキャン動作で入力（si x)はＪＴＡＧピンTD
I からデータを受信する。重要なことは単一スキャンモ
ードで、１つのチェーン(126.i）のみがスキャニングさ
れる。スキャンアウトデータ出力（so x)は、データを
ＪＴＡＧテストデータ出力ピンTDO 側に供給する。

【００１６】多重内部スキャン動作で、入力（si x)は
ＭＳＰピン１３０からデータを受信し、スキャンアウト
データ出力（so x)はデータをＭＳＰピン１３２側に供
給する。正常（非テスト）動作でＭＰＳピン１３０、１
３２は双方向性ピンである。

【００１７】付録Ａのセクション１．６．５を参照。前
記の単一内部スキャンモードと多重内部スキャンモード
は、本出願と同日付でエス．ベク(S.Baek)の名義で出願
された米国特許出願として、発明の名称が「デバギング
および製造テスト用の適応型スキャンチェーン」で、代
理人管理番号がＭ−４４１６ＵＳである米国特許出願に
説明されており、この出願の内容が参照文献として本明
細書に含まれている。

【００１８】テストの途中でチェーン１２６を含んでい
る機能ブロックには、正常動作のシミュレーションのた
めにクロックが供給される。前記の機能ブロックには、
正常動作がテストの途中でシミュレーションされると
き、そして正常動作が実際に行われるとき、クロック(C
LKOUT)によりクロックが供給される。テストの途中でク
ロック(CLKOUT)はテストクロック入力ピンTCK のクロッ
クから得られる。また、このクロックは、入力１４０に
提供され正常動作に使用された正常システムクロック(C
LKIN）から得られる。テストクロック入力ピンTCK から
クロック(CLKOUT)を入力すると、クロック(CLKOUT)に対
して良好に制御することができる。注意すべきは、一部
の実施の形態で前記の正常システムクロック(CLKIN）は
自由に発生する（したがって、制御が容易でない）。

【００１９】一部のテストで、クロック(CLKOUT)は、そ
れぞれのピン（AD05 MT5 、AD04 MT4)側のテストクロッ
ク（mult clk1、mult clk2) から求められる。正常モ
ードでこのピンはその他の用途のために双方向性ピンで
ある。

【００２０】内部テストではＪＴＡＧ制御器１４４(TAP
制御器）、ＪＴＡＧ命令レジスタ１４８、ＪＴＡＧ命令
デコーダー１５２、およびＪＴＡＧブロック１５６内の
その他のＪＴＡＧ回路を使用している。内部テストのた
めに境界スキャンＪＴＡＧ回路を使用し、また内部テス
トのためにクロックを発生するが、ＪＴＡＧテストクロ
ック入力ピンTCK を使用すると、内部テスト回路が簡単
になり、テストクロック入力ピンの個数が減少される。

【００２１】テストクロック入力ピンTCK のクロック
は、従来から公知のとおり、ＪＴＡＧ回路動作の制御の
ためにＪＴＡＧブロック１５６側に供給される。テスト
クロック入力ピンTCK はまたテストクロック発生器１６
０側に接続されている。テストクロック発生器１６０
は、テストクロック入力ピンTCK のクロックと同一な周
波数である２つの非重畳クロック(jsca 、jscb) をテス
トクロック入力ピンTCK クロックから発生させる。クロ
ック／データマルチプレクサ１６４はクロック(jsca 、
jscb) を受信し、またそれぞれの専用テストクロック入
力ピンTCA 、TCB からクロック信号psca、pscbを受信す
る。一部の製造テストで、クロック(psca 、pscb）は、
同一な周波数の非重畳クロックである。

【００２２】前記単一内部スキャン動作で、クロック／
データマルチプレクサ１６４は、ＪＴＡＧブロック１５
６により選択されたチェーン(126.x）のそれぞれの出力
(sca x, scb x)側にクロック(jsca 、jscb) を供給す
る。残りのクロック(sca i, scb i)はVSS 側のローに
維持される。前記多重スキャン動作でクロック／データ
マルチプレクサ１６４は、それぞれの出力(sca x,scb
x)側のクロック(psca 、pscb）をすべてのチェーン１
２６側に供給する。

【００２３】前記単一スキャン動作で、クロック／デー
タマルチプレクサ１６４はＪＴＡＧブロック１５６から
ライン１６６を通してテストデータ入力ピンTDI のデー
タを受信し、このデータをそれぞれの出力（si x)側の
選択されたチェーン側に供給する。チェーン１２６のす
べてのスキャンアウトデータ出力（so i)の出力側はＪ
ＴＡＧブロック１５６でマルチプレクサ１６８のそれぞ
れの入力側に接続されている。マルチプレクサ１６８の
出力側はＪＴＡＧ出力ピン(TDO）に接続されている。前
記単一スキャン動作で、選択されたチェーン１２６のス
キャンアウトデータ出力（so x)側にスキャニングされ
たデータはマルチプレクサ１６８側に伝達されてからＪ
ＴＡＧテストデータ出力ピン(TDO）側に提供される。

【００２４】多重内部スキャン動作で、クロック／デー
タマルチプレクサ１６４はＭＰＳピン１３０からデータ
を受信する。一部の実施の形態では１０個のみのＭＰＳ
ピン１３０である。チェーン１２６は１０個のチェーン
（このチェーンの中の一部は組合されている）の提供の
ために再構成されている。このチェーンの再構成は前述
した特許出願「デバギングおよび製造用の適応型スキャ
ンチェーン」（代理人管理番号Ｍ−４４１６ＵＳ）に説
明されている。クロック／データマルチプレクサ１６４
はＭＰＳピン１３０からのデータを、多数個の出力（si
x)の中の１０個の出力側に提供する。１０個の再構成
されたチェーンの１０個のチェーン出力（so y)はそれ
ぞれの１０個のＭＰＳピン１３２側に供給される。

【００２５】クロック／データマルチプレクサ１６４は
ＪＴＡＧブロック１５６からの信号(INSS)により制御さ
れる。

【００２６】クロック(jsca 、jscb）もまた、システム
クロック発生器１７４側に供給される。システムクロッ
ク発生器１７４はまた、（１）入力１４０から正常モー
ドクロック；（２）ピン（AD05 MT5)からクロック（mu
lt clk1）；およびピン(AD04 MT4)からクロック（mu
lt clk2）を受信する。正常動作で、システムクロック
発生器１７４は、正常クロック入力（１４０）からクロ
ック(CLKOUT)を発生する。非スキャンテスト動作で（た
とえばBISTで）、システムクロック発生器１７４は後述
のとおり、正常クロック入力（１４０）、スキャンクロ
ック(jsca 、jscb）、およびまたはクロック（mult cl
k1、mult clk2) から出力クロック(CLKOUT)を発生する。
システムクロック発生器１７４は、ＪＴＡＧブロック１
５６からの信号により制御される。

【００２７】図２は、テストクロック発生器１６０の一
実施の形態の回路図である。テストクロック入力ピンTC
K はインバータ２０４の入力側に接続されている。イン
バータ２０４の出力はインバータ２０８の入力側に、そ
してＮＡＮＤゲート２１４の二入力の中の一入力側に接
続されている。インバータ２０８の出力はＮＡＮＤゲー
ト２１４の他の入力側に接続されている。ＮＡＮＤゲー
ト２１４の出力はデータフリップフロップ２２０のセッ
ト(S）入力側に接続されている。データフリップフロッ
プ２２０はポジティブエッジトリガされる。このセット
入力がローであれば、データフリップフロップ出力(Q）
はハイとなる。

【００２８】テストクロック入力ピンTCK はデータフリ
ップフロップ２２０のクロック入力側に接続されてい
る。データフリップフロップ２２０のデータ入力(D）は
VSS （一部の実施の形態で接地である）に接続されてい
る。データフリップフロップ２２０のデータ出力(Q）は
ＣＭＯＳバッファ２３０に接続されている。ＣＭＯＳバ
ッファ２３０の出力はＮＯＲゲート２４０の二入力の中
の一入力側に接続されている。ＮＯＲゲート２４０の他
の入力はインバータ２４６の出力側に接続されており、
このインバータの入力はテストクロック入力ピン入力TC
K に接続されている。ＮＯＲゲート２４０の出力はバッ
ファ２５０の入力側に接続されている。バッファ２５０
の出力は前記の信号(jscb)を供給する。

【００２９】テストクロック入力ピンTCK はまたインバ
ータ２６０の入力側に接続されている。インバータ２６
０の出力はＮＡＮＤゲート２６４の二入力の中の一入力
側に接続されている。ＮＡＮＤゲート２６４の他の出力
はテストクロック入力ピンTCK に接続されている。ＮＡ
ＮＤゲート２６４の他の出力はデータフリップフロップ
２２０と同一なデータフリップフロップ２７０のセット
入力側に接続されている。テストクロック入力ピンTCK
は、インバータ２７４の入力側に接続されており、この
インバータの出力はデータフリップフロップ２７０のク
ロック入力側に接続されている。データフリップフロッ
プ２７０のデータ入力はVSS に接続されている。データ
フリップフロップ２７０の直接出力(Q）はバッファ２８
０の入力側に接続されており、このバッファの出力はＮ
ＯＲゲート２８４の二入力の中の一入力側に接続されて
いる。ＮＯＲゲート２８４の他の入力はインバータ２８
８の出力側に接続されており、このインバータ２８８の
入力はインバータ２７４の出力側に接続されている。Ｎ
ＯＲゲート２８４の出力はバッファ２９２の入力側に接
続されている。バッファ２９２の出力は前記の信号(jsc
a)を供給する。

【００３０】一部の実施の形態でインバータ２０８は直
列に接続された９個のＣＭＯＳインバータである。イン
バータ２６０はまた、直列に接続された９個のＣＭＯＳ
インバータである。それぞれのＣＭＯＳバッファ２３
０、２８０は直列に接続された２４個のＣＭＯＳインバ
ータである。

【００３１】クロック／データマルチプレクサ１６４は
それぞれのチェーン(126.x）の別個のマルチプレクサ(1
64.x）（図３）を含んでいる。マルチプレクサ(164.x）
において、データ出力（si x)はマルチプレクサ３１０
の出力である。マルチプレクサ３１０のデータ入力(D0
、D1）はそれぞれの信号(psi x 、jsi)を受信する。

【００３２】信号(jsi）は単一内部スキャンモードで、
ライン１６６（図１）を通してテストデータ入力ピンTD
I から受信されたデータ信号である。入力(psi x)は多
重内部スキャン動作で多数個のピン１３０の中のいずれ
か一ピンからまたは、他のチェーン(126.i）のスキャン
出力からデータを受信する（前述したとおり、多重内部
スキャンモードで多数個のチェーン１２６は組み合わさ
れて単一チェーンになる。）。マルチプレクサ３１０の
選択信号(S）は、マルチプレクサ(164.x）の入力（mult
n)側に接続されている。なお、信号名で接尾語「ｎ」
は、信号がアクティブローであることを表す。すなわ
ち、信号（mult n)は多重内部スキャンモードを表すた
めにブロック１５６により発生される（ローに駆動され
る）。

【００３３】前記多重内部スキャンモードにおけるスキ
ャン動作は、正常動作で双方向性ピンであるＭＳＰピン
（AD03 MT3)（図示されていない）側の信号「ｍｕｌｔ
＿ｓｃａｎ＿ｍｏｄｅ」により表示されている。付録Ａ
の表１７を参照。ｍｕｌｔ＿ｎが（ロー）に発生される
と、ｍｕｌｔ＿ｓｃａｎ＿ｍｏｄｅは、前記スキャン動
作の機能ブロックが構成されるように発生される。マル
チプレクサ３１０の選択信号(S）がローであれば、この
マルチプレクサ３１０は自分の入力(D0)、すなわちｐｓ
ｉ＿ｘを選択する。この選択信号(S）がハイであれば、
マルチプレクサ３１０はＤ１(jsi）を選択する。

【００３４】信号（mult n)はマルチプレクサ３１４、
３１８の選択信号(S）を選択するように接続されてい
る。ｍｕｌｔ＿ｎがローであれば、マルチプレクサ３１
４は、専用テストクロック入力ピンTCA に接続されてい
る入力(psca)を選択し（図１）、マルチプレクサ３１８
は専用テストクロック入力ピンTCB に接続されているｐ
ｓｃｂを選択する。ｍｕｌｔ＿ｎがハイであれば、マル
チプレクサ３１４はクロック発生器１６０からの入力(j
sca)を選択し、マルチプレクサ３１８はクロック発生器
１６０からの入力(jscb)を選択する。

【００３５】マルチプレクサ３１４の出力はマルチプレ
クサ３２２の入力(D1)側に接続されている。マルチプレ
クサ３１８の出力はマルチプレクサ３２６の入力(D1)側
に接続されている。マルチプレクサ３１４、３１８、３
２２、３２６はマルチプレクサ３１０と同一である。マ
ルチプレクサ３２２の出力は信号(sca x)を供給する。
マルチプレクサ３２６の出力は信号(scb x)を供給す
る。

【００３６】マルチプレクサ３２２の入力(D0)はVSS に
接続されている。マルチプレクサ３２２の選択信号(S）
はＯＲゲート３３０の出力側に接続されている。ＯＲゲ
ート３３０はＯＲゲート３３４の出力とＮＯＲゲート３
３８の出力を論理和演算する。ＯＲゲート３３４の二入
力の中の一入力はインバータ３４８の出力側に接続され
ており、その入力は入力（mult n)側に接続されてい
る。ＯＲゲート３２４の他入力はインバータ３５２の出
力側に接続されており、その入力はシステムリセット信
号(mrst-n)側に接続されている。

【００３７】ＮＯＲゲート３３８の二入力の中の一入力
はマルチプレクサ(164.x）の入力（bist cnt)側に接続
されている。ＮＯＲゲート３３８の他の入力はＮＡＮＤ
ゲート３５６の出力側に接続されている。ＮＡＮＤゲー
ト３５６の二入力の中の一入力はＪＴＡＧブロック１５
６から信号(shiftdr）を受信する。信号(shiftdr）はＪ
ＴＡＧ制御器が状態(Shift DR）であることを指示する
標準ＪＴＡＧ信号である。前述した文献「テストアクセ
スポートおよび境界スキャン構造」の４１頁（図４−
８）参照。ＮＡＮＤゲート３５６の他の入力は入力（dr
x)側に接続されている。

【００３８】マルチプレクサ３２６の選択信号(S）はＯ
Ｒゲート３６０の出力側に接続されている。ＯＲゲート
３６０の二入力の中の一入力はＯＲゲート３３４の出力
側に接続されている。ＯＲゲート３６０の他の出力はＮ
ＯＲゲート３６４の出力側に接続されている。ＮＯＲゲ
ート３６４の二入力の中の一入力は入力（bist cnt)側
に接続されている。ＮＯＲゲート３６４の他の入力はＮ
ＯＲゲート３６８の出力側に接続されている。ＮＡＮＤ
ゲート３６８の二入力はそれぞれの入力（dr x 、cors
dr）側に接続されている。

【００３９】入力（mrst n 、mult n 、shiftdr 、dr
x 、corsdr、bist cnt)はＪＴＡＧブロック１５６の
出力側に接続されている。入力（mrst n)はシステムリ
セット信号を受信する。正常動作またはテスト途中のこ
の信号はハイである。信号（mult n)はＪＴＡＧ命令デ
コーダ１５２により発生する。この信号はＪＴＡＧ制御
器１１４が多重スキャンチェーン命令（付録Ａの表６に
説明された専用命令）を受信し、前記のＪＴＡＧ制御器
がランテスト／アイドル(Run-Test/Idle）状態であると
きに発生する。ｍｕｌｔ ｎがローであれば、マルチプ
レクサ３２２、３２６は自分の入力(D1)を選択し、ＴＣ
Ａ、ＴＣＢ側のクロックが出力(sca x 、scb x)側に
提供する。

【００４０】ｍｕｌｔ ｎがハイであれば、マルチプレ
クサ３２２、３２６の入力(D1)はそれぞれの信号(jsca
、jscb）を受信する。マルチプレクサ３２２、３２６
の選択信号(S）は信号(shiftdr、dr x 、corsdr、bist
cnt)により変化する信号を受信する。ＪＴＡＧ命令デ
コーダ１５２により発生された信号（bist cnt)はＪＴ
ＡＧ制御器１４４が付録Ａの表９に示した命令(BIST ま
たはGBIST)、または表４の最後命令「ＡＲＭ７ ｉｎｔ
ｅｓｔ／ＢＩＳＴ」を受信すると、ハイである。これは
ＢＩＳＴ専用命令である。ハイのｂｉｓｔ ｃｎｔによ
りマルチプレクサ３２２、３２６はそれぞれの出力(sca
x 、scb x)側にクロック信号(jsca、jscb）を提供
することができる。

【００４１】信号(corsdr)は、前記のＪＴＡＧ制御器が
状態(Shift-DR 、Capture-DR）で、ＪＴＡＧブロック１
５６によりハイに駆動される。信号（dr x)は対応チェ
ーン(126.x）がＪＴＡＧ制御器１４４によりテストデー
タレジスタとして選択されるとき、ＪＴＡＧブロック１
５６によりハイに駆動される。ｄｒ ｘがハイであれ
ば、それぞれの信号(shiftdr、corsdr）がハイの場合、
ｊｓｃａ、ｊｓｃｂをそれぞれ選択できるように、マル
チプレクサ３２２、３２６がイネーブルされる。したが
って、ｄｒ ｘがハイであれば、それぞれのチェーン(1
26.x）は単一スキャンモードでスキャンされるか、また
はデータを獲得することができる。

【００４２】図４には、システムクロック発生器１７４
の一部分が例示されている。システムクロック発生器１
７４は、クロックライン(CLKOUT)側のそれぞれの単一ビ
ット出力のためマルチプレクサ４１０を含んでいる。図
４には、非重畳システムクロック(clk1i、clk2i)を発生
するマルチプレクサ(410.1、410.2)が例示されている。
それぞれのクロック(clk1i、clk2i)はそれぞれマルチプ
レクサ４１０の出力(CLKOUT)側で現れる。それぞれマル
チプレクサ４１０は３個のクロック入力(TCLK 、CLKIN
、jm clk)を備えている。３個のクロックの中の一ク
ロック、すなわちゼロは、選択入力（ck bypass、ck
jtag cntl、clk cnt 、mf mode) によって、マルチ
プレクサ出力(CLKOUT)側に供給される。入力(syn clk)
は同期信号を受信する。前記の選択入力が変動される
と、この変動は同期信号の上昇エッジに影響を及ぼす
（すなわち、CLKOUTは相異したクロックをスイッチング
する）。

【００４３】それぞれのマルチプレクサ４１０は次の規
則を満足している。ｍｆ ｍｏｄｅ＝１であれば、マル
チプレクサ４１０はＴＣＬＫを選択する。

【００４４】ＣＬＫＯＵＴ＝ＴＣＬＫ； ｍｆ ｍｏｄｅ＝０、ｃｋ ｂｙｐａｓｓ＝０であれ
ば、ＣＬＫＯＵＴ＝ＣＬＫＩＮ； ｍｆ ｍｏｄｅ＝０、ｃｋ ｂｙｐａｓｓ＝１、ｃｋ
ｊｔａｇ ｃｎｔｒｌ＝１であれば、ＣＬＫＯＵＴ＝ｊ
ｍ ｃｌｋ； ｍｆ ｍｏｄｅ＝０、ｃｋ ｂｙｐａｓｓ＝１、ｃｋ
ｊｔａｇ ｃｎｔｒｌ＝０、ｃｌｋ ｃｎｔ＝０であれ
ば、ＣＬＫＯＵＴ＝０； ｍｆ ｍｏｄｅ＝０、ｃｋ ｂｙｐａｓｓ＝１、ｃｋ
ｊｔａｇ ｃｎｔｒｌ＝０、ｃｌｋ ｃｎｔ＝１であれ
ば、ＣＬＫＯＵＴ＝ＣＬＫＩＮ； ＣＬＫＯＵＴがＣＬＫＩＮに変動すると、この変動はＣ
ＬＫＩＮがローの場合常に発生する。

【００４５】すべてマルチプレクサ４１０の入力（mf
mode）は、ＪＴＡＧ命令デコーダ１５２から信号（mf
mode i)(manufacturing mode internal) を受信する。
信号（mf mode i)は、前記のＪＴＡＧ命令デコーダが
多重スキャン命令（付録Ａ、表６）をデコーディングす
ると、ＪＴＡＧ命令デコーダ１５２によりハイに駆動さ
れる。マルチプレクサ４１０は前記の入力(TCLK)を選択
する。入力(TCLK)は付録Ｂ、ラインＢ２８−Ｂ４３に示
したとおり接続されている。ラインＢ２８−Ｂ４３のそ
れぞれの式で、左側はそれぞれマルチプレクサ４１０に
よりその出力(CLKOUT)から発生された信号である。

【００４６】したがって、ラインＢ２８、Ｂ２９で、左
側(clk1i、clk2i)はそれぞれマルチプレクサ(410.1、41
0.2)により発生する。右側はそれぞれマルチプレクサ４
１０の入力(TCLK)側に伝達されたクロック信号である。
これにより、マルチプレクサ(410.1）の入力(TCLK)は信
号（test sys clk1）を受信し、マルチプレクサ(41
0.2）の入力は信号ｔｅｓｔ ｓｙｓ ｃｌｋ２を受信
する。信号（test sys clk1、test sys clk2) は
信号（mult clk1、mult clk2) である（図１）。この
二信号は同一周波数を有している非重畳クロックであ
る。

【００４７】付録ＢのラインＢ３９−Ｂ４３に対応する
マルチプレクサ４１０の前記のＴＣＬＫの入力は正常モ
ードクロック入力１４０に接続されている（図１参
照）。

【００４８】すべてマルチプレクサ４１０の入力（ck
bypass）は信号（ck bypass i)を受信する。ｍｆ ｍ
ｏｄｅ ｉ＝０でありｃｋ ｂｙｐａｓｓ ｉ＝０であ
れば、マルチプレクサ４１０は正常モード入力(CLKIN）
を選択する。この入力は付録ＢのラインＢ４５−Ｂ６０
の記載のとおり接続されている。特に、ラインＢ４５、
Ｂ４６の記載のとおり、マルチプレクサ(410.1、410.2)
は、ピン(MSPCK）側に供給されたシステムクロック(sys
clk)からクロック発生器４３０により発生された、それ
ぞれのクロック(clk1 、clk2）を入力(CLKIN）側に受信
する。

【００４９】前記のピン(MSPCK）は複数の入力１４０中
の一つの入力である（図１参照）。

【００５０】ライン（B48)の図示のとおり、クロック
（arm7 clk)を発生するマルチチプレクサ４１０は、ク
ロック(clk1/2)（２で割ったクロック(clk1)）を自分の
入力(CLKIN）側に受信する。ライン(B49）と対応するマ
ルチプレクサ４１０は前記クロックの反転信号を受信す
る。残りマルチプレクサ４１０は付録Ｂに記載されたと
おり信号を受信する。

【００５１】信号（ck bypass i)は付録Ａの表１２に
説明されているＭＣＲ(memory control register）のビ
ット１１を受信する。ＭＣＲはＪＴＡＧ設計特定データ
レジスタの中のいずれか１つである。すべてのマルチチ
プレクサ４１０の入力（ck jtag cntl) は、ＪＴＡＧ
ブロック１５６から前記の信号（ck jtag cntl i)を
受信する。ｃｋ ｊｔａｇ ｃｎｔｌ ｉはＭＣＲビット
１２である。ｃｋ ｊｔａｇ ｃｎｔｌ ｉ＝１（ハ
イ）であり、ｍｆ ｍｏｄｅ ｉ＝０、ｃｋ ｂｙｐａ
ｓｓ＝１であれば、前記マルチプレクサ４１０は自分の
入力（jm clk)を受信する。

【００５２】この入力は、付録ＢのラインＢ６２−Ｂ７
７の記載のとおり接続されている。

【００５３】特に、マルチプレクサ(410.1、410.2)で、
この信号は、VSS （ラインＢ62、Ｂ63）に接続されてい
る。前記のクロック(clk e)（ラインＢ64）を発生する
マルチプレクサで、入力（jm clk)はｊｓｃａのバージ
ョンである信号（jtag mem clk1）を受信する（図
１）。正常モードで、ｃｌｋ１ ｅはｃｌｋ１ｉと類似
するが、ｃｌｋ１ｉより若干先立っている（「ｅ」は
「先立つ」ことを意味する）。

【００５４】ａｒｍ７ ｃｌｋ（ラインB65)を発生する
マルチプレクサ４１０で、入力(jm clk)はｊｓｃａのバ
ージョンである信号（jtag arm clk)を受信する。残
りマルチプレクサ４１０で入力（jm clk)はVSS を受信
する。すべてマルチプレクサ４１０の入力(clk cnt)は
信号(clk cnt i)を受信する。信号(clk cnti）はＪ
ＴＡＧブロック１５６でクロックカウンタ４２０（図
４）により発生される。この信号は、メインシステムク
ロック(sysclk)の特定個数のサイクルのために、正常ク
ロックによりクロックが供給される１つ以上の機能ブロ
ックを必要とする内部テストに使用される。メインシス
テムクロック(sysclk)はクロックカウンタ４２０側に伝
達される。このクロックカウンタ４２０はＭＣＲヒット
(1-10)のクロックカウント(clk cnt 0-clk cnt 9)
を維持する。所定個数のｓｙｓｃｌｋサイクルがカウン
トされる場合、ＪＴＡＧブロック１５６はＪＴＡＧテス
トデータレジスタとしてＭＣＲを選択し、サイクル個数
をＭＣＲ側にシフトさせる。前記のテストが開始される
と、クロックカウンタ４２０はｓｙｓｃｌｋのサイクル
の特定個数に対してｃｌｋ ｃｎｔ ｉをハイに駆動す
る。

【００５５】ｍｆ ｍｏｄｅ ｉ＝０、ｃｋ ｂｙｐａ
ｓｓ ｉ＝１、ｃｋ ｊｔａｇ ｃｎｔｌ＝０、ｃｌｋ
ｃｎｔ＝１であれば、マルチプレクサ４１０は正常モ
ード時のように入力(CLKIN）を選択する。付録Ｂのライ
ンＢ７８−Ｂ９３参照されたい。ｍｆ ｍｏｄｅ ｉ＝
０、ｃｋ ｂｙｐａｓｓ ｉ＝１、ｃｋ ｊｔａｇ ｃ
ｎｔｌ＝０、ｃｌｋ ｃｎｔ＝１であれば、すべてマル
チプレクサ４１０は、自己の出力(CLKOUT)を０に駆動す
る（付録ＢのラインＢ94−Ｂ109)。

【００５６】マルチプレクサ(410.1, 410.2)で入力(syn
clk)は信号(clk1)を受信する。これと同様に、正常モ
ードで１対の非重畳クロックを受信する他のマルチプレ
クサ対で、入力(syn clk)はこの対の入力(CLKIN）に接
続されている２クロックの中の１クロックに接続されて
いる。たとえば、これはクロック(PCICK1 , PCICK2）を
発生するマルチプレクサ４１０に対しても同じである。
残りのマルチプレクサ４１０で、入力(syn clk)は入力
(CLKIN）側に接続されている。

【００５７】図５は、単一マルチプレクサ４１０のブロ
ック図である（すべてマルチプレクサ４１０は相互に同
一である）。入力（ck bypass, ck jtag cntl,clk
cnt,mf mode, sys n clk ）は、制御回路５１０のそ
れぞれの入力（ck bypass,ck jtag cntl,clk cnt,m
f mode, synclk）に接続されており、これに関しては
図６に図示されている。マツチプレクサ４１０の入力(T
CLK , CLKIN , jm clk , mf mode) は、回路５２０の
それぞれの入力(D0 , D1, D2, S0）に接続されており、
これに対しては図７に図示されている。制御回路５１０
の出力(ctrl2, sctrl0, sctrl0n , sctrl1, sctrl1n ,
sctrl2, sctrl2n)は回路５２０のそれぞれの入力(S2 ま
たはSYNS0 , SYNSON, SYNS1 ,SYNS1N , SYNS2 , SYNS2
N）に接続されている。回路５２０の出力(CLKOUTN）は
並列に接続されている８個のインバータから構成された
回路５３０に接続されている。回路５３０の出力は出力
信号(CLKOUT)を供給する。

【００５８】図６の図示のとおり、制御回路５１０の入
力(synclk)はポジティブエッジトリガデータフリップフ
ロップ(610，620 ，630)のクロック入力側に接続されて
いる。３個のポジティブエッジトリガデータフリップフ
ロップのＱ出力はそれぞれの信号(sctrl0 、sctrl1、sc
trl2）を供給する。３個のポジティブエッジトリガデー
タフリップフロップの相補型出力(DN)はそれぞれの相補
型信号(sctrl0n、sctrl1n 、sctrl2n)を供給する。ポジ
ティブエッジトリガデータフリップフロップ(610、620
、630)は相互に同一である。

【００５９】回路５２０の入力（mf mode）は、ポジテ
ィブエッジトリガデータフリップフロップ６１０のデー
タ入力(D）に、そしてＮＯＲゲート６４０の二入力の中
の一入力側に接続されている。ＮＯＲゲート６４０の出
力はポジティブエッジトリガデータフリップフロップ６
２０のデータ入力側に接続されている。ＮＯＲゲート６
４０の第２入力はＡＮＤゲート６４４の出力側に接続さ
れている。ＡＮＤゲート６４４の二入力の中の一入力は
回路５１０の入力（ck bypass）側に接続されている。
ＡＮＤゲート６４４の他入力はＮＡＮＤゲート６５０の
出力側に接続されている。ＮＡＮＤゲート６５０の二入
力の中の一入力はインバータ６５４の出力側に接続され
ている。インバータ６５４の入力は回路５１０の入力
（ck jtag cntl)に接続されている。ＮＡＮＤ回路６
５０の他の入力は回路５１０の入力(clk cnt)に接続さ
れている。

【００６０】入力（mf mode）はインバータ６６０の入
力側に接続されており、この出力はＮＡＮＤゲート６６
４の３個入力の中の一入力に接続されている。ＮＡＮＤ
ゲート６６４の他の二入力は回路５１０の入力（ck by
pass）に、そしてＮＡＮＤゲート６５０の出力にそれぞ
れ接続されている。ＮＡＮＤゲート６６４の出力はイン
バータ６７０の入力側に接続されている。

【００６１】インバータ６７０の出力はポジティブエッ
ジトリガデータフリップフロップ６３０のデータ入力
(D）側に、そして制御回路５１０の出力(ctrl2）側に接
続されている。

【００６２】図７の図示のとおり、回路５２０の入力(S
YNS0、SYSN0N）は、伝達ゲート７１０のＮＭＯＳとＰＭ
ＯＳゲートにそれぞれ接続されている。（伝達ゲート７
１０は、並列に接続されているＮＭＯＳとＰＭＯＳトラ
ンジスタとを有している）。

【００６３】伝達ゲート７１０の入力(D）はインバータ
７１４の出力側に接続されている。

【００６４】インバータ７１４の入力はＡＮＤゲート７
１８の出力側に接続されている。ＡＮＤゲート７１８の
二入力は回路５２０のそれぞれの入力(S0 、D0）側に接
続されている。回路５２０の入力(SYNS1、SYNS1N）は、
伝達ゲート７１０と同一な伝達ゲート７３０のＮＭＯＳ
とＰＭＯＳゲートにそれぞれ接続されている。伝達ゲー
ト７３０の入力(D）は、インバータ７３４の出力側に接
続されている。インバータ７３４の入力は回路５２０の
入力(D1)側に接続されている。

【００６５】入力(SYNS2、SYSN2N）は伝達ゲート７３０
のＮＭＯＳとＰＭＯＳゲートにそれぞれ接続されてい
る。伝達ゲート７４０は伝達ゲート７１０と同一であ
る。伝達ゲート７４０のデータ入力はインバータ７４４
の出力側に接続されている。インバータ７４４の入力は
ＡＮＤゲート７４８の出力側に接続されている。ＮＡＮ
Ｄゲート７４８の二入力は回路５２０のそれぞれの入力
(S2 、D2）側に接続されている。

【００６６】伝達ゲート７１０，７３０，７４０のデー
タ出力はインバータ７５４の入力側とインバータ７６０
の出力側に接続されている。インバータ７５４の出力は
インバータ７６０の入力側に接続されている。インバー
タ７５４の出力はまた、インバータ７６４、７６８の入
力側に接続されている。インバータ７６４、７６８の出
力は回路５２０の出力(CLKOUTN）側に接続されている。

【００６７】以上本発明の好ましい実施の形態を図面を
参照して説明したが、本発明は特にこれに限定されず、
特許請求の範囲に記載された本発明の内容から逸脱する
こと無く当業者が可能な変形および修正は本発明の範囲
に含まれる。

【００６８】［付 録 Ａ］この章では、ＭＳＰのテス
トモードおよび正常モードに関して説明する。このモー
ドのすべては５個のＪＴＡＧピンのみを使用してＪＴＡ
Ｇ制御器により制御される。

【００６９】１．２適用および仮定 次の節で説明するすべてのテスト機構は、基本的なデバ
ギングと製造テスト過程の間のＭＳＰハードウェアテス
トを支援するために具現されたものである。

【００７０】この資料は、使用者がＩＥＥＥ １１４
９．１ＪＴＡＧプロトコルとＬＳＳＤ型のスキャン特性
が分かっていると仮定したものである。ＬＳＳＤ、ＪＴ
ＡＧ、ＭＳＰに関するより詳細な情報は下記を参照せ
よ。

【００７１】＊テストコンパイラ参照マニュアルバージ
ョン３．２ａ(Synopsys 株式会社1994） ＊ＩＥＥＥ標準１１４９．１−１９９０：ＩＥＥＥ標準
テストアクセスポートと境界スキャン構造、１９９０年 ＊予備ＭＳＰ−１ＥＸシステム明細書、三星半導体イン
コーポレーテッド。１９９６年。

【００７２】１．３特徴 ＊ＬＳＳＤ型スキャン設計 ＊それぞれの機能ブロックのための独立されたスキャン
動作 ＊製造テストのための水平スキャン動作 ＊ＭＳＰとＡＲＭ７のための２個の初期スキャンチェー
ン ＊すべてのＪＴＡＧの基本構造、内部テスト、外部テス
ト、サンプル／プリロード ＊メモリアクセス動作 ＊ＢＩＳＴクロック発生器。

【００７３】１．４テスト方法要約 ＭＳＰテスト方法は、ＬＳＳＤ(Level Sensitive Scan
Design）タイプのスキャン設計、ＪＴＡＧ制御器、およ
びメモリテスト用ＤＦＴ(Design For Testability)とＢ
ＩＳＴ(Built In Self Test)の混合された技術を含む多
様なテスト機構を利用することにより円滑に実行され
る。ＭＳＰで制御ブロックは十分にスキャン可能に製造
され、データ経路ブロックはハードウェア故障(penalt
y）を減少たせるために、部分的にスキャニングされ
る。スキャンチェーンはデバギングを支援するための機
能ブロックにより分割される。

【００７４】２個の境界スキャンチェーンはＭＳＰとＡ
ＲＭ７のためのものであり、１つのＪＴＡＧ制御器によ
り制御される、ＪＴＡＧ制御論理は内部スキャンチェー
ンだけでなく、境界スキャンチェーンもスキャニングす
ることができる。シリコンでのデバッグとテストはキャ
ッシュメモリのためにハイブリッドＤＦＴ方法を利用す
る。これはＤＦＴ、ＪＴＡＧおよびＢＩＳＴ方法を並行
したものである。自動比較機構はＭＡＲＣＨ Ｃアルゴ
リズムが実行される間、テスト時間を短縮させるために
キャッシュ内に内蔵される。そのメモリはＪＴＡＧ制御
器内に位置したメモリ制御レジスタにより制御される。

【００７５】１．５概念的なＪＴＡＧ要件 以下では、ＪＴＡＧ制御器が備えなければならない一般
的な要件を、広範囲なレベルテスティングでない機能的
なデバギングの観点で詳細に記述する。 ＊ＭＳＰとＡＲＭ７コアに対する境界スキャン：任意の
機能ベクトルがスキャンチェーンに供給されるべきであ
る。任意の機能ベクトルがスキャンチェーンに提供され
ることによって、クロックパッドでクロックパルスがス
キャンチェーンを通してエミュレーションされ得る。３
状態制御と両方向制御がデータバスのような連関された
信号群で実行可能でなければならない。オフチップと内
部論理の任意のパターンが捕捉され、ＴＤＯピンでシフ
トされる。相互結合テストと内部論理テスティングのた
めに、境界スキャンセルを通して外部チップおよび内部
論理を駆動させる必要がある。境界スキャン動作が有す
る１つの利点は、境界スキャンセルがＪＴＡＧ制御器に
より交信されるまで、すべての内部状態機構がその当時
の状態を維持するようにすることである。

【００７６】＊機能ブロックのスキャン入／出力テス
ト：スキャンチェーンは機能ブロック単位で分割され
る。もし１ブロックが他のブロックに比して非常に少な
いスキャンセルを有している場合は、例外が発生され
る。任意の入／出力値に対するスキャンはすべてのスキ
ャンセルに対して可能でなければならない。機能ブロッ
クがスキャンされる間、選択されたチェーンを除外した
すべての内部フリップフロップ／ラッチ、境界スキャン
セル、キャッシュ、およびレジスタはその以前値を維持
しなければならない。これは効率的なシリコンデバギン
グ作業において非常に重要である。すなわち、すべての
データレジスタ、境界スキャン、ＡＲＭ７境界スキャン
は、独立的に制御可能でなければならない。

【００７７】＊テストモードのシステムクロック発生：
ＭＳＰチップは、使用者の要求により多いシステムクロ
ックサイクルで実行される。これはクロックパルスの発
生観点で２つの方法により遂行される。第１方法では、
クロックポートに指定された境界スキャンセルによりク
ロックパルスが発生される。しかし、境界スキャンセル
の利用は、パルスを生成するために、すべての境界スキ
ャンセルを３回スキャニングすべきであるので非常に遅
い(0-1-0）。システムクロックにおいて、このような減
少は要らない。ただ捕捉された境界スキャンセルのみが
利用される。ＴＣＫが２０ＭＨｚの場合約２４Ｋｈｚク
ロックが、ＭＳＰで境界スキャンチェーンによりシミュ
レーションされ得る。ＭＳＰの境界スキャンの長さは２
７０ビットであることに留意しなければならない。また
上述したこととは相異に、クロックパルスはＪＴＡＧク
ロックにより発生され得る。ＪＴＡＧクロックの中の１
パルスであるＴＣＫは、１システムのクロックパルスと
同一であるので、上述したクロックパルス発生に比して
非常に早い。クロックパルスを発生させる第２の方法は
メインシステムクロックの発生のために具現されたもの
である。他のクロックは境界スキャンチェーンによりエ
ミュレートされる。

【００７８】＊ＪＴＡＧを通したメモリアクセス：メモ
リ、ＩＤＣおよびＭＳＰ内のレジスタファイルは、テス
トモードでＪＴＡＧインターフェースを通して制御され
る。

【００７９】任意の位置で読み出しおよび書き込み動作
が提供される。１ＲＡＭにおける読み出しおよび書き込
み動作は他のＲＡＭに貯蔵された内容に影響を及ぼさな
い。

【００８０】＊多重独立スキャン：多数のスキャンチェ
ーンは、機能ブロックよりはスキャンセル個数によって
構成され、同時にスキャニングされる。ＪＴＡＧ制御器
は、スキャンチェーン構造をさらに構成すべきであり、
再構成された構造を有する回路を提供しなければならな
い。

【００８１】＊ＪＴＡＧ命令：すべての基本的なＪＴＡ
Ｇ命令は、本節の前記の項目で記述された事項で、具体
化された機能を提供するための命令とともに遂行されな
ければならない。ＪＴＡＧ命令が変更される間は、すべ
ての境界スキャンセルが変更されず、すべてのフリップ
フロップ／ラッチはその状態を維持し、メモリは現在の
内容を保存する。これは基本デバギング過程の間、現在
の状態を予想することができるようにする。

【００８２】１．６ 分類されたＪＴＡＧ動作 この節は、以前の節で説明したＪＴＡＧの必要条件を満
足した場合に関して論議する。ＭＳＰ設計のＪＴＡＧ動
作は、６個の異なるカテゴリから分類される。

【００８３】それぞれのカテゴリは、その応用によって
若干の多様性を有する。使用者はＪＴＡＧ細部設計部分
で、そのカテゴリのためのマッチング命令を見ることが
できる。６個の異なるカテゴリは、正常動作、境界スキ
ャン動作、単一内部スキャン動作、メモリアクセス動
作、多数の内部スキャン動作、疑似システムクロック動
作モードであり、これは次のサブセクションで前記の動
作を論議する。

【００８４】１．６．１ 正常動作 すべての機能的メモリブロックは、そのブロックに規定
された仮定により動作する。共有されたすべての入／出
力ピンとテスト論理はこのモードで規則的な信号を提供
するために適正に再調整される。ＪＴＡＧ標準信号ＴＲ
ＳＴ＿Ｎ（＝０）をイネーブルさせることによって、前
記のモードに転換され得る。

【００８５】１．６．２ 境界スキャン動作 ２個の境界スキャンチェーンが実現され、このチェーン
はＭＳＰとＡＲＭ７コアである。ＭＳＰとＡＲＭ７のす
べてのＩ／Ｏポートは、５個のＪＴＡＧ関連ピンを除外
した、それの適当な境界スキャンセルを有している。ス
キャンチェーンの特定な境界スキャンセルは、ＭＳＰ境
界スキャンとＡＲＭ７境界スキャン節で探すことができ
る。その２境界スキャンチェーンは１つのＪＴＡＧ制御
器を共有し、独立的にスキャニングされなければならな
い。この２個のスキャンチェーンのための内部テスト、
外部テスト、サンプル／プリロード命令が実現される。

【００８６】１．６．３ 単一内部スキャン動作 このモードでは、ＪＴＡＧがＭＳＰ内でデータ変換の観
点でハードウェア制御を遂行する。スキャンチェーンを
有するすべての機能ブロックは独立的にスキャン入／出
力し得る。「独立的」とは、選択されないスキャンチェ
ーンはその状態が変更されないことを意味する。ただ選
択されたブロックのみがＴＤＩポートからスキャン入力
され、スキャンチェーンを更新し得る。前記のスキャン
モードは、優先的にチップデバギングに使用される。使
用者はいつでもスキャンチェーン値を設定し観察するこ
とができる。単に１回に１つのスキャンチェーンのみが
アクセスされるので、テスト時間からみると、単一のス
キャンチェーンだけが存在するようであり、よって、前
記の目的に適合するように使用されるとしても、製品テ
ストには適合しない。

【００８７】１．６．４ メモリアクセス動作 ＩＤＣ(Instruction Data Cache)のｖｄ＿ｒａｍとｔａ
ｇ＿ｒａｍは、同時に選択されアクセスされる。ＲＡＭ
のいずれのアドレスもこのモードでは独立的に読み出し
または書き込みが可能である。メモリ動作は、スキャン
チェーンとＪＴＡＧ制御器により連続的にアクセスされ
る。読み出しおよび書き込み動作のために１メモリがア
クセスされるとき、他のメモリの内容を変更させない。
以下、メモリのアクセス方法を説明する。

【００８８】１．単一スキャンモードに変更し、ＲＡＭ
ブロックを選択する。必要なデータでスキャンする。こ
の場合、住所カウンタと書き込まれるデータを設定する
ことができ、これはスキャンモードであるので、いずれ
の書き込み動作も実行されない。 ２．単一スキャンモードからメモリアクセス動作に転換
する。このモードでテストされるメモリの選択が可能で
ある。ＪＴＡＧ制御器は各メモリ用選択信号のｄａｔａ
ｒａｍ ｔｅｓｔ ｅｎ、ｖｔ ｒａｍ ｔｅｓｔ
ｅｎ、およびｒｅｇｉｓｔ ｆｉｌｅ ｔｅｓｔ ｅｎ
を供給する。この信号は１回に１つのみが使用される。 ３．１つのメモリが選択されると、メモリと住所カウン
タ制御信号はＪＴＡＧを使用して制御される。制御名は
ｍｅｍ ｗｅ、ｍｅｍ ｈｗｄ、ｍｅｍ ｃｏｍｐａｒ
ｅ、ｍｅｍ ａｄｄ ｕ／ｄ、ｍｅｍ ａｄｄ ｃｎ
ｔ、ｍｅｍ ａｄｄ ｒｅａｅｔ、ｍｅｍ ａｄｄ ｓ
ｅｔである。その利用はＪＴＡＧインタフェース信号に
関する節で説明する。

【００８９】１．６．５ 多重内部スキャン動作 単一スキャンモードだけでなく、１０個の相異なスキャ
ンチェーンがＭＳＰＩ／Ｏポートから同時にアクセスさ
れる多数のスキャンモードがある。１０個の相異なスキ
ャンチェーンは基本的にスキャンフリップフロップ／ラ
ッチカウントに基づいて、現存するスキャンチェーンか
ら再組織される。多重スキャンチェーン動作は製品テス
トに使用される。１０スキャンフリップフロップはすべ
てのクロックサイクルでアクセスされ得る。その上に、
ＪＴＡＧ命令スイッチングは、単一スキャンモード時の
ように、スキャニングされる特定機能ブロックを備える
必要がない。

【００９０】１０個のスキャン入力は正常的な機能的両
方向ピンと共有される。その名称は、ａｄ０６ ｓｉ
０、ａｄ０７ ｓｉ１、ａｄ０８ ｓｉ２、ａｄ０９
ｓｉ３、ａｄ１０ ａｉ４、ａｄ１１ ｓｉ５、ａｄ１
２ ｓｉ６、ａｄ１３ ｓｉ７、ａｄ１４ ｓｉ８、ａ
ｄ１５ ｓｉ９などである。１０個のテストピンは、正
常的な両方向ピン、ａｄ１６ ｓｏ０、ａｄ１７ ｓｏ
１、ａｄ１８ ｓｏ２、ａｄ１９ ｓｏ３、ａｄ２０
ｓｏ４、ａｄ２１ ｓｏ５、ａｄ２２ ｓｏ６、ａｄ２
３ ｓｏ７、ａｄ２４ ｓｏ８、ａｄ２５ ｓｏ９とに
連結される。

【００９１】２個の入力ポート(tca、tcb)はスキャンク
ロックピン(stimulus)に使用される。２個のポートはテ
ストに利用されるので、テスト発生には何等の制限も与
えない。２個のポートはＪＴＡＧ制御器でなく、テスタ
装置のポートであることが分かるべきである。製造時の
テスト装置において、ＭＳＰは多数スキャンモードに設
定し、境界スキャンセルは透過モードに設定する。した
がって、正常ポートのすべてのテストベクトルは境界ス
キャンセルを通して応用され得る。ＪＴＡＧが多数の状
態であることを表す信号は、両方向Ｉ／Ｏセルを調整す
ることには使用され得る。両方向ピンを調整するための
先行処理段階を避けることが好ましい。

【００９２】１．６．６ 疑似システムクロック動作 スキャンチェーンがロードされてから、ＭＳＰの一部分
は基本デバギングが実行される間、単一または多重クロ
ックで実行される必要がある。ＪＴＡＧ制御器は、２個
のシステムクロック( clk1、clk2) と内部的に混合され
る２個の非重畳されたクロック(jsca 、jscb) を発生す
る。前記の動作は正常モードとは異なるクロックソース
を有している。このモードでは、クロックはシステムク
ロックの代わりにＪＴＡＧ制御器から発生されたもので
ある。これを疑似システムクロックという。その出力の
クロックはシステム動作に影響を及ぼす。一般的に、疑
似システムクロックはＩＤＣブロックに表れる。そのク
ロックは応用されると、他のシステムクロックはその状
態を維持する。

【００９３】このモードでは、使用者が指定した数のク
ロックサイクルの間、ＪＴＡＧ生成クロックを応用する
ことができる。しかし、クロックカウンティングはＪＴ
ＡＧ制御器で実行されない。それはｐｒｏＴＥＳＴ＿Ｐ
ＣとＡＶＬ（「ハードウェアテスト環境」を参照）を通
して供給される。

【００９４】１．７ テストモードの信号概要 図８は概要図である。６個の異なるモードは、すべてＪ
ＴＡＧ命令を通して転換可能である。これはモード間へ
の転換のためのＩ／Ｏピンがないことを意味する。ＪＴ
ＡＧ命令が要望するモードに伝達されるためには、ま
ず、ＪＴＡＧ命令がロードされなければならない。

【００９５】表１は、６個の異なるモードの重要信号の
一般的な特性を示している。３種類のクロック、システ
ムクロック、スキャンクロック、疑似システムクロック
は他のテストモードを支援することに使用される。ＭＳ
Ｐのクロックは図９に図示されている。システムクロッ
クはシステムクロックから発生された２個の非重畳クロ
ック（clk1、clk2）を表す。その中の１つは、その用途
によって、スキャンフリップフロップとスキャンラッチ
の正常クロックポートに連結される。

【００９６】スキャンクロックはスキャン動作のための
２個の非重畳されたクロックであり、すべてのスキャン
フリップフロップとスキャンラッチのスキャンクロック
ポートに連結される。スキャンクロックはＪＴＡＧ制御
器またはＭＳＰ入力パッド(tca、tcb)により生成され
る。それはテストモードによって適切に選択される。単
一スキャンモードで２個のスキャンクロック(jsca 、js
cb) は選択された機能ブロックに対してパルスを発生さ
せ、２個のクロックポート、ｔｓａ，ｔｓｂは論理０に
維持される。多数のスキャンモードで、ｊｓｃａとｊｓ
ｃｂとはロジック０に維持され、ｔｓａとｔｓｂとはイ
ネーブルされる。

【００９７】疑似システムクロックはまた、ＪＴＡＧ制
御器により発生される２個の非重畳クロックである。そ
れは、スキャンクロック(jsca,jscb) のような信号であ
る。

【００９８】しかし、疑似システムクロックはこのとき
他の位置で、スキャンクロックポートの代わりに正常ク
ロックポートを利用する。単一スキャンモードと疑似シ
ステムクロックモードは同時に発生されないことに注視
せよ。前記のクロックは、スキャン動作よりはシステム
実行のために使用されるので、疑似システムクロックと
呼ばれる。このクロックはｐｓｃａ、ｐｓｃｂに表示さ
れる。

【００９９】表１の機能ブロックは、ＭＳＰ設計のハー
ドウェアモジュールに関する。このモジュールは倍率
器、ＦＡＬＵの場合もある。メモリブロックはＩＤＣま
たはレジスタファイルである。入力ピンはＪＴＡＧ入力
ピンを除いたＭＳＰ入力または入出力パッドに関する。
出力ピンはＴＤＯピンを除いたＭＳＰ出力または入出力
パッドに関する。

【０１００】

【表１】

【０１０１】正常モードで、システムクロック、システ
ムクロック(clk1 、clk2) はパルスを発生させ、ＭＳＰ
明細書で記述したとおり、基本的にＭＳＰを遂行する。
スキャンクロック(sca、scb)は非活性状態である(sca=0
sca=0)。もし、活性状態であれば、ＭＳＰ内のスキャン
フリップフロップとラッチとは未知の状態に転換され
る。疑似システムクロックは非活性状態である。したが
って、すべての連続的な要素を遂行するクロックは、Ｊ
ＴＡＧ制御器でなくシステムクロックピン(mclk)から発
生される。すべてのテスト論理は正常機能に影響を及ぼ
さない。

【０１０２】境界スキャンモードですべてのクロックは
非活性状態となる。境界スキャンチェーンは、ＪＴＡＧ
生成クロックを通してその値をシフトする。すべての機
能ブロックはスキャン動作の間その状態を維持する。単
一スキャンモードでは１つのブロックのみが選択され得
ることができ、スキャンクロックを利用して入出力をス
キャニングすることができる。この期間の間、５個のＪ
ＴＡＧピンのみが使用され、他のＩ／Ｏピンは意味がな
い。同じ理由で、正常モードでシステムブロックは非活
性状態となる。この期間の間すべてのメモリ書き込み動
作はディスエーブルされなければならない。

【０１０３】メモリテストで、疑似システムクロック
は、メモリ読み出しおよび書き込み動作に使用される。
処理されるすべてのデータがメモリブロックのスキャン
チェーン内にあるので、このモードでも入出力は意味は
ない。すべてのメモリ制御は、ＪＴＡＧ制御論理に常駐
するメモリ制御レジスタにより調整される。多数のスキ
ャンモードは、入力パッド(tca、tcb)から発生されるス
キャンクロックを使用する。１０個のスキャン入力ポー
トと１０個のスキャン出力ポートは、ＪＴＡＧポートＴ
ＤＩの代わりにスキャンデータを供給することに使用さ
れる。疑似正常モードはＪＴＡＧからＭＳＰの遂行まで
のクロックを使用する。このモードでＭＳＰ Ｉ／Ｏの
境界スキャンセルは透明でなく、内部テスト状態であ
る。したがって、入力はこのモードで安定される。

【０１０４】１．８ ＪＴＡＧ制御器を通したクロック
制御機構 クロック制御機構は円形デバギングを助けるために含ま
れている。前記の機構はクロック停止、命令によるクロ
ック生成、クロック再始動を遂行する。制御信号として
特別な制御レジスタは１．１０．４に言及される。ＭＳ
Ｐクロック用のクロック仕様を調べよう。 クロック停止：クロック停止要求がＪＴＡＧ制御器から
クロック生成器まで発生された場合、ＭＳＰクロック、
システムクロック、ｐｃｉクロックおよびコードクロッ
クは、クロック停止要求が発生されたときの各クロック
の最初の上昇エッジで停止する。

【０１０５】クロック停止要求は２つの方法で発生され
る。第１番目の簡単な方法は、システム状態に関係なく
要求を発行するものである。第２番目の方法はＭＳＰが
クロックを停止させる準備ができたときに要求すること
である。ＪＴＡＧ制御器はＭＳＰに注視してクロック停
止を放送し、ＭＳＰからアイドル状態を認識してからク
ロック生成器に停止を要求する。一般的に、ベクトルコ
アのみがＪＴＡＧ制御器のアイドル状態を表す。 要求されたクロック発生：１０２４までの任意のクロッ
クサイクル数がＪＴＡＧ制御器で制御レジスタを通すク
ロック生成を要求する。そのクロック数はシステムクロ
ック用である。他のクロックはシステムクロックに比例
して生成される。必要によって生成されたクロックは現
存のクロックと同じである。要求はクロックが停止して
から生成される。 クロック再開：クロック再開が要求されると、すべての
クロックは最初の上昇エッジ以降で開始される。

【０１０６】１．９ 全体リセット動作 システムリセットはＭＳＰチップ中のスキャンチェーン
を使用して実行され得る。この動作で、マスタリセット
信号は、ロー状態（アクティブロー）状態となり、リセ
ット動作範囲の間前記の状態を維持する。ＪＴＡＧクロ
ック、ＴＣＫは正常状態では作動されないので、システ
ムクロックはスキャンチェーンでデータをシフトするこ
とに利用される。このとき、ＴＣＫが作動されないの
で、これは１つのＪＴＡＧ命令として見なされない。こ
の技術の機能性は、マスタリセットがローの場合、論理
「０」値がすべてのスキャンフリップフロップ／ラッチ
にシフトされる。リセット動作を満足する条件は下記の
とおりである。

【０１０７】＊システムクロック「ｃｌｋ１」と「ｃｌ
ｋ２」、そしてスキャンフリップフロップ／ラッチに影
響を及ぼすすべての他のクロックは、ディスエーブルさ
れる必要がある(clk=0、clk=0 ）。これは一種類のクロ
ックがスキャンクロックであり、スキャンフリップフロ
ップ／ラッチに応用されることを保障する。これは制御
論理がクロックポートに付加されることを要求する。 ＊システムクロックはスキャンクロックとｓｃａ、ｓｃ
ｂを発生することに利用される。スキャン動作は遅い速
度を要求するので、正常フリーランニング(free runnin
g)クロックは使用されない。システムクロックは２分周
される。 ＊マスタリセットは、スキャンフリップフロップ／ラッ
チにリセット値をシフトする程度に十分に遅い必要があ
る。これを満足させないと、不適合した動作を誘発す
る。前記の動作はＪＴＡＧ制御器の内部で具現されてい
る。しかし、ＭＳＰがこの動作を具現するかはまだ決定
されていない。

【０１０８】１．１０ ＪＴＡＧ設計細部説明 本節は、ＭＳＰ ＪＴＡＧ設計結果、命令および使用可
能なコードに関して説明する。以前の節で説明したすべ
ての機能は、本節で説明する命令を使用して達成され得
る。ＪＴＡＧ制御器の命令解読器はできるだけ３８修理
の命令からなっている。一般的に１個の命令は更に多い
応用を含んでいる。３６個の中の１７個の命令は、連合
された内部データレジスタを有する。

【０１０９】それぞれのデータレジスタと命令レジスタ
の連続出力ＴＤＯピンに連結される。命令によりＴＤＩ
ピンでデータが選択されると、選択されたデータレジス
タまたは命令レジスタ、ＴＤＯピンで観察された場所に
連続的にシフトされる。

【０１１０】すべてのＪＴＡＧ回路でＭＳＢは左側の最
上位ビットであり、「ＤＡＴＡ［Ｎ：０］」のような典
型的な信号名である。他の回路に含まれる場合はこの標
準方式にしたがうべきであり、これは信号の相互連結を
調整するためのものである。

【０１１１】１．１０．１ 要求条件 ＪＴＡＧ制御器を正常的に動作させようとすると、下記
の項目を必ず満足させねばならない。

【０１１２】＊入力ピン：ＴＤＩ、ＴＭＳピンはオンチ
ップフールアップレジスタを備えるべきである。もしこ
のピンが使用者により連結されていない状態であれば、
まだ論理ハイである。すべてのＪＴＡＧ入力ピンはＪＴ
ＡＧ制御器の好ましい動作のために、すべての動作条件
で論理ハイまたは論理ローレベルに連結されなければな
らない。 ＊クロックスキュー(skew)：約２７０ビット長さのクロ
ックドライバは、境界スキャンレジスタがビット０クロ
ック入力からビット２７０クロック入力間の曲がりが最
小化されるように設計、レイアウトされなければならな
い。ＪＴＡＧ制御器は、最大４０ＭＨｚのクロック周波
数で動作するように設計されている。 ＊クロック状態：以下で内部スキャン動作の間に観察さ
れるクロック状態を列挙する。

【０１１３】１．スキャンラッチの正常クロックポート
に伝達されるクロックはディスエーブルされなければな
らない。 ２．スキャンフリップフロップの正常クロックポートに
伝達されるクロックはディスエーブルされなければなら
ない。

【０１１４】１．１０．２ ＭＳＰの内部スキャンチェ
ーン ＪＴＡＧ制御器用の内部スキャンチェーンは、影響力の
あるチップデバギングを目的として、機能ブロック単位
で組織される。すべての内部スキャンチェーンは表２の
とおりである。現在のスキャンチェーン部分は、製造工
程時に、最終テスト時間に影響を及ぼさない。それは、
スキャンチェーンがチェーン当たりのスキャン数に基づ
いて、製造テストの目的で再組織するからである。しか
し、ＭＳＰチップがデバグされる方法には影響を及ぼ
す。

【０１１５】

【表２】

【０１１６】１．１０．３ ＪＴＡＧ命令 ＪＴＡＧ命令は表４から表１０まで説明されている。そ
れは、分類されたＪＴＡＧ動作部分で説明したＪＴＡＧ
動作種類によって分類される。「テスト名」は各命令の
名称とその応用を含む。命令コードは、特定データレジ
スタにアクセスされる前、ＪＴＡＧ制御器の命令レジス
タにシフトされなければならない。選択されたレジスタ
は各命令でアクセスされ得るデータレジスタを表す。

【０１１７】表４は、ＭＳＰの境界スキャンチェーンの
ための命令を示している。その中の８個は、ＭＳＰ境界
スキャンチェーン用である。それは、ＭＳＰ境界スキャ
ンチェーンまたはその応用に依存するバイパスレジスタ
の中から選択する。境界スキャンチェーンが選択される
と、ベクトルはスキャンチェーンにロードされ得る。

【０１１８】その反面、ＭＳＰ境界スキャンチェーンは
アクセスされ得ない。表４の３個の命令は、ＡＲＭ７境
界スキャンチェーン用である。それはＡＲＭ７境界スキ
ャンチェーンを選択する。

【０１１９】

【表３】

【０１２０】表３は、境界スキャンセルとシステムクロ
ックバイパス信号のための制御信号を示している。ＭＳ
ＰおよびＡＲＭ７の２境界スキャンチェーンを制御する
ための４種類のモード信号があるが、下記に詳細に記述
されている。他の制御信号の説明は次の節のＪＴＡＧ
Ｉ／Ｏ信号表を参照せよ。

【０１２１】ＭＳＰ ｂｓ ｄｉｓａｂｌｅ、ＡＲＭ
ｂｓ ｄｉｓａｂｌｅおよびｓｙｓ ｃｌｋ ｂｙｐａｓ
ｓ。 ＊ＭＳＰ Ｍｏｄｅ Ｉ：ＭＳＰ境界スキャン入力セル
モード信号 ＊ＭＳＰ Ｍｏｄｅ ０：ＭＳＰ境界スキャン出力セル
モード信号 ＊ＭＳＰ Ｍｏｄｅ Ｃ：ＭＳＰ境界スキャン制御セル
モード信号 ＊ＡＲＭ７ Ｍｏｄｅ Ｉ：ＡＲＭ７境界スキャン入力
セルモード信号 ＊ＡＲＭ７ Ｍｏｄｅ ０：ＡＲＭ７境界スキャン出力
セルモード信号 すべての信号がローの場合、境界スキャンセルは、正常
入力ポートから入力されるために透明になる。入力がハ
イの場合、境界スキャンセルの出力は、境界スキャンセ
ルの最近ラッチに依存する（境界スキャンセルの詳細な
事項に関しては、ＫＧＬ７５データブックを参照せ
よ。）。

【０１２２】表５は、ＪＴＡＧ制御器によりアクセスさ
れ得るすべての機能ブロックのための内部スキャンチェ
ーンを示している。表６では、多数のスキャンモード用
のただ１つの命令がある。表７は、メモリアクセス命令
を示している。ＩＤＣブロック内の３メモリはＪＴＡＧ
制御器により制御可能である。データＲＡＭとレジスタ
ファイルはその自分の命令を有する。Ｖｄ ＲＡＭとＴ
ａｇ ＲＡＭとは同時にアクセスされる。

【０１２３】未来に使用可能なまた１つの命令がある。
ＲＯＭまたは他の埋入されたＲＡＭである場合もある。
ＭＣＲはＪＴＡＧ制御器に位置したメモリ制御レジスタ
である。

【０１２４】表８は、システムが強くなった場合のデフ
ォルト命令を示している。表９は、事実上でなく、ＪＴ
ＡＧピンＴＣＫか発生される生成疑似システムクロック
のための命令を示している。したがって、使用者はＪＴ
ＡＧインターフェースでクロックサイクル数を制御する
ことができる。表１０は未来応用のために利用可能な命
令を示している。

【０１２５】

【表４】

【０１２６】

【表５】

【０１２７】

【表６】

【０１２８】

【表７】

【０１２９】

【表８】

【０１３０】

【表９】

【０１３１】

【表１０】

【０１３２】

【表１１】

【０１３３】１．１０．４ 特殊制御レジスタ ２個の特殊レジスタは、ＪＴＡＧ制御器により制御され
る。この２個のレジスタは、内部の論理を制御するか、
またはＭＳＰシステムの状態を観察するために利用さ
れ、２個のレジスタ名は、ＭＣＲ（モード制御レジス
タ）に与えられる。

【０１３４】各レジスタに対する制御信号は、下記の表
１２〜１６に記すとおりである。

【０１３５】

【表１２】

【０１３６】

【表１３】

【０１３７】

【表１４】

【０１３８】

【表１５】

【０１３９】

【表１６】

【０１４０】１．１０．５ ＪＴＡＧ命令を利用したテ
ストシナリオ １．１０．５．１ デバギング段階 ＭＳＰのデバギング段階は、すでに定義され反復される
２個の段階を含む。後に続く簡単な段階は下記で説明す
る。これが段階の途中でＪＴＡＧ命令の使用方法であ
る。

【０１４１】＊段階０：クロック停止要求発行：ＭＳＰ
がその動作を遂行する途中で、或る理由でクロックを停
止させようとする場合、まずクロック停止表示が生成さ
れる必要がある。これはＪＴＡＧ制御論理を通して発生
される。それから、その表示は、必要なすべての機能ブ
ロックに知られる。ＪＴＡＧ命令ＭＣＲ／ＢＩＳＴ１ま
たはＭＣＲ／ＢＩＳＴ２は、その信号を発生することに
使用され得る。

【０１４２】＊段階１：内部状態観察：次の段階は、正
常モードからＪＴＡＧ制御モードに転換する時期を把握
することである。このモードでは、内部状態がＯＣＲ
（Observation Control Register）を通して観察され得
る。クロック停止はＪＴＡＧがすべての機能ブロックか
らすべての信号を観察するときまで実行されない。ＭＳ
Ｐがその動作を遂行する間、その状態はＴＤＯピンを通
して観察され得る。使用される命令はモニタに表れる。

【０１４３】＊段階２：クロック停止：クロックを中止
させる必要がある状態が観察されると、システムがアイ
ドル状態の場合、使用者は全種類のクロックを停止し得
る。

【０１４４】クロック停止は適当なスキャンレジスタを
スキャンしなければならない。使用者はＭＣＲ値をどの
ように設定したかによって選択的にクロックを停止させ
得る。

【０１４５】正常クロックを駆動するためのブロックセ
ルをスキャンしてはいけない。クロック停止信号はＭＳ
Ｐがシステムクロックに伝達されているときに発生す
る。４命令ＭＣＲ/ ＢＩＳＴ1 、ＭＣＲ/ ＢＩＳＴ2 、
ＭＣＲ/ ＢＩＳＴ3 、ＭＣＲ/ ＢＩＳＴ4 の命令の中の
いずれも、クロック停止信号を発生させることに使用さ
れ得る。ＭＣＲ／ＢＩＳＴ１とＭＣＲ／ＢＩＳＴ２とは
境界スキャンセルが透明モードにある場合信号を発生さ
せ得る。残りの２個はすべての入力信号が遮断されると
き、クロック中止信号を発生させる。

【０１４６】＊段階３：内部状態スキャン：これからす
べてのクロックはバイパスされ、不自由に作動するクロ
ックが存在しなくなった。使用者は適当なブロックをス
キャニングし得る。ＡＲＭ７ブロックの境界スキャンの
ために、命令９−１０を使用することができる。命令１
２から命令２８までは、機能ブロックをスキャンするた
めに使用することができる。命令３５と３６は、テスト
クロック入力ピンＴＣＫから発生される速いクロックを
生成することに利用され得る。前記のクロックが再開始
される前、使用者はＭＳＰで必要な事項を設定する。た
とえば、ＡＲＭクロックのような１／２クロックを発生
させる状態機構に留意する必要がある。

【０１４７】＊段階４：クロックの再開：これからシス
テムクロックはＭＣＲ値が決定されることにより再開さ
れ得る。段階２のような命令がこの段階でも使用され得
る。

【０１４８】クロックがさらに開始される前、クロック
停止表示は論理「０」にリセットされる。

【０１４９】１．１０．５．２ 製造テスト動作 製造テストモードは多数スキャン命令に入ることができ
る。一応、このモードがデコードされると、ＭＳＰは下
記のように配列される。

【０１５０】＊１０個の両方向ピンが入力ポートに配列
される。 ＊１０個の両方向ピンが出力ポートに配列される。 ＊１個の両方向ピンがｃｌｋ１の入力ポートに配列され
る。 ＊１個の両方向ピンがｃｌｋ２の入力ポートに配列され
る。 ＊１個の両方向ピンがｓｃａｎ＿ｍｏｄｅの入力ポート
に配列される。 ＊他の両方向ピンが正常モードでのように制御される。 ＊Ｉ／ＯクロックのようなＡＲＭ７クロックは、ｃｌｋ
２に応用される。 ＊ＰＣＩクロックがｃｌｋ１、ｃｌｋ２を使用する。 ＊スキャンクロックは２個の入力ピン(tca、tcb)により
発生される。 ＊すべてのコーデッククロックは、コーデッククロック
ポートから供給される。

【０１５１】１．１０．５．３ ＡＲＭ７実行 ＡＲＭ７は、ＡＲＭ７内部テスト命令を使用して実行さ
れる。ＡＲＭ７境界スキャンセルは透明でない。ＡＲＭ
７の入出力は境界スキャンチェーンを通して印加され観
察される。クロックは、クロックの応用を向上させるた
めに、ＴＣＫから発生される。３個の入力(prog32 、da
ta32 bigend)は、ｍｃｌｋがハイの場合、この信号を変
更しなければならない。そうするために、最近信号が他
の境界スキャンセルの最近信号から分離される。ｍｃｌ
ｋは、Ｉ／Ｏクロックと共有されることに注視しなけれ
ばならない。ＡＲＭ７クロックがトリガ状態であれば、
他のブロックの状態は変更中である。

【０１５２】１．１０．５．４ キャッシュとレジスタ
ファイルアクセス ＭＣＲ／ＢＩＳＴ４命令を呼び出してデータレジスタで
ＭＣＲを選択し、入出力信号を遮断せよ。ｂｉｓｔクロ
ックは動作速度を向上させるためにこのモードで生成さ
れる。ＭＣＲを制御することにより、読み出しおよび書
き込みが遂行され得る。キャッシュとレジスタファイル
に入るクロックは、テストクロックとｍｕｘされる。メ
モリ動作は他の論理ブロックの状態を変更しない。

【０１５３】１．１０．５．５ ベクトル専用実行 ベクトルのみを実行するためには、ＡＲＭ７ブロックの
出力をＶＰブロックの入力として見なす。そのためのＡ
ＲＭ７境界スキャンアクセス命令を使用せよ。

【０１５４】１．１０．５．６ 内部テスト、外部テス
ト 内部テスト命令、外部テスト命令を使用せよ。

【０１５５】１．１０．６ ＪＴＡＧインターフェース
信号

【０１５６】

【表１７】

【０１５７】

【表１８】

【０１５８】

【表１９】

【０１５９】

【表２０】

【０１６０】

【表２１】

【０１６１】

【表２２】

【０１６２】

【表２３】

【０１６３】すべてのＪＴＡＧインターフェース信号が
表１１に列挙されている。

【０１６４】１．１１ ハードウェアテスト環境 ハードウェアテスト環境は図１０に図示されている。Ａ
ＶＬ（ASCII Vector Language)は、境界スキャンテスト
のために特別に考案された言語であり、境界スキャンテ
ストツールである。この言語は、ＩＥＥＥ標準１１４
９．１により定義された連続境界スキャンが可能な、伝
統的な平行ベクトル偏向自動テスト装置を含む。ｐｒｏ
ＴＥＳＴ−ＰＣはコンポーネント、ボードおよびシステ
ムをテストするためのＩＥＥＥ標準１１４９．１信号を
生成、受信することができる、ＰＣに基づいたテスト制
御器ボードである。ＡＶＬとｐｒｏＴＥＳＴ−ＰＣは、
ＡＩＳ(Alpine Image System、Inc.）の製品である。

【０１６５】テスト過程の間、ＭＳＰのすべてのテスト
ベクトルは、ＡＬＵ言語により連続的にフォーマットさ
れ、ｐｒｏＴＥＳＴ−ＰＣボードを通してＭＳＰに印加
される。テストベクトルは、ＭＳＰ Ｉ／Ｏまたはスキ
ャンチェーンに印加されるベクトルである。すべての機
能ブロックのためのテストベクトルの応用を容易にする
ためにＡＶＬマクロは、スキャンチェーンの特別な位置
をアクセスするために開発される必要がある。通信はＪ
ＴＡＧ５ピンのみを通して遂行される。より詳細な情報
は、下記の資料を参照せよ。

【０１６６】＊ＡＶＬ使用者ガイド、Ｖ１．８０、Ａｌ
ｐｉｎｅ Ｉｍａｇｅ Ｓｙｓｔｅｍ，Ｉｎｃ．１９９
５ ＊ｐｒｏＴＥＳＴ−ＰＣ用使用者ガイド、Ｖ３．０１、
Ａｌｐｉｎｅ Ｉｍａｇｅ Ｓｙｓｔｅｍ，Ｉｎｃ．１
９９５１．１２ 内蔵型ＲＡＭテスト技術 １．１２．１ ＩＤＣ 図１１には、ＩＤＣブロック用のテスト機構が図示され
ている。テスト論理はＣＣＵおよびＩＤＣに含まれてい
る。すべてのドットラインは、正常モードの信号を表
す。ＣＣＵブロックはテスト上の住所とノーマルモード
の住所を加えた論理を供給する。住所はセット、リセッ
ト、増加／減少およびカウントイネーブル機能を有する
９ビットカウンタから生成される。すべてのカウンタ動
作はシステムクロック、ｃｌｋ１と同期されるべきであ
る。４個のカウンタ制御信号(mem add ud、mem add
cnt 、mem add reset 、mem add set)はＪＴ
ＡＧ制御器により供給される。ＭＳＰ側の最初の２ビッ
トはキャッシュ選択のために連結される必要がある。

【０１６７】３２ビットｂｅｎ ｉｄｃ信号はメモリテ
ストの間論理１にセットされる。テスト信号と正常信号
の中から２個の信号を選択することができる。Ｖｔ ｒ
ａｍ ｔｅｓｔ ｅｎは、Ｖｄ ｒａｍとｔａｇ ｒａｍ
とをテストするためのもので、ｄａｔａ ｒａｍ ｔｅ
ｓｔ ｅｎはｄａｔａ ｒａｍテストのためのものであ
る。もし信号が論理ハイ状態であれば、テストデータが
選択される。ＩＤＣブロックは、ＭＡＲＣＨ Ｃアルゴ
リズムが応用される間、自動比較のための埋入された比
較器を備える。またＪＴＡＧ制御器により供給される６
個のメモリ制御信号がある。Ｍｅｍ ｃｏｍｐａｒｅ
は、入出力レジスタ間の比較をイネーブルする。エラー
が発生されると、比較器の出力は論理０を発生する。そ
うでなければ論理１である。すべての入出力レジスタ
は、スキャンチェーンの中で、入出力アクセスを製造が
可能である。

【０１６８】Ｍｅｍ ｈｗｄ信号は、論理１の場合、書
き込みレジスタにデータの維持をイネーブルする。他の
メモリ制御信号、ｍｅｍ ｗｅ、ｍｅｍ ｄａｔａ ｃ
ｓ、ｍｅｍ ｖｔ ｃｓ、ｍｅｍ ｖｃｌｅａｒに対し
ては、ＭＳＰスペックを参照せよ。名称は、それが「ｍ
ｅｍ」から始まることを除いては正常モード信号と同一
である。

【０１６９】１．１２．２ レジスタファイル レジスタファイルのためにテスト機構は、テストモード
でレジスタファイルを容易にアクセスすることにその目
的がある。ＩＤＣのような埋入された比較器論理がない
ので、ＭＡＲＣＨタイプのアルゴリズムをこのメモリに
応用させることは実用的でない。

【０１７０】図１２（レジスタファイルテスト機構）
は、テスト環境のための全体の機構を図示している。ド
ットラインは正常信号を表す。そこには、data path 、
reg file、EXE ブロックの３部分がある。太い線の右側
のすべての論理は、ｒｅｇ ｆｉｌｅブロックを除いたＥ
ＸＥブロックに属する。ＥＸＥブロックは住所を選択
し、テストと正常モードとの間で信号を制御するため
に、論理を供給する。テストモード選択信号、ｒｅｇ
ｆｉｌｅ ｔｅｓｔと、３個のメモリ制御信号ｍｅｍ
ｗｅ１、ｍｅｍ ｗｅ２、ｍｅｍ ｃｅｘは、ＪＴＡＧ
制御論理により供給される。もしｒｅｇ ｆｉｌｅ ｔ
ｅｓｔ ｅｎがハイ状態であれば、テストデータが選択
される。

【０１７１】住所はセット、リセット、増加／減少、カ
ウントイネーブルの６ビットカウンタにより発生され
る。すべてのカウント動作はシステムクロックｃｌｋ１
と同期される。入出力レジスタは、図１２のとおり、デ
ータ経路ブロックに位置する。

【０１７２】すべてのＩ／Ｏレジスタはスキャンされる
必要がある。３２ビットベン(ben）信号はテストモード
で論理１状態を維持している。自由に動作するクロック
は、レジスタファイルに供給される。捕捉したスキャン
レジスタは、レジスタファイルの出力にしたがう。

【０１７３】１．１３ ＭＳＰ境界スキャン ＭＳＰのすべてのＩ／Ｏパッドは適当な境界スキャンセ
ルを有する。２７０個の境界スキャンセルが１スキャン
チェーンに連結される。シーケンスとセルは表１３に列
挙されている。

【０１７４】１．１３．１ 境界スキャンセルの選択 ＫＧＬ７５で現在に利用可能なＪＴＡＧセルは、下記の
とおりである。それに符合するＪＴＡＧ標準セルは、表
２４のとおりである。ＭＳＰの境界スキャンチェーンは
ＬＳＳＤタイプのスキャンセルを使用する。ＫＧＬ７５
との差異点は、境界スキャンチェーンにシフトするため
に二つの重畳しないクロックを使用することである。Ｋ
ＧＬ７５境界スキャンセルはＡＲＭ７の境界スキャンに
使用される。

【０１７５】＊ＪＴＢＩ１：両方向Ｉ／Ｏ境界スキャン
セル。 ＊ＪＴＣＫ：クロック入力のような特別な入力境界スキ
ャンセル。 ＊ＪＴＩＮ１：入力境界スキャンセル。 ＊ＪＴＩＮＴ１：３状態制御境界スキャンセル。 ＊ＪＴＯＵＴ１：出力境界スキャンセル。 適当な境界スキャンセルを選択する規則は、下記のとお
りである。

【０１７６】

【表２４】

【０１７７】＊ＧＮＤ、ＶＤＤ、ＶＣＣピンを除外した
クロック入力を含むすべての入力セルには、ＪＴＩＮ１
を使用。 ＊すべての両方向セルにはＪＴＢＩ１を使用。 ＊すべての出力セルにはＪＴＯＵＴ１を使用。 ＊３状態ピンにはＪＴＩＮＴ１を追加。ＡＤ［３１：
０］のような信号グループのための１つの３状態制御セ
ルのみを使用。 ＊ｏ／ｄ(open drain)を備えたピンは、ＪＴＩＮＴ１セ
ルを使用。 ＊ｓ／ｔ／ｓ(strained tri-state)を備えたピンは、境
界スキャンセル選択の観点でｔ／ｓと同様である。

【０１７８】１．１３．２ 境界スキャンセルシーケン
ス ＊境界スキャンは、ＴＤＩ入力の反時計方向に連結され
る。詳細な事項はレイアウトを参照せよ。 ＊両方向ピンから入力セルは第１番目に来る。 ＊３状態ピンが存在すれば、３状態制御境界スキャンセ
ルとＪＴＩＮＴ１が前記のセルより先に伝達される。 ＊シーケンスで多数の３状態ピンが存在すれば、ただ１
つの３状態制御セルのみが前記シーケンスで第１番目の
３状態ピンの前に挿入される。

【０１７９】１．１３．３ 詳細な設計情報 すべてのＡＤｘｘ信号は同一な３状態イネーブル信号を
有する。それで、ただ１つの制御境界スキャンセルのみ
が３２ビットＡＤ信号を制御することに十分である。し
かし、多数のスキャンモードで信号を適切に制御するた
めに、４個以上の制御境界スキャンセルが挿入されてい
る。その結果、総５個の制御境界スキャンセルがＡＤバ
ス用に利用される。５個の制御境界スキャンセルはＭＳ
Ｐコアから１つの正常制御信号を取り、５個の制御信号
を生成する。

【０１８０】

【表２５】

【０１８１】

【表２６】

【０１８２】

【表２７】

【０１８３】

【表２８】

【０１８４】

【表２９】

【０１８５】

【表３０】

【０１８６】

【表３１】

【０１８７】

【表３２】

【０１８８】

【表３３】

【０１８９】

【表３４】

【０１９０】１．１４ ＡＲＭ７境界スキャン 境界スキャンセル選択における方法のとおり境界スキャ
ンセル選択を取り扱っている。例示のものより情報が多
い場合は、前記のような選択を参照せよ。名称とスキャ
ン順序は表１４に記述されている。

【０１９１】

【表３５】

【０１９２】

【表３６】

【０１９３】

【表３７】

【０１９４】

【表３８】

【０１９５】

【表３９】

【図面の簡単な説明】

【図１】本発明によるテスト回路を有する集積回路のブ
ロック図。

【図２】図１の集積回路に使用されるテストクロック発
生器のブロック図。

【図３】図１の集積回路に使用されるクロック／データ
マルチプレクサを示すブロック図。

【図４】図１の集積回路に使用されるシステムクロック
発生器の一部分の構成を示すブロック図。

【図５】図４に示すシステムクロック発生器の一部の構
成を示すブロック図。

【図６】図５における制御回路の構成を示すブロック
図。

【図７】図５における回路５２０の構成を示すブロック
図。

【図８】図１の集積回路のＪＴＡＧの命令を通して入力
され得るモードを示す説明図。

【図９】図１におけるテスト回路の構成を示すブロック
図。

【図１０】図１におけるテスト回路に対するハードウェ
アテスト環境のブロック図。

【図１１】図１におけるテスト回路に適用するＩＤＣブ
ロック用のテスト機構を示す説明図。

【図１２】図１におけるテスタ回路に適用するレジスタ
ファイルテスト機構を示す説明図。

【符号の説明】

１１０ ＩＣ １２０ テスト制御回路 １２６ チェーン １３０ １３２：ＭＳＰピン １４４ ＪＴＡＧ制御器 １４８ ＪＴＡＧ命令レジスタ １５２ ＪＴＡＧ命令デコーダ １５６ ＪＴＡＧブロック １６０ テストクロック発生器 １６４ クロック／データマルチプレクサ １６８，３１０，３１４，３１８，３２２，３２６，４
１０，４１０，４１０．１，４１０．２ マルチプレ
クサ １７４ システムクロック発生器 ２０４，２０８，２４６，２５０，２７４，２８８，２
９２，３４８，３５２，６５４，６６０，６７０，７１
４，７３４，７４４，７５４，７６０，７６４ イン
バータ ２１４，２６４，６５０，６６４，７１８，７４８
ＮＡＮＤゲート ２４０，２８４，６４０ ＮＯＲゲート ３５６，３６８，６４４ ＡＮＤゲート ４２０ クロックカウンタ ４３０ クロック発生器 ５１０ 制御回路 ６１０，６２０，６３０ ポジティブエッジトリガデ
ータフリップフロップ ７１０，７３０，７４０ 伝達ゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＪＴＡＧ境界スキャンテスト回路を含ん
   でいる集積回路のテスト用クロック信号発生方法におい
   て、 境界スキャンテスト用のＪＴＡＧクロック入力を行なう
   前記集積回路のテストクロック入力ピンTCK の入力側に
   第１クロック信号を受信する段階；前記テストクロック
   入力ピンTCK の入力側の前記第１クロック信号から前記
   集積回路の非境界スキャンテスト用の第２クロック信号
   を発生する段階；および前記第２クロック信号を利用
   し、前記集積回路をテストする段階とを含むことを特徴
   とする集積回路のテスト用クロック発生方法。
2. 【請求項２】 前記非境界スキャンテストは、組込み自
   己試験(Build-In Self Test)であることを特徴とする請
   求項１記載の集積回路のテスト用クロック発生方法。
3. 【請求項３】 集積回路において、 テストクロック入力ピンTCK を含むＪＴＡＧ境界スキャ
   ン回路；および非境界スキャンテスト時に、前記集積回
   路にクロックを供給するために、前記テストクロック入
   力ピンTCK からテストクロック信号を発生する回路とを
   備えていることを特徴とする集積回路。