CN100456666C - 一种时钟信号测试方法及装置 - Google Patents

Abstract

本发明公开了一种时钟信号测试方法，该方法为：将已知频率的被测时钟信号输入具有JTAG扫描单元的器件管脚作为测试数据输入；产生测试时钟并驱动JTAG测试通道口控制器对JTAG链进行扫描；通过移位寄存器接收有效的测试数据输出并对该有效数据计数；根据计数值从移位寄存器内提取有效数据，并从该有效数据内对应于被测时钟的一个时钟周期的所有数字中分别获得数字“0”和“1”的数量；根据数字“0”、“1”的数量计算出被测时钟信号的占空比，或/和根据数字“0”、“1”的数量以及移位寄存器的时钟频率计算出被测时钟信号的频率。本发明还公开了一种JTAG时钟测试仪，包括：基准时钟源、译码控制电路、时钟测试单元和JTAG状态控制器。

Description

一种时钟信号测试方法及装置

技术领域

本发明涉及电子或通信领域的测试技术，尤其涉及一种时钟信号测试方法及装置。

背景技术

时钟源是指能够输出电压或者电流随时间周期性变化信号的信号源电路。在通信领域中，时钟信号在设备之间的通信中起着非常重要的作用，因此，经常需要对时钟进行测试和监控。时钟测试是指通过直接或者间接的手段对时钟源产生的信号随时间的变化规律进行定量测试。常见的测试指标包括单不限于：频率测试、占空比测试、周期测试、抖动测试。

在现有技术中，对时钟信号的测试主要有以下几种方式：

方式一、参阅图1所示，直接将被测时钟源的输出信号用测试点引出，在被测单元外部连接仪器进行频率、占空比等指标测试。

这种方法虽然简单，但存在以下缺点：

1、在时钟信号上设置测试点将导致时钟信号通路的阻抗不连续，对时钟信号的质量造成不良影响，影响后级电路的正常工作，而解决此方面的问题将提高成本。

2、由于对时钟进行测试时必须使测试点可接触，因而决定了该方法不能在系统正常运行的情况下进行应用，不能用于系统的在线测试。

3、接触测试点的仪器探头以及仪器的阻抗特性会对时钟信号造成影响，影响测试的准确性。

4、无法测得时钟进入器件后的信号状态。

方式二、参阅图2所示，对于能够将单板上的时钟能够引入到可编程逻辑芯片的电路，在可编程逻辑芯片内部设计时钟检测电路对时钟源进行测试，即利用本板逻辑芯片进行时钟信号自检。

这种方式存在以下缺点：

1、仅能对时钟信号进行粗测，检测时钟信号的有无，无法检测出频率微弱偏离正常值的实效模式，如果要实现这些检测，被测单元硬件成本将大大增加。

2、实现时钟信号占空比测试会占用大量逻辑资源，而且还将提高单板成本。

方式三、利用JTAG测试仪配合对应的测试软件对时钟信号进行连续采样来时钟信号进行测试。(JTAG：为遵循IEEE1149.1标准的边界扫描测试方法的简称，请参见“IEEE Standard Test Access Port and Boundary-Scan Architecture.IEEEStd1 149.1-1990”)

这种方式存在以下缺点：

1、利用JTAG测试仪的连续采样功能对时钟信号进行测试的精度低。

2、由于采样速度无法提高，从而不能测知时钟频率的微小变化。

3、无法正确测试频率高于测试时钟(TCK)频率的时钟信号频率和占空比。

发明内容

本发明的目的在于提供一种时钟信号测试方法及装置，以解决现有技术中测试时钟信号时存在精度低、无法正确测试频率高于测试时钟频率的时钟信号频率和占空比的问题。

为解决以上问题，本发明提供下述技术方案：

一种时钟信号测试方法，该方法采用联合测试行动小组(JTAG)时钟测试仪对时钟进行测试，包括步骤：

A、将已知频率的被测时钟信号输入具有JTAG扫描单元的器件管脚作为测试数据输入(TDI)：

B、产生测试时钟并驱动JTAG测试通道口(TAP)控制器对JTAG链进行扫描：

C、通过移位寄存器接收有效的测试数据输出(TDO)并对该有效数据计数；

D、根据计数值从移位寄存器内提取有效数据，并从该有效数据内对应于被测时钟的一个时钟周期的所有数字中分别获得数字“0”和“1”的数量；以及

E、根据数字“0”、“1”的数量计算出被测时钟信号的占空比，或/和根据数字“0”、“1”的数量以及移位寄存器的时钟频率计算出被测时钟信号的频率。

所述移位寄存器内对应于被测时钟的一个时钟周期的所有数字是指以第一“01”为起始标志，以下一个“01”为结束标志之间的所有数字。

步骤E中的被测时钟信号的频率是根据下述公式计算出的：

$f_x=\frac{1}{2}({\mathrm{kf}}_0+\sqrt{k^2{f}_0^2+4\×\frac{f_0}{n}})$ 其中： $k=\mathrm{INT}\left(\frac{f_x}{f_0}\right)$

n＝A₀+A₁+2，A₀和A₁分别为数字“0”和“1”的数量，f₀为移位寄存器的时钟频率。

在步骤E中计算得到被测时钟频率后，还包括步骤：根据被测时钟步骤和已知频率检测出时钟信号偏离正常范围的失效模块。

步骤E中根据数字“0”、“1”的数量计算出被测时钟信号的占空比具体为根据下述公式计算占空比：

公式为：

$D=\frac{A_1+1}{n}$

其中：D为占空比；n＝A₀+A₁+2，A₀和A₁分别为数字“0”和“1”的数量。

所述被测时钟信号为多路，由JTAG时钟测试仪产生的译码信号控制对每一路进行测试。

一种JTAG时钟测试仪，包括：

基准时钟源，用于提供满足测试要求的时钟信号；

译码控制电路，与所述基准时钟源连接，用于产生测试时钟(TCK)信号和时钟测试单元的选择信号；

时钟测试单元，与所述译码控制电路连接，在所述选择信号的控制下接收JTAG链的测试数据输出(TDO)；

JTAG状态控制器，在时钟信号控制下输出测试模块选择(TMS)信号。

其中：

所述译码控制电路包括：二分频器，与基准时钟源的输出连接，将该基准时钟源的输出信号进行二分频产生测试时钟信号；计数器，用于对二分频器产生的测试时钟计数，以对应被测时钟在JTAG扫描链中的位置；译码器，对计数器的输出值进行译码，以控制测试单元接收指定的被测时钟信号的TDO；

所述时钟测试单元包括：移位寄存器，用于接收TDO并移位；计数器，对所述移位寄存器接收的TDO进行计数，以根据计数值从所述移位寄存器中提取有效的TDO；逻辑控制器，根据基准时钟源的输出信号、译码器的输出信号和测试时钟信号产生移位寄存器的时钟信号。

所述的时钟测试单元为多个，由译码器的各输出端分别进行控制。

本发明具有以下有益效果：

1、直接利用板上的器件实现测试，不需要增加测试点，对时钟信号不会造成不良影响。

2、可以在单板正常工作的状态下对单板时钟进行测试，测试对单板工作不造成任何影响，可以实现在线测试。

3、能够检测出时钟信号微弱偏离正常范围的失效模式，以及能够实现时钟占空比测试。

4、测得的信号真实反映进入芯片后的时钟信号指标。

5、可以同时对多路时钟进行测试，无需增加被测单元硬件成本。

6、可以测试时钟频率高于JTAG TCK信号频率的时钟信号。

附图说明

图1为现有技术中采用引出测试点进行时钟源频率测试的示意图；

图2为现有技术中利用板上逻辑电波进行时钟信号检测的示意图；

图3为本发明的时钟测试示意图；

图4A、图4B为JTAG时钟测试仪的测试电路原理图。

具体实施方式

参阅图3所示，将频率已知的被测时钟信号输入到具有JTAG扫描单元的器件管脚上，被测时钟信号作为测试数据输入(TDI)，JTAG时钟测试仪通过JTAG接口与JTAG扫描链连接，时钟测试在时钟测试逻辑的控制下完成，时钟测试的参考源为JTAG时钟测试仪自带的高精度基准时钟源。

参阅图4A所示，JTAG测试仪的电路部分包括：

(1)译码控制电路：与基准时钟源连接，用于产生测试时钟(TCK)信号和时钟测试单元的选择信号。译码控制电路包括二分频器、计数器和译码器。

二分频器，与基准时钟源的输出连接，将该基准时钟源的输出信号进行二分频产生测试时钟信号；

计数器B，用于对TCK时钟个数进行计数，以确定当前扫描链的状态。

译码器，对计数器的输出值进行译码，根据计数器的输出确定当前扫描链的状态，输出TDO数据有效指示信号到与扫描链中特定被测时钟信号对应的时钟测试单元。

(2)JTAG状态控制器：在时钟信号控制下输出测试模块选择(TMS)信号。

(3)时钟测试单元：与译码控制电路连接，在译码电路的选择信号的控制下接收JTAG扫描链的测试数据输出(TDO)。时钟测试单元包括移位寄存器、计数器和逻辑控制器。

移位寄存器，用于接收TDO并移位。

计数器，对移位寄存器接收的TDO进行计数，以根据计数值从所述移位寄存器中提取有效的TDO。

逻辑控制器，根据基准时钟源的输出信号、译码器的输出信号和测试时钟信号产生移位寄存器的时钟信号，同时作为计数器的计数输入。

参阅图4B，在JTAG测试仪中，时钟测试单元可以为多个，由译码器的各输出端分别进行控制，以对多路时钟信号进行测试。

测试系统的工作原理为：JTAG状态控制逻辑在时钟基准的驱动下，首先设置JTAG测试通道口(TAP)控制器为复位状态，而后循环按照选择数据寄存器-扫描(Select DR-Scan)→俘获数据寄存器(Capture DR)→移位寄存器(ShiftDR)(执行N个周期，N为扫描链长)→退出1-数据寄存器(Exit 1-DR)→选择数据寄存器-扫描(Select DR-Scan)的顺序对JTAG链进行控制。在除了Shift DR以外的状态计数器异步复位端都保持有效状态，计数器负责对TCK进行计数，以确定当前扫描链的状态。译码器则根据计数器的值，输出TDO数据有效的指示信号。，例如假设从TDI端数起第5个JTAG扫描单元对应的管脚连接到被测时钟信号，则当译码器的Y5有效时，指示对应于该时钟管脚信号的数据当前正出现在TDO管脚上。时钟测试单元在基准时钟的驱动下，在译码器输出有效指示信号的条件下将TDO的电平状态送到移位寄存器保存。经过数个时钟基准周期后，当计数器C的为N时，寄存器内有N个有效数据，其格式如：“00001111111000000111111”的形式。以第一个“01”为启始标志，下一个“01”为结束标志，计数其间“0”和“1”的个数A0、A1(不包含起始和结束标志)，由于“1”表示采样的到的信号为高电平，“0”表示采样到的信号为低电平，由于采样的速率是已知的，通过计数“0”和“1”的个数，就可以得到采样信号高低电平的周期，再根据一定的公式，就可以计算得到被测时钟信号的频率。令n＝A0+A1+2，则可以得到被测时钟的频率为：

$f_x=\frac{1}{2}({\mathrm{kf}}_0+\sqrt{k^2{f}_0^2+4\×\frac{f_0}{n}})$ ....式1，式中 $k=\mathrm{INT}\left(\frac{f_x}{f_0}\right),$ f_x为被测时钟频率，f₀为移位寄存器的时钟频率。

而占空比则为：

$D=\frac{A_1+1}{n}$ ....式2，

采用此种测试方法，可以 $p=\frac{f_x}{f_0}-\mathrm{INT}\left(\frac{f_x}{f_0}\right)(\frac{f_x}{f_0}\∉N)$ 为分辨率测得被测时钟周期的变化，实际使用时根据f_x适当选取f₀使得可以满足对时钟质量的测试需求。设f_x的值为f_x±Δf_x，当Δf_x＞f₀时则式1中的k成为非常数，f_x无法求解，因此本发明被测时钟的频率必须已知，且其变化Δf量必须满足Δf＜f₀，否则时钟频率无法测得。但是占空比的计算并不受此限制。上述计算结果由时钟测试电路以外的电路部分，根据计数器B、C的值以及移位寄存器中的数据，由CPU或者人工计算得出。

根据已知的被时钟信号频率和测试所得到的频率可以检测出时钟信号偏离正常范围的失效模块。

由于本发明是利用被测时钟与基准时钟相位差周期性的变化规律来对被测时钟信号进行检测，被检测量为相位差变化的周期，与被测时钟频率无关，因此被测信号的频率可以高于TCK时钟信号频率。

从上述测试方法可知，本发明具有以下特点：

直接利用板上的器件实现测试，不需要增加测试点，对时钟信号不会造成不良影响；可以在单板正常工作的状态下对单板时钟进行测试，测试对单板工作不造成任何影响，可以实现在线测试；能够检测出时钟信号微弱偏离正常范围的失效模式，以及能够实现时钟占空比测试；测得的信号真实反映进入芯片后的时钟信号指标；可以同时对多路时钟进行测试，无需增加被测单元硬件成本；可以测试时钟频率高于JTAG TCK信号频率的时钟信号。

Claims (10)

1、一种时钟信号测试方法，该方法采用联合测试行动小组JTAG时钟测试仪对时钟进行测试；其特征在于包括步骤：

A、将已知频率的被测时钟信号输入具有JTAG扫描单元的器件管脚作为测试数据输入TDI；

B、产生测试时钟并驱动JTAG测试通道口TAP控制器对JTAG链进行扫描；

C、通过移位寄存器接收有效的测试数据输出TDO并对该有效数据计数；

D、根据计数值从移位寄存器内提取有效数据，并从该有效数据内对应于被测时钟的一个时钟周期的所有数字中分别获得数字“0”和“1”的数量；以及

E、根据数字“0”、“1”的数量计算出被测时钟信号的占空比，或/和根据数字“0”、“1”的数量以及移位寄存器的时钟频率计算出被测时钟信号的频率。

2、如权利要求1所述的方法，其特征在于，所述移位寄存器内对应于被测时钟的一个时钟周期的所有数字是指以第一“01”为起始标志，以下一个“01”为结束标志之间的所有数字。

3、如权利要求1所述的方法，其特征在于，步骤E中的被测时钟信号的频率是根据下述公式计算出的：

$f_x=\frac{1}{2}({\mathrm{kf}}_0+\sqrt{k^2{f}_0^2+4\×\frac{f_0}{n}})$ 其中： $k=\mathrm{INT}\left(\frac{f_x}{f_0}\right)$

n＝A₀+A₁+2，A₀和A₁分别为数字“0”和“1”的数量，f₀为移位寄存器的时钟频率。

4、如权利要求1或3所述的方法，其特征在于，在步骤E中计算得到被测时钟频率后，还包括步骤：根据被测时钟频率和已知频率检测出时钟信号偏离正常范围的失效模块。

5、如权利要求1至3任一所述的方法，其特征在于，步骤E中根据数字“0”、“1”的数量计算出被测时钟信号的占空比具体为根据下述公式计算占空比：

公式为：

$D=\frac{A_1+1}{n}$

其中：D为占空比；n＝A₀+A₁+2，A₀和A₁分别为数字“0”和“1”的数量。

6、如权利要求1所述的方法，其特征在于，所述被测时钟信号为多路，由JTAG时钟测试仪产生的译码信号控制对每一路进行测试。

7、一种JTAG时钟测试仪，其特征在于包括：

基准时钟源，用于提供满足测试要求的时钟信号；

译码控制电路，与所述基准时钟源连接，用于产生测试时钟TCK信号和时钟测试单元的选择信号；

时钟测试单元，与所述译码控制电路连接，在所述选择信号的控制下接收JTAG链的测试数据输出TDO；

JTAG状态控制器，在基准时钟源的时钟信号控制下输出测试模块选择TMS信号。

8、如权利要求7所述的JTAG时钟测试仪，其特征在于，所述译码控制电路包括：

二分频器，与基准时钟源的输出连接，将该基准时钟源的输出信号进行二分频产生测试时钟信号；

计数器，用于对TCK时钟个数进行计数，以确定当前扫描链的状态。

译码器，对计数器的输出值进行译码，根据计数器的输出确定当前扫描链的状态，输出TDO数据有效指示信号到与扫描链中特定被测时钟信号对应的时钟测试单元。

9、如权利要求8所述的JTAG时钟测试仪，其特征在于，所述时钟测试单元包括：

移位寄存器，用于接收TDO数据并移位；

计数器，对所述移位寄存器接收的TDO进行计数，以根据计数值从所述移位寄存器中提取有效的TDO；

逻辑控制器，根据基准时钟源的输出信号、译码器的输出信号和测试时钟信号产生移位寄存器的时钟信号，并作为计数器的计数输入。

10、如权利要求8或9所述的JTAG时钟测试仪，其特征在于，所述的时钟测试单元为多个，由译码器的各输出端分别进行控制。

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