JP2004500712A - 多数の回路ブロックを有するチップ用階層試験回路構造 - Google Patents
多数の回路ブロックを有するチップ用階層試験回路構造 Download PDFInfo
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Abstract
Description
(関連出願の相互参照)
本願は、2000年1月18日に提出された同時係続米国仮出願第60/176,879号の継続出願である。前述の出願は、ここに完全に述べているかのような参照によって、これにより組み込まれる。
【0002】
(CFR 1.71(E)による供述)
本特許文書の開示の一部は、著作権保護の対象となる資料を含む。著作権所有者は、それが特許商標局の特許ファイルまたは記録に記載されているため、第三者による特許文書または特許開示のファクシミリ複製に関して異議を唱えないが、それ以外の場合においてはすべての著作権を留保する。
【0003】
(発明の背景)
1.発明の分野
本発明の分野は、概して集積回路の電子設計自動化および試験に関し、特に、多ブロック回路設計での回路ブロックを試験するための方法およびシステムに関する。
【0004】
2.背景
チップ設計者は、多くの場合、設計プロセスを補助し、試作または生産の前にチップ設計のシミュレーションを可能にするために、電子設計自動化(EDA)ソフトウェアツールを使用する。EDAソフトウェアツールを使用するチップ設計は、概して、チップ設計が徐々に仕上げられる反復プロセスを伴う。典型的には、チップ設計者は、必要に応じて回路設計の部分を表示するように、概して高品質のグラフィック機能を有するコンピュータワークステーションで情報を入力することにより回路を構築する。例えば、設計者が回路の機能構成要素を階層的に定義し、次いで各構成要素をより小さな構成要素に分解することにより集積回路を作成する、Verilog(登録商標)またはVHDLなどのハードウェア記述言語(HDL)を使用するトップダウンの設計方法論が、一般的に利用される。
【0005】
集積回路の多様な構成要素は、初期に、それらの機能上の動作および関連する出入力によって定義される。HDLまたはその他高水準の説明から、実際の論理セルインプリメンテーションは、典型的には、回路の機能上の説明を特定の回路インプリメンテーションに変換する論理合成によって決定される。それから論理セルは「配置され」(すなわち、回路レイアウトの中で特定的な座標位置を与えられ)、特殊配置/配線ソフトウェアを使用して「配線され」(すなわち、設計者の回路定義に従ってともに結線または接続され)、物理レイアウトファイルを生じさせる。例えば、GDSIIまたはCIFフォーマットなどのマスクファイルを鋳物工場に提供してもよく、該マスクファイルには鋳物工場がそこから実際の集積回路を製造できるようにするほど十分な情報を記憶している。
【0006】
設計プロセスの多様な段階で、試験手順または検証手順を介して設計の妥当性検査が所望されてよい。設計を試験するために、普通は、設計に対する入力に適用され、設計の出力に対して比較される試験ベクタの集合が生成される。設計の誤りは、設計により生成される実際の出力が予想される出力と一致しない場合に示されるだろう。試験アクセスポート(TAP)は、試験データソースから入力試験データを受信し、集積回路から出力試験データを出力するために、通常、チップに実装されて提供される。該試験アクセスポートは、通常、集積回路の製造中および製造後に集積回路を試験するために使用される。試験アクセスポートの別の一般的な用途は、個々の構成要素(IC)を試験することに加え、複数の構成要素(IC)間の相互接続性が検証できるプリント回路基板(PCB)上にある。試験アクセスポートは、概して、1つのこのようなセルが集積回路の各入力ピンと出力ピン用である境界走査セルの直列リンクされた集合に接続される。試験アクセスポートは、境界走査セルに関して、ひいては集積回路コアに関して情報の流入と流出を制御する。
【0007】
試験プロセスおよび検証プロセスは、集積回路(IC)設計の変化のために新しい課題に直面している。特に、回路素子の機能サイズの減少が、単一の集積回路上にさらに多くの構成要素を配置する能力につながってきた。同時に、より高速の市場出荷時間(time−to−market)、ひいては潜在的な競争の優位を可能にするために、設計サイクル時間の短縮が求められている。部分的にはこれらの傾向のため、集積回路コア設計における現在の傾向は、単一IC上に記憶できるさらに複雑なコアを作成することである。過去にIC全体であった設計コアは、現在では、複数の設計コアを含む複雑なICの個々の構成要素としてのその使用を可能にするサイズまで縮小されてきた。
【0008】
集積回路設計業界での別の傾向とは、集積回路の開発時間を短縮するために、新しい設計で、特にマルチコア集積回路で先存する回路ブロックを再利用することである。既存の回路ブロックは「ソフト」または「ハード」あるいは中間のいずれであってもよい。「ソフト」回路ブロックとは、物理的にレイアウトされていない回路ブロックであるが、「ハード」回路ブロックはその物理的なレイアウトがすでに決定されたものである(すなわち、その内部構成要素の配置および経路選択が達成されている)。既存の回路ブロックは、時折「VC」(「仮想構成要素」の省略)または「IP」(ある特定の設計者に対してそれらが工業所有権によって保護されていることを示唆する「知的財産」の略)と呼ばれることがある。多くの場合、既存の回路ブロックがより大きな集積回路設計に配置された後に、試験アクセスポートはチップレベルのピンを通してアクセス可能であると仮定して、既存の回路ブロックはIP自体の試験を可能にするための独自の個別試験アクセスポートを含む。
【0009】
複雑なIC設計に対する従来のアプローチは、製造業者が開発した試験ベクタを使用してすでに個別に試験されている既存の回路コア(例えば、VCまたはIP)を使用するシステム開発を含む。多くの場合、基本的なプラットホームが開発され、設計機能性が拡張されるにつれて、さらに多くの既存の回路コアが設計の階層に追加される。既存の集積回路コアの再利用は、通常、総合的な設計および検証の時間をさらに短縮するために、既存の製造レベル試験ベクタを使用する可能性を高める。指定される仮想構成要素ブロックに対して試験ブロックがすでに存在するときに新しい試験ベクタの開発に時間を投資することは、部分的な設計の再利用による市場に出す時間を短縮するという目標をくつがえすことになる。これは、特に、再利用される仮想ブロックがすでに固められており、別の試験ベクタを生成する余地がほとんどまたはまったく残されていない場合に当てはまる。
【0010】
集積回路の設計サイズおよび複雑度が増すにつれて、製造レベルの試験ベクタを開発するために必要な時間も大幅に増加し、チップを市場に送達する際の遅延を大きくしてきた。事態をさらに複雑にするのは、幅広く受け入れられているIC試験規格、つまり電気電子学会(IEEE)によって広められている規格1149.1が、内蔵の試験アクセスポートとともに埋め込まれているコアを含むICの中で直接的に使用できない。1149.1規格は、1つのチップあたり1つの試験アクセスポートを可能にするという目標をもって公式化され、その内のいくつかが内部されている1149.1に準拠した試験アクセスポートをすでに有している可能性がある、複数の埋め込まれたコアを含むチップ設計の可能性を考慮に入れていない。この問題は、1149.1試験規格が電子回路業界および半導体業界で幅広く受け入れられ、現在のICおよび将来のICが規格に完全に準拠することがきわめて望ましくなるにつれてますます重要になってきている。
【0011】
チップ自体には無関係に直接的なピンアクセスが限られている、あるいはまったくなく、個々のコアがチップ内に埋め込まれているため、マルチコア集積回路の内側で個々のコアを試験するために既存の試験ベクタまたは新しい試験ベクタも使用することは困難な課題を呈する。マルチコア集積回路が製造されるときには、必要な外部接続性だけが維持される。したがって、個々の回路ブロックのピンの多くは、チップの外部から部分的にあるいはまったくアクセスすることができない。個々の回路ブロックの各ピンに対する外部接続性が提供できないため、試験ベクタの集合を製造されたマルチコア集積回路設計に適用することによって個々の試験ブロックを試験することは問題を含む可能性がある。さらに、回路ブロックが境界走査(BS)ポートを有していても、および試験ベクタが個々の回路ブロックを、その境界走査ポートを通して試験するように設計されているとしても、これはチップレベルでの試験ピンの数を大幅に増加するため、このような回路ブロックの境界走査ポート全体の接続性をチップの端縁まで持ち出すことは実行可能でもなければ、効率的でもない。
【0012】
複雑なICを試験することの別の問題とは、いくつかの回路ブロックが、それ自体、1または複数の内部回路ブロックから構成されている場合があり、そのそれぞれが試験を必要とする可能性もあり、そのそれぞれが専用の設計アクセスポートとともに独自に設計されている可能性もあるという点である。既存のIEEE規格はチップ上のより大きな回路ブロックに内蔵される回路ブロックを試験するために適したプロトコルを十分に定めていない。
【0013】
最近、依然としてIEEE 1149.1規格に準拠しながらも複雑なIC内の埋め込まれているコアを試験することにまつわる困難に対処するために多様な方法論が提案されてきた。例えば、1つのアプローチは、ここに完全に述べているかのような参照によって、これにより組み込まれるLee Whetselの「埋め込まれたコアを備えるIC用のIEEE 1149.1をベースにした試験アクセスアーキテクチャ(An IEEE 1149.1 Based Test Access Architecture for ICs With Embedded Cores)、国際試験会議議事録(Proc. International Test Conference)、1997年、69〜78ページに説明されている。この記事で詳説されているアプローチは、埋め込まれているICコアを試験することにまつわる問題に向けられているが、コア階層の各レベルでの大量の論理回路を含む(TAP制御装置の改良を生じさせる)回路ブロックにおける既存の試験アクセスポート(TAP)制御装置の改良を必要とする。既存の試験アクセスポート制御装置の改良を必要とせず、おもに事前に固められたブロックを有する設計に向けられたそれ以外の方法論は、各回路ブロック階層レベルでの(HTAPとして知られている)修正済みTAP制御装置の追加を必要とする可能性がある。このようなアプローチは、ここに完全に述べているかのような参照によって、これにより組み込まれる、D.Bhattacharyaの「集積回路内の埋め込まれているコア用の階層試験アクセスアーキテクチャ(Hierarchical Test Access Architecture for Embedded Cores in an Integrated Circuit)」、第16回IEEE、VLSI試験シンポジウム議事録(Proc. VLSI Test Symposium, 16th IEEE)、1998年、8〜14ページに説明されている。前述の従来のアプローチは、関係するインプリメンテーションの複雑さのためにエンジニアリング時間および作業の増加を必要とする可能性があり、さらに専門化されたソフトウェアツールを必要とする可能性がある。
【0014】
複雑なICで埋め込まれたコアを試験するための別の方法は、試験されるコアを含む所望回路ブロックを選択するためにマルチプレクサ(MUX)を利用する。このアプローチを使用すると、多重化のために必要とされる選択ピンの数は通常切り上げられてlog2Nであり、この場合Nは設計で試験される、埋め込まれているコアの数のことである。したがって、例えば、チップ内に埋め込まれているコアを含む、9個の回路ブロックの1つを選択するためには、切り上げられるlog29は4であるため、4本の選択ピンが必要とされる。この技法はさまざまな埋め込まれているコアに対するアクセスを可能にするが、それが集積回路中に埋め込まれているコアの数に比例して数多くのチップ試験ピンを必要とするために望ましくなく、大多数の埋め込まれているコアを含む複雑な設計にとって非効率的となる。
【0015】
このようにして、複雑なICで試験するために埋め込まれているコアにアクセスするためのスケーラブルな効率的な機構、特に最小の設計および面積のオーバヘッドを必要とし、事前に作成された試験パターンシーケンスを有する回路ブロックと容易に接続するIEEE 1149.1規格と互換性のある機構に対するニーズが存在する。
【0016】
(発明の概要)
発明は、一態様において多数のブロック集積回路を試験するための方法およびシステムを提供する。IEEE 1149.1規格試験プロトコルと互換性のある好ましいシステムおよび方法を説明する。
【0017】
ここで開示する一実施形態において、それぞれが内部コアを含む1または複数の回路ブロックと、好ましくは1組の境界走査セルに接続されるチップアクセスポート(例えば、IEEE規格1149.1に準拠する試験アクセスポート)とを備える集積回路を試験するためのシステムおよび方法を提供する。一態様において、集積回路用の階層試験制御ネットワークは、チップアクセスポートを有する最上位レベル試験制御回路ブロックと、階層構造で最上位レベル試験制御回路ブロックに直接的または間接的に接続される複数の下位レベル試験制御回路ブロックとを備える。各下位レベル試験制御ブロックは、その試験を制御するために、集積回路設計内の個々の回路ブロックに、または個々の回路ブロックの一部に接続されてよい。この実施形態においては、各下位レベル試験制御回路ブロックは、好ましくはソケットアクセスポート(SAP)制御装置を備え、試験動作は、前記階層構造内で下方および上方へ転送される。特定の実施形態において、試験動作は、試験制御ブロックから階層構造における真上または真下の階層レベルにある試験制御ブロックへ伝達することにより階層構造で下方および上方へ転送される。
【0018】
各下位レベル試験制御回路ブロックは、試験モード選択入力ポート、試験データ入力ポート、および試験データ出力ポートを備えてもよい。このような構成においては、各下位レベル試験制御回路ブロックは、試験モード選択入力ポート、試験データ入力ポート、および試験データ出力ポートからの情報の受信またはそれらへの情報の伝送を制御するための状態制御装置を備えてもよい。
【0019】
同じ階層レベルで接続される下位レベル試験制御回路ブロックは、共通試験モードイネーブル入力信号、共通試験リセット信号、共通試験モード選択信号、および共通クロック信号を共用し、同じ階層レベルで接続される各下位レベル試験制御回路ブロックから出力される個々の試験モードデータ出力信号の論理ORを備える、共通試験モードデータ出力信号を集合的に出力してもよい。このような構成において、同じ階層レベルで接続される各下位レベル試験制御回路ブロックは、真下の階層レベルにある下位レベル試験制御回路ブロックからの信号の中で別個の試験モードデータを受信してもよく、真下の階層レベルにある下位レベル試験制御回路ブロックに別個の試験モードイネーブル出力信号を出力してもよい。
【0020】
階層試験制御ネットワークの各下位レベル試験制御回路ブロックは、機能上同一であってもよい。さらに、各下位レベル試験制御回路ブロックは構造上同一であってもよい。
【0021】
他方の実施形態においては、各試験制御回路ブロックが、第1試験データ入力ポート、第2試験データ入力ポート、および試験データ出力ポートを備え、試験制御回路ブロックの少なくとも1つがチップアクセスポートに接続される、複数の階層レベルを有する階層構造内に複数の試験制御回路ブロックを備える集積回路用の階層試験制御ネットワークを提供する。試験制御ネットワークは、さらに、各試験制御回路ブロックに接続される共通試験モード選択信号、各試験制御回路ブロックに接続される共通試験リセット信号、および各試験制御回路ブロックに接続される共通試験クロック信号を備える。同じ階層レベルにある試験制御回路ブロックは、好ましくは連鎖構造で接続される。同じ階層レベルにある各試験制御回路ブロックは、その二次試験データ入力ポートで、すぐ上の階層レベルにある試験制御回路ブロックの試験データ出力ポートから共用される試験データ出力信号を受信する。この実施形態における試験制御回路ブロックは、チップアクセスポートに接続されるチップアクセスポート(CAP)制御装置を有する最上位レベル試験制御回路ブロック、および複数の下位レベル試験制御回路ブロック、各階層レベルにある1つまたは複数の下位レベル試験制御回路ブロックを備えてもよい。少なくとも1つの下位レベル試験制御回路ブロックが、最上位レベル試験制御回路ブロックに接続されてもよく、各下位レベル試験制御回路ブロックがソケットアクセスポート(SAP)制御装置を備えてもよい。試験動作は、各試験制御回路ブロックから、前記階層構造内の真上または真下の階層レベルにある試験制御回路ブロックに伝達することによって階層構造内で下方および上方へ転送されてよい。
【0022】
他方の別の態様においては、階層試験制御ネットワーク内で動作できるか、でなければ従来の規格プロトコル(IEEE Standard 1149.1等)に従って試験ポート制御装置として動作するように容易に構成できる多機能試験制御回路ブロックを提供する。
【0023】
さらなる実施形態、変形および付加拡張機能もここに説明する。
【0024】
(好ましい実施形態の説明)
本発明の好ましい実施形態は、ここで、適宜に添付図面に関して説明されるだろう。
【0025】
図1は、試験アクセスポート(TAP)112及び境界走査(BS)セル124を有する埋め込まれたコア126を含む「典型的な」回路ブロック100のブロック図である。回路ブロック100は、ある特定の集積回路設計またはチップの全体を備えてよい。この例の試験アクセスポート112は、あたかも完全にここに述べられているように参照してこれにより組み込まれている、電気電子エンジニア研究所(Institute of Electrical and Electronics Engineers, Inc.)によって出版された、IEEEコンピュータ学会(IEEE Computer Society)、(IEEE規格1149.1a−1993年及びあらゆるそれ以降の追加または修正を含む)「IEEE標準試験アクセスポート及び境界走査アーキテクチャ(IEEE Standard Test Access Port and Boundary−Scan Architecture)」、1149.1−1990に説明されるIEEE規格1149.1に基づいた汎用試験アクセスポートであってよい。IEEE規格1149.1に準拠する試験アクセスポート112は、複数の(4本または5本の)専用の試験信号ピン、つまり試験クロック(TCK)信号118、試験モード選択(TMS)信号116、試験データ入力(TDI)信号114、試験データ出力(TDO)信号122、及びオプションの試験リセット(TRST)信号120を含む。試験アクセスポート信号114、116、118、120及び122は、前述されたIEEE規格1149.1条項に記述される状態図に従って動作する試験アクセスポート制御装置(図示されていない)と通常呼ばれる16の状態有限状態機械を制御する。
【0026】
回路ブロック100は、通常、チップの主要な部分を含み、チップの性質に応じて、個別に使用されるか、あるいは別のさらに大きなシステム内での使用のために意図されてよい。境界走査セル124は、境界セルを内部コア126に連結する各入力/出力ピン125に存在する信号値を制御する、及び/または観察するために、試験アクセスポート112と内部コア126の間に配置される。一般的には、内部コア126の入力/出力ピン125ごとに、1つの境界走査セル124が提供されるだろう。境界走査セル124は、典型的には、走査連鎖を形成するように直列で連結され、このように配置されるとき、境界走査レジスタまたは境界操作連鎖と集合的に呼ばれてよい。
【0027】
埋め込まれたコア126を試験するために、試験ベクタは、試験刺激が並列で入力/出力ピン125を通して内部コア126に適用されるように試験アクセスポート112を通して直列で境界走査レジスタ124の中に読み込むことができる。それから、コア126の応答は境界走査レジスタ124によって並列で捕捉される。該捕捉された応答は、それから試験アクセスポート112を通して直列で読み出される。
【0028】
図2は、ここに開示されるように1つの実施形態に従って階層試験回路アーキテクチャを示す高水準図である。図2に図示されるように、(この例では、複数の仮想回路ブロックから形成される「チップに実装されたシステム」を備えてよい)チップ200が、基礎ブロック210及び回路ブロック212などの多様なその他の周辺回路ブロックを備えてよい。基礎ブロック210は、通常、チップ200の一次制御論理回路を含み、多くの場合、それがさまざまなチップ設計のために再利用できる、及び/または適応できるようにプログラム可能な機能性を含む。基礎ブロックの例は図3に描かれている。該基礎ブロック210は、それ自体、内部に、例えば仮想回路ブロック230と232などのそれ以外の仮想回路ブロックを備えてよい。図2に図示されているチップ200は、チップ200の内部と外部世界の間の試験インタフェースとしての役割を果たす、チップアクセスポート(CAP)205と呼ばれるトップレベルの試験回路ブロックを備える。
【0029】
チップアクセスポート205は、自動試験装置を使用して構成要素試験中に、及びデバッグの間に内部走査または内蔵自己テスト(BIST)などの試験機能にアクセスを提供するために使用できる。例えば、回路ブロック212などのそれ以外の試験可能な周囲回路ブロックだけではなく基礎ブロック210の内部試験機能に対するアクセスを獲得する目的で使用される。チップアクセスポート205自体は、入力/出力(I/O)ピンの集合及びチップ200の内部試験機能にアクセスするためにそれらを使用するための関連プロトコルを備える。
【0030】
チップアクセスポート205は、好ましくはIEEE規格1149.1などの標準プロトコルと互換性がある。IEEE規格1149.1などの標準プロトコルを使用する優位点は、それが多様なチップ構成要素の間の相互接続を試験するために業界規格ツールを使用する可能性があるという点である。この例では、チップアクセスポート205は、試験クロック(TCK)信号ピン、試験モード選択(TMS)信号ピン、試験データ入力(TDI)信号ピン、試験データ出力(TDO)信号ピン、及び、要すれば試験リセット(TRST)信号ピンを含む複数(4つまたは5つ)の専用試験信号ピンを含み、その目的は、通常IEEE規格1149.1に定義される同じ信号に類似している。図4は、説明されたようにチップアクセスポート205または他の試験回路ブロックに使用してもよい、説明されたばかりの入力信号及び出力信号を描く、好ましい試験回路ブロック制御装置400のブロック図である。
【0031】
1つの態様では、チップアクセスポート205は、外部(つまり、プリント回路基板)と内部(IC構成要素)試験の両方を含むチップ200の試験可能性機能にアクセスするために使用されるチップレベルリソースを備える。チップ200内では、各回路ブロックには、好ましくはその試験可能性機能にアクセスできる(ソケットアクセスポート(SAP)または設計アクセスポート(DAP)と呼ばれてよい)専用の試験回路ブロックが備えられる。
【0032】
チップアクセスポート205は、好ましくは、命令レジスタ(IR)、バイパスレジスタ、境界走査レジスタ、及びIEEE規格1149.1によって定義されるように状態遷移マップを実現する有限状態機械(FSM)を備える。チップアクセスポート205の命令レジスタは、IEEE規格1149.1によっても定義される。CAP制御装置と呼ばれる専用論理回路ブロックは、試験命令及びデータを、例えば自動化試験装置とチップ200の間で交換できるように、チップアクセスポート205に接続する。チップアクセスポート205のCAP制御装置は、命令レジスタを含む試験アクションと、(それらを命令レジスタと区別するために「データレジスタ」と呼ばれるそれ以外のレジスタを含む)試験アクションの区別をする。有限状態機械の内部状態は、命令レジスタアクションが実行されるのか、境界走査レジスタアクションが実行されるのか、あるいはそれ以外のデータレジスタアクションが実行されるのかを示し、指定されるレジスタアクション(例えば、Caputure−xR、Shift−xR、またはUpdate−xR)が発生できるようにする。例えば、IEEE規格1149.1に従って、命令レジスタは、Update_IR状態の間だけ新しい値を受信するように更新できる。Shift_DR状態は、現在選択されているデータレジスタの直列走査を実行するために使用される。有限状態機械の状態遷移は、構成要素の外部専用試験ピンによって制御されてよい。
【0033】
好ましい実施形態では、チップアクセスポート205は、ソケットアクセスポート(複数の場合がある)(SAP(複数の場合がある))と呼ばれる1つまたは複数の試験回路ブロックに連結し、そのそれぞれがチップ200上の回路ブロックの1つに位置する。図2の例では、チップアクセスポート205は、基礎ブロック210のソケットアクセスポート220及び周辺回路ブロック212のソケットアクセスポート221に供給する。チップアクセスポート205は、その他の周辺回路ブロックにも供給してよい。基礎ブロック210の中では、ソケットアクセスポート220は、その他の追加ソケットアクセスポートに供給してよい。例えば、基礎ブロックソケットアクセスポート220は、回路ブロック230のソケットアクセスポート235及び回路ブロック232のソケットアクセスポート236に供給する。同様に(周辺回路ブロック212などの)周辺ブロックでは、ソケットアクセスポート221が、1つまたは複数の追加ソケットアクセスポートに供給する。
【0034】
1つの態様では、各ソケットアクセスポートが、チップアクセスポート205に統一したプロトコルを提示できるようにするために中間ポート及びプロトコルを提供する。基礎ブロック210または周辺ブロックのどれかのソケットアクセスポートは、標準外である、あるいはそれ以外の場合、チップアクセスポート205によって使用されるプロトコルに準拠しない設計アクセスポート(DAP)に接続してよい。このような場合でのソケットアクセスポートは、回路ブロック試験インタフェースがチップアクセスポート205と通信できるようにし、このようにして統一プロトコルを使用して試験機能に備える。ある特定の回路ブロックのソケットアクセスポートと設計アクセスポートの間のインタフェースまたは写像は、通過するワイヤ及び/または追加試験論理回路及び関連付けられたプロトコルを使用して行われてよい。好ましい実施形態では、設計アクセスポート及びCAP制御装置に対するソケットアクセスポート信号の1対1の写像が行われる。ソケットアクセスプロトコルアーキテクチャは、好ましくは、複数のソケットアクセスポートが(通常は、基礎ブロック210の設計段階中に)ともに連結され、チップアクセスポート205にリンクされる複合ソケットアクセスポートを形成し、このようにしてチップアクセスポート205のピンを通した個々の設計ブロックアクセスを提供できるように定義される。
【0035】
各ソケットアクセスポート220、221、235、236は、好ましくは、例えばIEEE規格1149.1などのチップアクセスポート205と同じ規格プロトコルと互換性がある。試験アクセスポート有限状態機械及びその関連付けられた試験モード選択(TMS)入力は、チップアクセスポート205の有限状態機械から同様の状態符号化情報を供給するためにブロードサイド入力を置換することによって、ソケットアクセスポート220、221、235、236から排除することができる。
【0036】
チップ200には、図1に関して注記されたように、境界走査セルを内部回路ブロックに連結する入力/出力ピンに存在する信号地を制御する及び/または観察するためにチップアクセスモード205と内部回路ブロックの間に配置される複数の境界走査セル240もある。一般的には、1つの境界走査セル240が、(基礎ブロック210などの)内部回路ブロックの入力/出力ピンごとに提供されるだろう。境界走査セル240は、前記に注記されたように、走査連鎖を形成するように典型的には直列で連結され、このように配列されるとき、集合的に境界走査レジスタまたは境界走査連鎖と呼ばれてよい。
【0037】
埋め込まれた回路ブロックを試験するために、試験ベクタは、試験刺激がその入力/出力ピンを通して内部回路ブロックに並列に適用されるように、チップアクセスポート205を通して直列で境界走査セル(またはレジスタ240)の中に読み込まれてよい。試験中の回路ブロックの応答は、境界走査セル(またはレジスタ)240にいよって並列で捕捉できる。それから、捕捉された応答は、チップアクセスポート205を通して直列で読み出されてよい。境界走査セル(またはレジスタ)240は、それによって、内部回路ブロックのI/Oピンに制御可能性及び/または観察可能性を与える。境界走査セル(またはレジスタ)240は、プリント回路基板上のマルチドライブバス信号が試験可能であるように、双方向信号について信号流れの方向を制御するために追加ビットを含むこともできる。
【0038】
チップアクセスポート205での命令レジスタの可用性により、複数の試験アクションのどれか1つを実行するためにCAP制御装置をプログラミングできるようになる。拡張された試験機能は、新しい命令を追加することによって提供できる。例えば、チップ200上の回路ブロックを試験するために既存のチップ上に実装されたBIST制御装置をイネーブルする(つまり、それに対するイネーブル信号を発行する)BIST命令が提供できる。
【0039】
好ましくは、チップアクセスポート205の境界走査セル(またはレジスタ)240と命令レジスタの両方とも、それぞれ試験データ入力(TDI)信号ピン及び試験データ出力(TDO)信号ピンを介して、そのコンテンツの直列アクセス(つまり走査)を使用して、ロード及びアンロードされる。
【0040】
すべてのこのような構成要素にアクセスする便利な手段を提供するために複数の回路ブロックを直列で連結することが可能である。チップアクセスポート205のバイパスレジスタは、単一ビットレジスタとして実現されてよく、直列で連結されている複数の回路ブロックの1つにアクセスするときに、直列シフト段階の総数を削減するために1つまたは複数の構成要素を迂回するために使用できる。
【0041】
CAP制御装置の活動は、チップアクセスポート205内の有限状態機械の内部状態によってだけではなく命令レジスタ(IR)の中にロードされる特定の命令によっても制御されてよい。有限状態機械遷移は、通常、試験クロック(TCK)が適用されるときに試験モード選択(TMS)信号の値に応えて発生する。試験アクションは、通常、IEEE規格1149.1またはその他のプロトコルによって指定されるように、試験クロック(TCK)信号の立ち上がり端または立下り端上で発生する。
【0042】
試験リセット(TRST)信号は、ターゲットチップ200の機能動作がその試験論理回路によって妨害されずに発生できるように、有限状態機械を試験論理回路リセット状態に押しやるための非同期手段を提供する。
【0043】
チップアクセスポート205の命令レジスタ、境界走査レジスタ、及びバイパスレジスタは、好ましくは別個の直列シフト段階及び並列捕捉段階を含む。このようにして、これらのレジスタのどれかの現在の状態は、データがレジスタの直列シフト段階で直列で受信される間に、並列更新段階で未変更のままとなる。直列シフト動作が完了された後、別個の試験アクション(例えば、命令レジスタ更新(「Update_IR」)またはデータレジスタ更新(「Update_DR」)が、直列シフト段階の現在値から並列更新段階をロードする。
【0044】
命令レジスタ及びデータレジスタは、好ましくは、試験クロック(TCK)信号の立ち上がり端でそれらの入力信号をサンプリングまたは捕捉するが、直列更新アクションと並列更新アクションは、好ましくは、試験クロック信号の立下り端で発生する。例えば、直列シフト動作中、試験データ入力(TDI)信号値は、試験クロック信号の立ち上がり端でサンプリングされてよく、新しいビット値は、試験クロック信号の立下り端の試験データ出力信号に出現する。1つの態様においては、前述された二重段階レジスタアーキテクチャが、試験クロック信号の立ち上がり端/立下り端に関係して試験アクション活動と関連して、それ以外の場合には直列シフト段階出力のリプルまたは試験クロック信号のスキューによって生じる可能性がある望ましくない影響を妨げるのに役立つ。
【0045】
1つまたは複数の実施形態においては、チップアクセスポート205及び多様なチップ上に実装されたソケットアクセスポート220、221、235、236は、チップ上に実装された回路ブロックの試験を容易にするために階層試験制御構造で配列される。チップアクセスポート205は、試験階層の第1層を備える。図2に図示される例においては、ソケットアクセスポート220と221が、試験階層の第2層を備えるが、基礎ブロック210にとって内部であるアクセスポート235と236は、基礎ブロック210の一部を形成するソケットアクセスポート220の下で、階層の第3層を形成する。チップアクセスポート205とチップ上に実装されたソケットアクセスポート220、221、235、236のそれぞれは、好ましくは、IEEE規格1149.1などの標準試験プロトコルに従って動作する標準JTAG制御装置の機能性を実行するように構成された回路構成要素を含む。1つの実施形態に従って、内部モードレジスタが、低い方の層の試験回路内―つまり、ソケットアクセスポート220、221、235、及び236のそれぞれの中で提供される。高い方の層の試験制御は、階層ツリー内の次に低いレベルにある試験制御回路(複数の場合がある)内のモードレジスタを設定することによって次のレベルに試験制御を下げる。それから、高い方の試験制御回路は、それ自体を「バイパス」モードにする。低水準試験制御回路が終了されると、それは最初に制御をそれに転送した高い方の層の試験制御回路にメッセージを送信し、制御を高水準試験制御回路に戻す。試験動作制御を上方及び下方へ渡すための命令は、概念上、それぞれ「ポップ」型命令と「プッシュ」型命令と見なされてよい。
【0046】
いくつかの実施形態では、階層ツリーは、ツリー内のある特定レベルでの複数の試験制御回路を備えてよい。同レベルでの試験制御回路は、連鎖構成でのように、ともにリンクされてよい。
【0047】
前記機能を実行するための試験制御回路の実施形態の例は、図4と図5に示される。最初に図4を見ると、例えば、CAP制御装置、SAP制御装置、または複合SAP制御装置などであってよい試験制御回路400が多様な入力信号及び出力信号を有すると示される。特に、試験制御回路400は、機能が前述された試験クロック(TCK)信号418、試験モード選択(TMS)信号419、試験データ入力(TDI)信号420、試験データ出力(TDO)信号403、及び要すれば試験リセット(TRST)信号441を含む。試験制御回路400は、さらに、通常IEEE規格1149.1で知られているか、それ以外の場合、ここにさらに詳細に説明されるそれらの機能を有するその他の信号を含む。
【0048】
好ましくは、チップ200内のソケットアクセスポートは、共通試験モード選択(TMS)信号、試験リセット(TRST)信号、及び試験クロック(TCK)信号を共用する。同じレベルの階層内で、ソケットアクセスポートは直列に連結され、前記構成要素の試験データ出力(TDO)信号が直列で、次の構成要素の試験データ入力(TDI)信号を駆動するために連結される。階層の連続レベルの間で、定位ソケットアクセスポートの試験データ出力(TDO)信号が、好ましくは、試験制御回路ブロック(ソケットアクセスポートまたはチップアクセスポート)の二次試験データ入力(TD12)信号に接続される。
【0049】
階層の同レベルで(例えば、ソケットアクセスポート220と221の第1層レベルで、あるいはソケットアクセスポート235と236の第2層レベルで)試験制御回路は、好ましくは階層試験プロトコルを容易にするように連結される。図5は、同じ回路レベルでともに複数のソケットアクセスポート制御装置を接続する一例を描くブロック図である。結果は、「複合」ソケットアクセスポート(SAP)500と呼ばれてよい。複合SAP500は、非複合ソケットアクセスポート(例えば、試験制御回路400)として、集合的に同じ信号入力と出力を有する。
【0050】
さらに詳細に、図5に描かれている複合SAP500は、好ましくは図示されている方法で連結されている2台のSAP制御装置551と552を備える。描かれているように、SAP制御装置551と552は階層と同じレベルにあるので、第1SAP制御装置552の試験データ出力(TDO)信号が、直列で第2SAP制御装置551の試験データ入力(TDI)信号を駆動するために接続される。両方のSAP制御装置551と552は、共通試験モードイネーブル入力(TME_IN)だけではなく、共通試験モード選択(TMS)信号、試験リセット(TRST)信号、及び試験クロック(TCK)信号も共用する。SAP制御装置551と552の両方からの試験モードディスエーブル出力(TMD_OUT)信号は、論理ゲート515を通して論理的に論理和され、連結されたTMD_OUT信号507を生じさせる。各SAP制御装置551と552は、独自の試験論理回路リセット(TRL)信号(それぞれ530と530b)、独自の試験モードイネーブル出力(TME_OUT)信号(531aと531b)、及び試験モードディスエーブル入力(TMD_IN)信号(それぞれ535aと535b)を有し、それらが、それらの個別回路ブロックに関して試験を制御できるようにする。例えば、SAP制御装置552は、図2の階層の第1レベルにあるソケットアクセスポート220に対応してよく、SAP制御装置551は、ソケットアクセスポート221に対応してよい。同様にして、SAP制御装置552は、図2の階層の第2レベルにあるソケットアクセスポート235に対応してよく、SAP制御装置551は、ソケットアクセスポート236に対応してよい。
【0051】
追加のSAP制御装置は、1つのSAP制御装置のTDO信号を、連鎖内の次のSAP制御装置のTDI信号に接続することによって直列で連結されてよい。図2の原則は、このようにして、直列の任意の数のSAP制御装置に補外されてよい。
【0052】
運転中、SAP制御装置551と552(及び該当する場合、任意の追加SAP制御装置)は、SAP制御装置551と552にとって内部の命令レジスタ(IR)のそれぞれが、同時に新しい命令をロードされるように縦一列に並んで動作する。直列連鎖に沿って異なる集積回路に異なる操作コード値を提供することが可能である。
【0053】
一定の実施形態においては、複数の集積回路は、特定の試験を実行するために互いに協力するようにプログラミングされてよい。例えば、複数の集積回路には、集積回路のいくつかによって駆動される出力値が、集積回路ピンの中のプリント回路基板相互接続を試験するために同じ集積回路またはその他の集積回路の入力ピンで捕捉できるように外部試験(EXTEST)命令をロードされてよい。
【0054】
図7は、さまざまな階層レベルで複数の試験回路をともに連結する1つの例を描く図である。図7に図示されているように、チップアクセスポート(CAP)制御装置751は、階層の最高レベル(つまり、第1層)にある。(例えば、図5に示されているように、SAP制御装置または複合SAP制御装置などの)第2層試験回路ブロック752は、CAP制御装置751の下で連結される。(例えば、図5に示されているように、SAP制御装置または複合SAP制御装置などの)第3層試験回路ブロック753は、第2層試験回路ブロック752の下で連結される。追加の試験回路ブロックは、同様にして第2層の下で連結されてよい。
【0055】
CAP制御装置751と低い方の層の試験回路ブロックのそれぞれ(例えば、試験回路ブロック752と753)は、好ましくは、共通の試験クロック(TCK)信号718、試験モード選択(TMS)信号719及び試験データ入力(TDI)信号720を共用する。試験リセット信号711は、CAP制御装置751のTRST入力に供給する。TME_IN信号709は、CAP制御装置751のTME_IN入力に供給し、第2層試験回路ブロック752からのTMD_OUT信号でゲート制御される。試験データ出力信号703は、CAP制御装置751から開発される。それぞれの低水準試験回路ブロックでは、試験データ出力(TDO)信号が、高水準試験回路ブロックの二次試験データ入力(TDI2)信号に供給する。同様に、低水準試験回路ブロックの二次試験データ出力イネーブル(TDO_EN)信号は、二次試験データ入力イネーブル(TDI2_EN)信号に供給する。それぞれの高水準試験回路ブロックの試験論理リセット(TLR)信号は、低水準試験回路ブロックの試験リセット(TRST)信号に供給し、その結果、トップレベルCAP制御装置751がリセットされると、それ以外のすべての試験回路ブロック752、753等もリセットされる。それぞれの高水準レベルの試験回路ブロックの試験モードイネーブル出力(TME_OUT)信号は、低水準試験回路ブロックの試験モードイネーブル入力(TME_IN)信号に供給する。
【0056】
低水準のまたは低い方の層の試験回路ブロックに対するアクセスは、既存の境界操作に「プッシュ」型命令または「ポップ」型命令を追加することによって達成できる。図8A及び図8Bがこの動作を描く。図8Aは、概念上、試験アクセスポートを通してブロックを試験するために、回路ブロックに適用されてよいような境界操作を示す。図8Bは、階層試験構造内で使用するための境界操作の変換を描く。図8Bに図示されるように、「プッシュ」型命令は境界走査の開始に追加され、「ポップ」型命令は境界走査の最後に追加される。「プッシュ」命令は、高水準試験回路ブロック850(例えば、チップアクセスポート)に、それ自体を一時的に通過モードにし、境界走査に高水準試験回路ブロック850を通過させ、低水準試験回路ブロック(この例では、複合SAPとして構成されてよい試験回路ブロック855と856)によって受信されるように命令する。それから、低水準試験回路ブロック855、856は、境界走査を実行し、結果は高水準回路ブロック850を通過して、要求側ソースに戻される。「ポップ」命令は、高水準試験回路ブロック850にそれ自体を通過モードから削除し、それ以降任意の境界走査試験に反応するように命令する。
【0057】
追加の「プッシュ」命令及び「ポップ」命令は、階層の低いレベルにアクセスするために追加できる。各「プッシュ」型命令は、受信側試験回路ブロックに、それ自体一時的に通過モードに入るように命令し、各「ポップ」型命令は、受信側試験回路ブロックに通過モードからそれ自体を削除するように命令する。
【0058】
「プッシュ」命令は、好ましくは、階層内の次に低いレベルにあるすべての試験回路ブロック(例えば、すべてのソケットアクセスポート)に境界走査を押しつける。しかしながら、低水準試験回路ブロックのどれか1から受け取られる「ポップ」命令は、高水準回路ブロックに通過モードを終了させ、そのアクティブな状態を再開させる。
【0059】
1つの態様においては、試験制御装置への階層上のアクセスは、低水準SAP制御装置が、構成要素レベルのピン(つまり、チップアクセスポート205のピン)を使用して直接的に制御可能となることを可能にするために実現できる。チップアクセスポートピンの同じ集合を、チップアクセスポート205のCAP制御装置または次のレベルのSAP制御装置の両方と反復して通信するために使用することは、CAP制御装置とSAP制御装置の両方が統一した様式で動作するときにさらに容易に達成される。その結果、階層試験構造を達成するために以下の規則が提供される。
【0060】
第1に、階層をサポートするソケットアクセスポート(SAP)制御装置は、好ましくは、重要な標準試験プロトコル―例えば、IEEE規格1149.1と準拠する動作モードを含む。
【0061】
第2に、CAP制御装置及び低水準SAP制御装置は、好ましくは、TMS入力信号、TDI入力信号及びTCK入力信号が、共通して使用されるグローバル信号として処理されるように実現される。このインプリメンテーション機能は、CAP制御装置または低水準SAP制御装置のどちらかと通信するためのチップアクセスポート205の使用が、その他の試験回路制御装置をディスエーブルにする一方で、1台の試験回路制御装置をイネーブルにするための機構を必要としてよい。
【0062】
IEEE規格1149.1自体はこのような動作を直接的にサポートしていないが、1本または複数本の準拠イネーブル入力ピンを使用することによって、命令された動作から逸脱するために、規格で提供が行われた。準拠イネーブル信号を使用すると、異なる準拠していない動作が予想されることを、外部ハードウェア及びソフトウェア試験リソースに警告することが可能になる。これが、通常の動作/応答が準拠モードに再び入るとイネーブルされる外部試験リソースからの誤った動作/応答を防ぐ。
【0063】
別の一般的な設計規則として、チップアクセスポート205の専用入力ピンは試験モードイネーブル(TME_IN)信号として提供される。この信号は、ここに説明されるような階層的な運転モードと、チップアクセスポート205のCAP制御装置によってIEEE規格1149.1に準拠する(つまり、非階層的な)運転のモードの間で差異を認める機能に役立つ。
【0064】
特に、TME_IN信号は、チップアクセスポート205のCAP制御装置がIEEEに準拠しないモードに入ったことを示すために使用されてよい。TME_INは、階層の高い方のレベルにあるCAP制御装置またはSAP制御装置からそのすぐ下にあるSAP制御装置に流れる制御を提供する。高水準階層SAP制御装置は、好ましくは、制御が低水準SAP制御装置によってそれに戻されるまでTMS入力信号及び/またはTCK入力信号に無応答になる。したがって、逆方向の制御フローは、事実上、ここに説明される多様な信号及び接続に従って、堅牢なハンドシェーキングプロトコルが2つの連続的な階層制御装置の間で実現されるように提供される。
【0065】
別の設計規則として、試験モードディスエーブル出力(TMD_OUT)信号が、好ましくは、低水準SAP制御装置から高水準SAP制御装置に、あるいはトップレベルでの場合にはチップアクセスポート205のCAP制御装置に制御を戻すとき、逆方向の制御フローに提供される。
【0066】
以下の表は、好ましい信号及びそれに関するその他の一般的な情報を要約する。
【0067】
【表1】
【0068】
チップ200上の階層SAP制御装置のすべてが好ましくはチップアクセスポート205のCAP制御装置とTDI信号、TMS信号及びTCK信号を共用するが、各SAP制御装置は、好ましくは、それぞれ低水準の及び高水準のSAP制御装置によって受け取られる、独自のTME_INとTMD_OUTも駆動する。さらに、一定の実施形態においては、各SAP制御装置は、低水準SAP制御装置から走査出力(SO)信号を受信し、イネーブルされたSAP制御装置からのSO出力がチップのTDO出力ピンで観察可能となるように、信号値を高水準SAP制御装置またはCAP制御装置に渡してよい。
【0069】
図10は、集積回路設計内の層化したまたは階層の回路ブロックの接続を描く図である。
【0070】
階層試験制御のための好ましい技法に従ったプロセスフロー図が、図13に描かれている。その原則は他の階層試験制御構造にも適用できるが、図13の多様なステップは、図7に図示される階層試験制御構造に関して便宜的に説明されてよい。それは、試験回路ブロック752から試験回路ブロック753への試験制御の転送にも当てはまるだろうが、例は、試験制御のトップレベル試験ブロック(つまり、チップアクセスポート(CAP)制御装置751)から次のレベルの試験回路ブロック(つまり、ソケットアクセスポート制御装置または複合SAP制御装置752)への試験制御の転送に関して説明されるだろう。ここで図13に図示されるように、プロセス1300の第1ステップ1302では、試験モードイネーブル(TME)ビットが、試験モードイネーブル入力(TME_IN)信号709を介してCAP制御装置751のモードレジスタの中にロードされる。応えて、ステップ1305によって示されるように、CAP制御装置751は実行試験/遊休(RTI)状態に入る。その結果、CAP制御装置751に入力された試験モード選択(TMS)信号が、ブロックされるようになり(ステップ1307)、試験モードイネーブル出力(TME_OUT)信号780がアサートされる(ステップ1310)。CAP制御装置751は、通過状態に入り、それはその二次試験データ入力(TDI2)信号で受信される試験データをその試験データ出力(TDO)信号に転送する。
【0071】
次のレベルの試験制御ブロック752の試験モードイネーブル入力(TME_IN)信号は、ステップ1315によって示されるように、アサートされたTME_OUT信号780をCAP制御装置751から受信し、応答して試験モードでイネーブルされるようになる。それから、試験制御ブロック752は、特定の試験ルーチン―例えば、境界走査―を実行するか、それ以外の場合、ステップ1322によって示されるように、試験プログラムがそのように構成されているのであれば、試験制御を階層で次に下のレベルに渡す。出力試験データは、回路ブロック752の試験データ出力(TDO)信号から、独自の試験データ出力(TDO)信号を介してそれを渡すCAP制御装置751の二次試験データ入力(TDI2)信号に伝送される。試験が完了すると、試験回路ブロック752は、それからCAP制御装置751で試験モードディスエーブル入力(TMD_IN)信号783として受信されるその試験モードディスエーブル出力(TMD_OUT)信号782をアサートすることによってCAP制御装置751に制御を戻す。それから、試験回路ブロック752は、実行−試験/遊休(RTI)状態(ステップ1329)に入り、その試験モード選択(TMS)信号がブロックされるようになる(ステップ1334)。
【0072】
次にプロセス1300で、CAP制御装置751が試験モードディスエーブル入力(TMD_IIN)信号783を受信した後、それは、試験モード選択(TMS)信号に再び入り、その通過機能を終了する。CAP制御装置751は、ステップ1344によって示されるように、その試験モードイネーブル出力(TME_OUT)信号をディアサートする。それから、ステップ1347で、CAP制御装置751が、モードレジスタをロードすることによって、その試験モードイネーブル(TME)ビットをリセットする。それから、CAP制御装置751は、試験命令に従って、あらゆる試験アクションを続行するか、あるいは試験を終了する。
【0073】
好ましくは、モードレジスタの適切なビットがセットされるとしても、CAP制御装置751の内部有限状態機械または試験回路ブロック752が実行−試験/遊休(RTI)状態に入るまで、試験モードイネーブル出力(TME_OUT)信号及び試験モードディスエーブル出力(TMD_OUT)信号は生成されない。この動作により、制御を次のレベルの試験回路ブロックに渡す前に、現在の試験回路ブロックを隔離するために使用されてよい命令レジスタ内の別の命令(例えば、EXTEST)のロードが後に続く試験モードイネーブル(TME)ビットの設定が可能になる。この機能を達成するために、試験回路ブロックは、好ましくは、制御を次のレベルの試験回路ブロックに返上するための適切な時間まで、EXTESTまたは他の類似する命令をロードしつつ、それ自体が実行−試験/遊休(RTI)状態を通過するのを許さない。
【0074】
階層試験制御方式の優位点とは、それが、個別仮想構成要素に生成された境界走査パターンの便利な再利用を可能にするという点である。チップ設計は、複数の個別仮想構成要素を備えてよい(したがって、それ自体「複合」仮想構成要素と見なされてよい)。同じ仮想構成要素は、多数のチップ設計で再利用されてよい。各仮想構成要素は、その設計の間、その機能性を検証するための試験ベクタまたは境界走査を提供されてよい。チップ設計に配置されても、仮想構成要素は依然として試験される必要がある場合がある。開示された階層構造を使用しないと、チップ設計内の各仮想構成要素またはその他の複合仮想構成要素について試験ベクタまたは境界走査内の試験データのすべてを入力することはきわめて煩わしいだろう。開示される階層試験制御構造の実施形態によって提供されるような機能に従って、単一の「プッシュ」命令を先存の試験ベクタの開始に、単一の「ポップ」命令を先存の試験ベクタの最後に追加することによって、先存の試験ベクタは、複合仮想構成要素の試験で便宜的に活用されてよい。
【0075】
さらに、ここに説明されるような多様な実施形態は、広く受け入れられているIEEE 1149.1規格仕様に準拠した方法で使用されてよい。
【0076】
図6は、例えば、図2に図示されるチップ200内のソケットアクセスポートのために使用されてよいなどの試験回路アーキテクチャの例を示すさらに詳細な回路図である。図6に図示されるように、試験回路ブロック600は、試験モード選択(TMS)信号619と試験クロック(TCK)信号618を受信する試験アクセスポート(TAP)有限状態機械680を備える。有限状態機械680は、試験論理回路リセット(TLR)信号630、及びRun_Test/Idle信号661も出力し、後者は、論理ゲート662と663を介してその他の出力信号(具体的には、TME_OUTとTMD_OUT)を制御するためのゲート制御信号として使用される。モードレジスタ665は、試験データ入力(TDI)信号620から直列入力データを受信する直列入力レジスタ670を含む。試験データ出力(TDO)信号603は、その他のレジスタからのデータだけではなく、レジスタ670、TDI2信号637、命令レジスタ675の内容からも開発される。
【0077】
図12は、ここに開示されている多様な実施形態と関連して使用されてよい非階層設計アクセスポート(DAP)の実施形態を描く。回路設計内のその他の試験制御装置と通信するために階層アクセスが必要とされないとき、従来の(例えば、IEEE規格1149.1)試験アクセスポート(TAP)制御装置が、例えば、図12に示される構成に従って、DAP制御装置を実現するために使用できる。図12では、2台のSAP制御装置1207、1208を備える複合SAP1205が、CAP制御装置1220に接続して示されている。2つの追加試験入力信号1230、1231が、チップ200のチップアクセスポート205を通して提供される。試験入力信号1230(TMS−CAP)は、CAP制御装置1220の命令レジスタが、設計アクセスポートとは無関係に動作できるように、設計アクセスポートのTMS信号とは別個のTMS信号をCAP制御装置1220に提供する。他の試験入力信号1231(SELECT)は、試験データ出力(TDO)信号1250で観測されるために、CAP制御装置1220または複合SAP1205のどちらかから(マルチプレクサ1249を介して)直列出力値を選択する。
【0078】
DAP制御装置を実現するための第2アプローチは、TAP有限状態機械を含まない簡略化された試験アクセスポート(TAP)制御装置を使用することである。このような実施形態においては、DAP制御装置は、依然として、命令レジスタ(IR)及びBYPASS−REGISTERを含み、IRまたはそれ以外のなんらかのデータレジスタ(Select−IRまたはSelect−DR)を選択する複数のモード選択信号を使用し、そのレジスタのために捕捉運転モード、シフト運転モードまたは更新運転モードをイネーブルする。モード選択信号は、DAP制御装置に対する制御入力として受信される。追加の試験入力ピンは、CAP制御装置またはDAP制御装置のどちらかから直列出力値を選択し、試験回路のTDOピンで観察可能となるために使用される。試験制御装置をチップアクセスポート205またはTAP有限状態機械を含む別の試験制御装置に接続するタスクを簡略化するために、試験アクセス制御装置は、モード選択などのそのブロードサイド制御信号がTAP有限状態機械の重大な状態上に写像されるように構成されなければならない。この理由から、DAP制御装置には、好ましくは、以下のモード選択信号が提供される。
試験論理回路リセット:DAP制御装置を非同期でリセットする
実行−試験−遊休:現在選択されている試験命令の実行を可能にする
捕捉−DR:選択された日付けレジスタの中に新しい値を捕捉する
シフト−DR:選択されたデータレジスタ内での値の直列シフトを可能にする
更新−DR:その対応する直列シフト段階から新しい値の選択されたデータレジスタの中への更新を引き起こす
シフト−IR:命令レジスタの内部の値の直列シフトを可能にする
更新−IR:命令レジスタの並列−更新段階の中に新規にシフトされた値を更新し、新しい試験命令をDAP制御装置でアクティブにする
【0079】
TCKの立ち上がり端/立下り端活用に固執することは、CAP制御装置から設計アクセスポート(DAP)にモード選択入力を駆動することを簡略化するのに便利である。「簡略化された」DAP制御装置900は、図9に描かれている。DAP制御装置900は、あたかも完全にここに述べられるかのように参照して組み込まれている、埋め込まれたコア試験(SECT)用のIEEE P1500規格の作業グループの指針に従ってよい。IEEE P1500規格は、DAP制御装置がアクティブであるかどうかを制御するビットの集合を備えるモードレジスタを規定する。第1ビットは、DAP制御装置900を効果的に「オフにする」ことができるようにし、このようにしてそれが通過になることを可能にする。別のビットは、DAP制御装置を再開させ、通過モードを終了させる。
【0080】
階層的ではないDAP制御装置の以下の基本的な特性が好ましい。
■DAPは、専用の試験信号を含む必要がある。
−直列入力(SI)
−直列出力(SO)
−試験クロック(TCK)
−1つまたは複数のブロードサイドのレベル感知試験制御信号。指針として、これらの信号は、TAP有限状態機械の内部状態をミラーする動作のモードを示さなければならない。
■DAP制御装置は、直列にプログラミングされた命令レジスタ(IR)に直列シフト段階及び直列シフト段階からロードされる別の並列更新段階を提供する必要がある。
■DAP制御装置は、単一ビットBYPASS_REGISTERを提供する必要がある。
■DAP制御装置は、逸れが制御する回路ブロックの試験特徴をサポートするために必要となる可能性のある任意の数のデータレジスタを含んでよい。
■DAP制御装置は、要すれば、命令レジスタ及びその他のデータレジスタのアクションを制御するために、IEEE 1149.1 TAP有限状態機械及びその関連付けられたTMS入力を含むことがある。TAP有限状態機械が提供されると、DAPへのTMS入力はチップに対する専用入力ピンでなければならない。CAP制御装置がリセットされると必ずDAP制御装置がリセットされるようにリセット論理回路が提供される必要がある。
■DAP制御装置がIEEE 1149.1 TAP有限状態機械を含まない場合には、以下の特性が好ましい。
−DAP制御装置は、IR,BYPASS_REGISTER、またはその走査入力(SI)と走査出力(SO)端末の間の直列アクセスのために選択される任意のそれ以外のレジスタを制御する1つまたは複数のブロードサイド入力を含まなければならない。
−DAP制御装置は、そのSI端子とSO端子の間の直列アクセスのために選択された並列捕捉、直列シフトまたは並列更新アクションをイネーブルする1つまたは複数のブロードサイド入力を含む必要がある。
−DAPに対するすべてのモード選択入力は、次の2つの規則に指定されるように、TCKの立ち上がり端または立下り端の間に作用されるレベル感知信号として処理される必要がある。
■IR、BYPASS_REGISTER、またはその他のユーザによって定義されるDAPレジスタの中へのすべての直列及び並列捕捉アクションは、好ましくはTCKの立ち上がりで起こる。
■命令レジスタまたはそれ以外のユーザによって定義されるDAPレジスタのすべての並列更新アクションは、TCKの立下り端で発生する必要がある。
(2つのビット、Target_1とTarget_2を備える)ターゲット信号902は、図9のP1500試験回路ブロック900に描かれている4つのレジスタの内の1つの選択を可能にする。
【0081】
図11は、P1500型設計アクセスポート(DAP)制御装置を、ここに前述されたように階層試験制御を容易にする上で有効であるソケットアクセスポート(SAP)に変換するための1つの技法を描く図である。図11に図示されているように、(例えば、図9に図示されるもののような)DAP制御装置1102は、試験アクセスポート回路ブロック1115に連結される。該試験アクセスポート回路ブロック1115は、共通の試験データ入力(TDI)信号1120をDAP制御装置1102と共用する。DAP制御装置1102の走査出力(SO)信号1132は、試験アクセスポート回路ブロック1115に供給される。試験アクセスポート回路ブロック1115は、モードレジスタ1121及びバイパスレジスタ1122を含み、その機能は同じ名前の前述されたレジスタに類似している。モードレジスタ1121の2ビットは、試験アクセスポート回路ブロック1115にTarget0信号及びTarget1信号1131として提供される。二次試験データ入力(TD2)信号1140は、階層試験機能性のために提供され、ここに前記に説明されたような目的に役立つ。試験データ出力(TDO)信号1130は、試験アクセスポート回路ブロック1115から出力される。
【0082】
多様な実施形態が、ここに、特定の種類の回路または素子に関して説明されてきたが、多岐に渡るそれ以外の種類の回路または素子が使用され、類似した機能性を提供してよいことは当業者によって理解されるだろう。したがって、発明は、ここの例に図示される特定的な回路または素子に制限されるべきではない。加えて、多様な実施形態がIEEE 1149.1規格、及びそれに関連する特定的な信号タイプ(例えば、試験データ入力、試験データ出力、試験クロック、試験リセット等)に関して説明されてきたが、ここに開示されている原則は、その他の試験プロトコルとともに使用されてもよい。
【0083】
マルチブロックチップ設計及び試験用設計技法について追加の詳細は、あたかも完全にここに述べられるかのように参照して組み込まれている、2000年1月18日に提出された米国仮特許出願番号第60/176,879号に説明されている。
【0084】
以下に記載されているのは、階層試験制御回路の好ましい実施太陽を実現するためのVerilog(登録商標)ハードウェア記述言語で作成されるコンピュータ命令および添付コメントである。
【0085】
【0086】
発明の好ましい実施形態はここに説明されてきたが、発明の概念及び範囲ないにとどまる多くの変化が可能である。このような変化は、明細書及び図面の検査後に技術の普通の技能者に明らかになるだろう。発明は、あらゆる添付請求項の精神及び範囲内を除いて制限されるべきではない。
【図面の簡単な説明】
【図1】コア、試験アクセスポート及び境界走査セルを有する典型的な回路ブロックのブロック図である。
【図2】ここに開示されるような1つの実施形態に従って、階層試験回路アーキテクチャを示す高水準図である。
【図3】基礎ブロックの一例のブロック図である。
【図4】入力信号及び出力信号を描く、試験制御回路ブロック用の制御装置のブロック図である。
【図5】同じ階層レベルで複数の試験回路をともに接続する一例を描く図である。
【図6】試験回路アーキテクチャの一例を示す回路図である。
【図7】別の回路レベルで複数の試験回路をともに接続する一例を描く図である。
【図8A】階層試験構造内で使用するための境界走査の変換または適応を描く図である。
【図8B】階層試験構造内で使用するための境界走査の変換または適応を描く図である。
【図9】P1500規格に準拠する設計アクセスポート(DAP)を描く図である。
【図10】集積回路設計内の層化された、または階層回路ブロックの接続を描く図である。
【図11】ここに説明される多様な実施形態での階層試験を容易にする上で有効であるソケットアクセスポート(SAP)にP1500型DAP制御装置を変換するための1つの技法を描く図である。
【図12】非階層設計アクセスポート(DAP)の実施形態の回路ブロック図である。
【図13】階層試験制御用の好ましい技法を描くプロセスフロー図である。
Claims (14)
- 最上位レベル試験制御回路ブロックであって、チップアクセスポート(CAP)制御装置を備える最上位レベル試験制御回路ブロックと、
階層構造で前記最上位レベル試験制御回路ブロックに接続される複数の下位レベル試験制御回路ブロックであって、それぞれがソケットアクセスポート(SAP)制御装置を備える下位レベル試験制御回路ブロックとを備え、
試験動作が、前記階層構造内で下方へおよび上方へ転送される、集積回路用階層試験制御ネットワーク。 - 複数の階層レベルを有する階層構造における複数の試験制御回路ブロックであって、
チップアクセスポート(CAP)制御装置を有する最上位レベル試験制御回路ブロックと、
複数の下位レベル試験制御回路ブロックであって、1または複数の前記下位レベル試験制御回路ブロックが前記各階層レベルにあり、前記下位レベル試験制御回路ブロックの少なくとも1つが前記最上位レベル試験制御回路ブロックに接続され、それぞれがソケットアクセスポート(SAP)制御装置を備える下位レベル試験制御回路ブロックとを備える複数の試験制御回路ブロックを備え、
試験動作が、各試験制御回路ブロックから前記階層構造内の真上または真下の階層レベルにある試験制御回路ブロックに伝達することによって、前記階層構造内で下方へおよび上方へ転送される、チップ設計用の階層試験制御ネットワーク。 - 前記階層構造が複数の層で編成され、下位レベル試験制御回路ブロックが直列連鎖で接続され、前記下位レベル試験制御回路ブロックの1つが階層構造の各層にある、請求項2に記載の階層試験制御ネットワーク。
- 前記階層構造が複数の層で編成され、下位レベル試験制御回路ブロックが直列連鎖で接続され、前記下位レベル試験回路ブロックの1つまたは複数が前記階層ネットワークの任意の指定された層で接続される、請求項2に記載の階層試験制御ネットワーク。
- 前記各下位レベル試験制御回路ブロックが、その試験を制御するために別の仮想回路ブロックに接続される、請求項2に記載の階層試験制御ネットワーク。
- 前記各下位レベル試験制御回路ブロックが、試験モード選択入力ポート、試験データ入力ポート、および試験データ出力ポートを備える、請求項2に記載の階層試験制御ネットワーク。
- 前記各下位レベル試験制御回路ブロックが、試験モード選択入力ポート、試験データ入力ポート、および試験データ出力ポートからの情報の受信または試験モード選択入力ポート、試験データ入力ポート、および試験データ出力ポートへの情報の伝送を制御するための試験アクセスポート状態制御装置を備える、請求項6に記載の階層試験制御ネットワーク。
- 同じ階層レベルで接続されている下位レベル試験制御回路ブロックのすべてが、共通試験モードイネーブル入力信号、共通試験リセット信号、共通試験モード選択信号、および共通クロック信号を共用する、請求項2に記載の階層試験制御ネットワーク。
- 同じ階層レベルで接続される下位レベル試験制御回路ブロックのすべてが、同じ階層レベルで接続される各下位レベル試験制御回路ブロックから出力される個々の試験モードデータ出力信号の論理ORを備える共通試験モードデータ出力信号を集合的に出力する、請求項8に記載の階層試験制御ネットワーク。
- 同じレベルで接続される各下位レベル試験制御回路ブロックが、真下の階層レベルにある下位レベル試験制御回路ブロックから別個の試験モードデータ入力信号を受信し、真下の階層レベルにある下位レベル試験制御回路ブロックに別個の試験モードイネーブル出力信号を出力する、請求項9に記載の階層試験制御ネットワーク。
- 階層試験制御ネットワークの下位レベル試験制御回路ブロックのすべてが機能上同一である、請求項2に記載の階層試験制御ネットワーク。
- 下位レベル試験制御回路ブロックのすべてが構造上同一である、請求項2に記載の階層試験制御ネットワーク。
- 複数の階層レベルを有する階層構造に配列される複数の試験制御回路ブロックであって、前記各試験制御回路ブロックが、第1試験データ入力ポート、第2試験データ入力ポート、および試験データ出力ポートを備え、少なくとも1つがチップアクセスポートに接続される試験制御回路ブロックと、
前記試験制御回路ブロックのすべてに接続される共通試験モード選択信号と、
前記試験制御回路ブロックのすべてに接続される共通試験リセット信号と、
前記試験制御回路ブロックのすべてに接続される共通試験クロック信号とを備え、
同じ階層レベルにある試験制御回路ブロックが、それぞれ、それらの第2試験データ入力ポートで、真上の階層レベルにある試験制御回路ブロックの試験データ出力ポートからの共用試験データ出力信号を受信し、前記同じ階層レベルにある前記試験制御回路ブロックが連鎖構成で接続される、集積回路用階層試験制御ネットワーク。 - 前記試験制御回路ブロックが、
前記チップアクセスポートに接続されるチップアクセスポート(CAP)制御装置を有する最上位レベル試験制御回路ブロックと、
複数の下位レベル試験制御回路ブロックであって、1または複数の前記下位レベル試験制御回路ブロックが前記各階層レベルにあり、少なくとも1つの前記下位レベル試験制御回路ブロックが前記最上位レベル試験制御回路ブロックに接続され、それぞれが、ソケットアクセスポート(SAP)制御装置を備える下位レベル試験制御回路ブロックとを備え、
試験動作が、前記階層構造における真上または真下の階層レベルにある試験制御回路ブロックに各試験制御回路ブロックから伝達することによって前記階層構造内で下方および上方へ転送される、請求項13に記載の階層試験制御ネットワーク。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17687900P | 2000-01-18 | 2000-01-18 | |
PCT/US2001/002007 WO2001053844A1 (en) | 2000-01-18 | 2001-01-18 | Hierarchical test circuit structure for chips with multiple circuit blocks |
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Publication Number | Publication Date |
---|---|
JP2004500712A true JP2004500712A (ja) | 2004-01-08 |
Family
ID=22646251
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001554078A Pending JP2004500712A (ja) | 2000-01-18 | 2001-01-18 | 多数の回路ブロックを有するチップ用階層試験回路構造 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6886121B2 (ja) |
JP (1) | JP2004500712A (ja) |
TW (1) | TW508445B (ja) |
WO (1) | WO2001053844A1 (ja) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080118 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110708 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110719 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20111018 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20111025 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120410 |